一種多選一無毛刺時鐘切換電路的制作方法
【專利摘要】一種多選一無毛刺時鐘切換電路，可以完成多個時鐘的無毛刺切換功能。該電路使用基本時鐘門控單元堆疊實(shí)現(xiàn)多時鐘切換功能，切換過程中使用保持電路維持輸出電平。該時鐘切換電路接收多個具有不同的頻率和相位的時鐘輸入，產(chǎn)生與某個輸入時鐘同相位的時鐘，并且時鐘切換過程中不產(chǎn)生毛刺。該電路由基本的時鐘門控單元堆疊而成，并且當(dāng)輸入時鐘個數(shù)大于等于6時較傳統(tǒng)時鐘切換電路使用更少的資源。
【專利說明】—種多選一無毛刺時鐘切換電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種時鐘切換電路。
【背景技術(shù)】
[0002]隨著集成電路的發(fā)展，在單一芯片中使用的時鐘頻率越來越多，很多情況下需要在系統(tǒng)運(yùn)行過程中完成工作時鐘的切換。簡單的使用MUX (多路選擇開關(guān))即可實(shí)現(xiàn)時鐘的切換，其波形示意圖如圖1所示，其中CLKO與CLKl是兩路輸入時鐘，SEL是時鐘選擇信號，OUTCLK為輸出時鐘。由于CLK0、CLK1與SEL不具有任何相關(guān)性，即時鐘切換可能發(fā)生在任何時刻，當(dāng)兩路時鐘在不當(dāng)?shù)臅r機(jī)切換時，輸出時鐘便產(chǎn)生毛刺。這些毛刺可能錯誤的觸發(fā)系統(tǒng)中某些或全部觸發(fā)器，因此是十分危險的。
[0003]為了避免時鐘切換時產(chǎn)生毛刺，必須實(shí)現(xiàn)選通信號與時鐘的同步化，并對時鐘切換過程進(jìn)行控制。按照如下過程進(jìn)行時鐘切換可以避免毛刺的產(chǎn)生:
[0004]1、當(dāng)原時鐘出現(xiàn)下降沿(或上升沿)時將原時鐘關(guān)斷；
[0005]2、時鐘總線空閑時保持時鐘線為固定電平；
[0006]3、在目標(biāo)時鐘的下降沿(或上升沿)到來后將新時鐘打開；
[0007]使用D觸發(fā)器實(shí)現(xiàn)選通信號與時鐘的同步化，同時引入反饋檢測機(jī)制對切換過程的控制，可以實(shí)現(xiàn)圖2所示為一種典型的無毛刺時鐘切換電路，其中包括非門201，與門202、203、204、205，或門206，D觸發(fā)器207、208，其時鐘切換過程的波形如圖3所示。可以看出，電路在原時鐘(CLKO)的下降沿D觸發(fā)器208通過與門205將時鐘關(guān)斷，在目標(biāo)時鐘(CLKl)的下降沿D觸發(fā)器207通過與門204將時鐘打開，完成時鐘的無毛刺切換。運(yùn)用同樣的設(shè)計(jì)思想可以實(shí)現(xiàn)3個時鐘的切換，如圖4所示。
[0008]這種傳統(tǒng)的時鐘切換電路可以實(shí)現(xiàn)時鐘的無毛刺切換，但是當(dāng)時鐘較多時，必須增加輸入與門的輸入個數(shù)或者將電路級聯(lián)，而增加與門輸入數(shù)會導(dǎo)致電路面積消耗迅速擴(kuò)大，而級聯(lián)會引入時序懲罰。

【發(fā)明內(nèi)容】

[0009]本發(fā)明的技術(shù)解決問題是:克服現(xiàn)有技術(shù)的不足，提供了一種多選一無毛刺時鐘切換電路，可以在保證多路時鐘無毛刺切換的同時，可以占用更少的電路面積資源。
[0010]本發(fā)明的技術(shù)解決方案是:一種多選一無毛刺時鐘切換電路，包括N個相同的時鐘門控單元以及一個存儲單元，N為需要選擇的時鐘的路數(shù)，其中:
[0011]時鐘門控單元:包括一個基本RS觸發(fā)器，一個二選一開關(guān)，一個D觸發(fā)器，一個或門，和一個高電平使能的三態(tài)非門；基本RS觸發(fā)器的兩個輸入信號分別為總線狀態(tài)信號STATE和外部輸入的時鐘選擇信號SEL,時鐘信號CLK同時送至二選一開關(guān)的第一輸入端以及高電平使能的三態(tài)非門的輸入端，同時時鐘信號CLK的反向信號送至二選一開關(guān)的第二輸入端，二選一開關(guān)的輸出信號送至D觸發(fā)器的時鐘端，基本RS觸發(fā)器的輸出信號送至D觸發(fā)器的數(shù)據(jù)端，D觸發(fā)器的輸出信號送至或門的第一輸入端，同時D觸發(fā)器的輸出信號作為高電平使能的三態(tài)非門的使能信號；
[0012]存儲單元:包括一個低電平使能的三態(tài)非門，和一個非門；非門的輸入端同時接低電平使能的三態(tài)非門的輸出端以及各時鐘門控單元中高電平使能的三態(tài)非門的輸出端，非門的輸出端接至低電平使能的三態(tài)非門的輸入端，同時非門的輸出端作為多選一無毛刺時鐘切換電路的輸出端；低電平使能的三態(tài)非門的使能端受總線狀態(tài)信號STATE控制；
[0013]第N個時鐘門控單元中的或門的第一輸入端接第N個時鐘門控單元中的D觸發(fā)器的輸出端，第二輸入端接地，輸出端接第N-1個時鐘門控單元中的或門的第二輸入端；第N-1個時鐘門控單元中的或門的第一輸入端接第N-1個時鐘門控單元中D觸發(fā)器的輸出端，輸出端接第N-2個時鐘門控單元中的或門的第二輸入端；以此類推，各時鐘門控單元中的或門依次串聯(lián)，第I個時鐘門控單元中的或門的第一輸入端接第I個時鐘門控單元中的D觸發(fā)器的輸出端，第I個時鐘門控單元中的或門的輸出信號為STATE信號；
[0014]所述時鐘選擇信號SEL在某一時刻僅對N路中的一路信號有效而對其余N-1路信號無效。
[0015]本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于:本發(fā)明的時鐘切換電路使用基本的時鐘門控單元構(gòu)成。該時鐘門控單元使用基本RS觸發(fā)器根據(jù)選擇信號SEL與時鐘總線狀態(tài)信號STATE產(chǎn)生時鐘選通信號并使用D觸發(fā)器對時鐘選通信號進(jìn)行同步。通過對時鐘切換過程的控制，本發(fā)明的時鐘切換電路在時鐘切換時不會產(chǎn)生毛刺。使用基本的時鐘門控單元級聯(lián)可以實(shí)現(xiàn)N選I時鐘切換電路，所消耗的資源隨輸入時鐘個數(shù)線性增長，當(dāng)輸入時鐘個數(shù)大于等于6時本發(fā)明較傳統(tǒng)時鐘切換電路使用更少的資源。
【專利附圖】

【附圖說明】
[0016]圖1為時鐘切換時產(chǎn)生毛刺的機(jī)理示意圖；
[0017]圖2為一種現(xiàn)有的無毛刺時鐘切換電路原理圖；
[0018]圖3為圖2所示電路在進(jìn)行時鐘切換時的波形示意圖；
[0019]圖4為按照圖2原理的3選I時鐘無毛刺切換電路原理圖；
[0020]圖5為本發(fā)明2選I無毛刺時鐘切換電路原理圖；
[0021]圖6為圖5所示電路時鐘切換波形示意圖；
[0022]圖7為本發(fā)明中時鐘門控單元電路的原理圖；
[0023]圖8為本發(fā)明的多選一無毛刺時鐘切換電路原理圖。
【具體實(shí)施方式】
[0024]為了緩解現(xiàn)有的無毛刺切換電路在時鐘路數(shù)增加以后引起的電路面積消耗增大以及時序懲罰的問題，本發(fā)明提出了一種無毛刺時鐘切換電路，與傳統(tǒng)的時鐘切換電路相t匕，主要不同點(diǎn)有三:
[0025]1、狀態(tài)產(chǎn)生電路檢測時鐘總線的控制狀態(tài)而不是其它時鐘的狀態(tài)；
[0026]2、狀態(tài)產(chǎn)生電路由組合邏輯變?yōu)闀r序邏輯；
[0027]3、時鐘切換電路由同樣的時鐘門控單元構(gòu)成，可以通過簡單堆疊實(shí)現(xiàn)不同個數(shù)時鐘的切換電路。
[0028]根據(jù)上述思路，本發(fā)明的二選一無毛刺時鐘切換電路如圖5所示，其中包括:兩個非門501、502，三個三態(tài)非門503,504,505,四個與非門506、507、508、509，一個或門510，兩個MUX511、512，以及兩個D觸發(fā)器513、514。
[0029]兩個三態(tài)非門503、504均為高電平使能，而三態(tài)非門505為低電平使能。兩個D觸發(fā)器513、514具有復(fù)位信號(RES),輸出為輸入的反相信號。兩個MUX511、512可以根據(jù)PorN信號使電路可以在下降沿或上升沿完成時鐘切換，為方便分析，后面的分析均認(rèn)為時鐘在下降沿完成切換。
[0030]非門501的輸入為時鐘選擇信號SEL，輸出為?SEL。兩個與非門506、507組成鎖存器，接收SEL信號與STATE信號，產(chǎn)生新的狀態(tài)控制信號SI ;兩個與非門508、509同樣組成鎖存器，接受?SEL信號與STATE信號，產(chǎn)生新的狀態(tài)控制信號SO。D觸發(fā)器513為同步觸發(fā)器，將狀態(tài)控制信號SI與時鐘信號CLKl同步，輸出為SI，(與SI反相)；D觸發(fā)器514為同步觸發(fā)器，將狀態(tài)控制信號SO與時鐘信號CLKO同步，輸出為S0’(與SO反相)。或門510檢測狀態(tài)控制信號S0’和SI’，產(chǎn)生總線狀態(tài)信號STATE。當(dāng)STATE為I時CLK’被三態(tài)非門503或三態(tài)非門504控制；當(dāng)STATE為O時，三態(tài)非門503和三態(tài)非門504均沒有控制CLK’。三態(tài)非門503受SI’控制，三態(tài)非門504受S0’控制。非門502輸入為CLK’，輸出為OUTCLK ;三態(tài)非門505輸入為0UTCLK，輸出為CLK’。當(dāng)STATE為I時，CLK’由三態(tài)非門503或三態(tài)非門504控制，三態(tài)非門505輸出為高阻狀態(tài)，時鐘信號通過非門502輸出到OUTCLK上，與CLKO或CLKl同相；當(dāng)STATE為O時，三態(tài)非門503和504輸出為高阻狀態(tài)，三態(tài)非門505與非門502組成存儲器，將OUTCLK保持為固定電平。
[0031]該電路工作時的波形如圖6所示，其工作過程如下:
[0032]1、時刻tQ之前，SEL為0，輸出時鐘為CLKO，此時各個節(jié)點(diǎn)電壓為固定值:S0為O、S0’ 為 I ;S1 為 1、S1’ 為 O。
[0033]2、時刻tQ，SEL由O變?yōu)?，?SEL由I變?yōu)镺。由于?SEL為0，SO變?yōu)?，SI保持I不變(觸發(fā)器工作在保持狀態(tài))。在CLKO的下降沿到來之前，電路將保持該工作狀態(tài)。
[0034]3、時刻tpCLKO的下降沿到來。D觸發(fā)器514將SO鎖存，使S0’變?yōu)?，三態(tài)非門504輸出為高阻狀態(tài)，CLK’被浮空；同時或門510的輸出STATE由I變?yōu)?，三態(tài)非門505導(dǎo)通，和非門502 —起將輸出保持為O ;同時，與非門506、507組成的鎖存器被觸發(fā)，將SI變?yōu)镺。
[0035]4、時刻t2，CLKl的下降沿到來。D觸發(fā)器513將SI鎖存，使SI’變?yōu)镮，三態(tài)非門503導(dǎo)通，CLK’被驅(qū)動；同時或門510的輸出STATE由O變?yōu)镮，三態(tài)非門505關(guān)閉，輸出時鐘被非門502驅(qū)動，完成時鐘的切換。
[0036]5、時刻t2之后，電路將持續(xù)輸出CLKl直到SEL改變。
[0037]由此可以看出，圖5中，與非門506、507，MUX511，D觸發(fā)器513，三態(tài)非門503組成了一個相對獨(dú)立的功能單元，該單元具有時鐘門控的功能?；诖?，構(gòu)建圖7所示的時鐘門控單元，其中包括三態(tài)非門701，與非門702、703，或門704，MUX705, D觸發(fā)器706 ;輸入輸出端口包括PorN端、RES端、STATE端、SEL端、CLK端、SI端、SO端。三態(tài)非門701，與非門702、703，MUX705，D觸發(fā)器706分別對應(yīng)圖5中的三態(tài)非門503，與非門506、507，MUX511，D觸發(fā)器513。或門704用于實(shí)現(xiàn)總線狀態(tài)的級聯(lián)檢測，前級電路的總線占用狀態(tài)通過SI端口輸入，考慮本級之后的總線占用狀態(tài)使用SO端輸出并作為下一級電路的SI端輸入。該單元可以根據(jù)SEL與STATE信號獨(dú)立的完成時鐘的門控功能，并實(shí)現(xiàn)時鐘總線狀態(tài)的級聯(lián)傳遞，而且該單元的工作與時鐘的個數(shù)無關(guān)。
[0038]使用本發(fā)明圖7所示時鐘門控單元可以十分方便的實(shí)現(xiàn)N輸入時鐘切換電路，由該單元堆疊而成的一種N選I無毛刺時鐘切換電路如圖8所示。電路中包含N個圖7所示的時鐘門控單元、一個非門以及一個三態(tài)非門。N個時鐘門控單元內(nèi)所有的或門串聯(lián)起來,實(shí)
現(xiàn)時鐘總線狀態(tài)的檢測；非門和三態(tài)非門為保持電路；時鐘選擇信號SEL1、SEL2、......、
SELN需要由外部的譯碼電路根據(jù)實(shí)際需要產(chǎn)生(任意時刻有且僅有一個為高電平)，時鐘切換過程與二選一無毛刺時鐘切換電路相同。
[0039]下面將本發(fā)明的時鐘切換電路與傳統(tǒng)的時鐘切換電路做一下比較，比較時不考慮采用多個時鐘切換電路級聯(lián)的情形(例如，使用2個2選I時鐘切換電路分別實(shí)現(xiàn)時鐘1、2與時鐘3、4的切換，再使用2選I時鐘切換電路實(shí)現(xiàn)2路輸出時鐘的切換，這樣就實(shí)現(xiàn)了 4選I時鐘切換電路)，并認(rèn)為面積的差異僅由狀態(tài)產(chǎn)生電路與狀態(tài)檢測電路決定。在比較時認(rèn)為邏輯門消耗的面積僅與輸入個數(shù)成正比，并設(shè)每個輸入消耗面積為A，由于增加輸入必然增加晶體管，因此該假設(shè)與近似是合理的。
[0040]使用本發(fā)明N選I時鐘切換電路時，每個時鐘使用2個與非門進(jìn)行狀態(tài)產(chǎn)生，消耗面積4A，N個輸入時鐘共消耗面積4NA ；電路整體使用N-1個或門進(jìn)行狀態(tài)檢測,消耗面積(2N-2) A。因此本發(fā)明N選I時鐘切換電路共消耗面積(6N-2) A。使用傳統(tǒng)N選I時鐘切換電路時，每個時鐘使用I個N輸入的與門，消耗面積NA，N個時鐘輸入共消耗面積N2A?？梢钥闯?，本發(fā)明所消耗的面積是輸入時鐘個數(shù)的線性函數(shù)，而傳統(tǒng)方式是平方函數(shù)，因此當(dāng)時鐘輸入數(shù)量較多(大于等于6個)時，本發(fā)明消耗更少的面積。使用硬件描述語言在FPGA中實(shí)現(xiàn)時也存在相同的結(jié)論，即如果輸入時鐘的數(shù)量足夠多(與FPGA架構(gòu)有關(guān))，本發(fā)明使用更少的邏輯資源。
[0041]本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知技術(shù)。
【權(quán)利要求】
1.一種多選一無毛刺時鐘切換電路，其特征在于:包括N個相同的時鐘門控單元以及一個存儲單元，N為需要選擇的時鐘的路數(shù)，其中: 時鐘門控單元:包括一個基本RS觸發(fā)器，一個二選一開關(guān)，一個D觸發(fā)器，一個或門，和一個高電平使能的三態(tài)非門；基本RS觸發(fā)器的兩個輸入信號分別為總線狀態(tài)信號STATE和外部輸入的時鐘選擇信號SEL,時鐘信號CLK同時送至二選一開關(guān)的第一輸入端以及高電平使能的三態(tài)非門的輸入端，同時時鐘信號CLK的反向信號送至二選一開關(guān)的第二輸入端，二選一開關(guān)的輸出信號送至D觸發(fā)器的時鐘端，基本RS觸發(fā)器的輸出信號送至D觸發(fā)器的數(shù)據(jù)端，D觸發(fā)器的輸出信號送至或門的第一輸入端，同時D觸發(fā)器的輸出信號作為高電平使能的三態(tài)非門的使能信號； 存儲單兀:包括一個低電平使能的三態(tài)非門，和一個非門；非門的輸入端同時接低電平使能的三態(tài)非門的輸出端以及各時鐘門控單元中高電平使能的三態(tài)非門的輸出端，非門的輸出端接至低電平使能的三態(tài)非門的輸入端，同時非門的輸出端作為多選一無毛刺時鐘切換電路的輸出端；低電平使能的三態(tài)非門的使能端受總線狀態(tài)信號STATE控制； 第N個時鐘門控單元中的或門的第一輸入端接第N個時鐘門控單元中的D觸發(fā)器的輸出端，第二輸入端接地，輸出端接第N-1個時鐘門控單元中的或門的第二輸入端；第^1個時鐘門控單元中的或門的第一輸入端接第N-1個時鐘門控單元中D觸發(fā)器的輸出端，輸出端接第N-2個時鐘門控單元中的或門的第二輸入端；以此類推，各時鐘門控單元中的或門依次串聯(lián)，第I個時鐘門控單元中的或門的第一輸入端接第I個時鐘門控單元中的D觸發(fā)器的輸出端，第I個時鐘門控單元中的或門的輸出信號為STATE信號； 所述時鐘選 擇信號SEL在某一時刻僅對N路中的一路信號有效而對其余N-1路信號無效。
【文檔編號】H03K5/1252GK103546125SQ201310439348
【公開日】2014年1月29日 申請日期:2013年9月24日 優(yōu)先權(quán)日:2013年9月24日
【發(fā)明者】李智, 王浩弛, 陳雷, 李學(xué)武, 張彥龍, 孫華波, 王文鋒, 倪劼, 張健, 田藝, 朱國良 申請人:北京時代民芯科技有限公司, 北京微電子技術(shù)研究所