一種倒數(shù)計數(shù)器頻率分辨率增強方法
【專利摘要】本發(fā)明公開了一種倒數(shù)計數(shù)器頻率分辨率增強方法，特征是利用高頻率分辨率倒數(shù)計數(shù)器，通過FPGA發(fā)出周期閘門，在檢測輸入信號頻率不發(fā)生改變的前提下，進行連續(xù)測量，對N次測量頻率值求取算術(shù)平均值，顯示結(jié)果為N次測量值的算術(shù)平均值，以達到頻率分辨率增強的目的。本發(fā)明具有以下優(yōu)點：1）可以在以往的倒數(shù)計數(shù)器高頻率分辨率的基礎(chǔ)上，進一步提高頻率分辨率，頻率分辨率一般能夠增加2～3個有效位；2）通過連續(xù)測量，求取算術(shù)平均值，大大減少了隨機誤差，進一步提高了測量精度；3）通過FPGA控制實現(xiàn)與進行數(shù)據(jù)處理，易于實現(xiàn)而且測量速度快。
【專利說明】一種倒數(shù)計數(shù)器頻率分辨率增強方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種倒數(shù)計數(shù)器頻率分辨率增強方法。
【背景技術(shù)】
[0002]計數(shù)器的頻率分辨率是指計數(shù)器能夠在相近頻率中檢測的最小變化量。倒數(shù)計數(shù)器的實質(zhì)是測量時間間隔，通過測量同步閘門的時間間隔與閘門內(nèi)信號的脈沖數(shù)，計算出頻率。單次時間間隔分辨率為IOOps的倒數(shù)計數(shù)器的頻率分辨率為10位/秒，即閘門時間為Is時，倒數(shù)計數(shù)器顯示的有效位為10位。例如，測量IkHz的信號，頻率分辨率為IuHz(1ιιΗζ=10_6Ηζ)。隨機誤差是影響分辨率最重要的因素，隨機誤差包括計數(shù)誤差與觸發(fā)誤差。倒數(shù)計數(shù)器不可避免地出現(xiàn)±1個計數(shù)誤差與觸發(fā)誤差。 [0003]倒數(shù)計數(shù)器的頻率分辨率由給定的閘門時間決定，一般是采用顯示的有效位數(shù)表示。在相同的閘門時間內(nèi)，倒數(shù)計數(shù)器顯示同樣的分辨率位數(shù)，且與輸入頻率無關(guān)?，F(xiàn)有技術(shù)中倒數(shù)計數(shù)器通過內(nèi)插技術(shù),一般能夠?qū)崿F(xiàn)單次時間間隔分辨率為lOOps，頻率分辨率由以下公式計算得到=LoglO (閘門時間/lOOps)，若閘門時間為ls，頻率分辨率為10位/秒，即顯示的有效位為10位。
[0004]現(xiàn)有倒數(shù)計數(shù)器的倒數(shù)測量波形原理如圖1所示。在現(xiàn)有倒數(shù)計數(shù)器方案中，信號為經(jīng)過比較器整形后的方波，先與FPGA發(fā)出的閘門同步，得到與信號同步的閘門。同步閘門控制一個計數(shù)器對信號的脈沖計數(shù)，假定計的脈沖數(shù)為K。同步閘門的時間間隔由另一計數(shù)器與內(nèi)插電路測量得到。該計數(shù)器對時鐘的脈沖計數(shù)，假定計的脈沖數(shù)為Ii1 (計數(shù)時鐘由系統(tǒng)內(nèi)部提供，周期已知)；因為計數(shù)時鐘沿與同步閘門的前后沿不一定完全同步，通過內(nèi)插電路分別測量出時鐘沿與同步閘門前沿與后沿的時間間隔為Λ Α、Λ t2。Λ
Δ t2可通過基于延遲線原理的TDC芯片測量得出，如今采用TDC芯片能夠?qū)崿F(xiàn)的時間分辨率可達lOOps。
[0005]測量出同步閘門的時間間隔t為:
[0006]t = Ii1XVAt1-At2, T0為系統(tǒng)時鐘的周期。
[0007]閘門時間內(nèi)的頻率的F可由以下公式計算:
【權(quán)利要求】
1.一種倒數(shù)計數(shù)器頻率分辨率增強方法，其特征在于利用高頻率分辨率倒數(shù)計數(shù)器，通過FPGA發(fā)出周期閘門，在檢測輸入信號頻率不發(fā)生改變的前提下，進行連續(xù)測量，對N次測量頻率值求取算術(shù)平均值，顯示結(jié)果為N次測量值的算術(shù)平均值，以達到頻率分辨率增強的目的。
2.根據(jù)權(quán)利要求1所述的倒數(shù)計數(shù)器頻率分辨率增強方法，其特征在于具體包括如下步驟: a待測頻率為輸入信號經(jīng)過比較器整形后的方波，先與FPGA發(fā)出的周期閘門同步，得到與信號同步的周期閘門； b在第i次測量中，由同步閘門控制第一計數(shù)器對信號的脈沖計數(shù)，假設(shè)獲得的脈沖數(shù)為Ni ;同步閘門的時間間隔由第二計數(shù)器與內(nèi)插電路測量得到，由第二計數(shù)器對時鐘的脈沖計數(shù)，假定計的脈沖數(shù)為Hi ; c假設(shè)通過內(nèi)插電路分別測量出時鐘沿與同步閘門前沿與后沿的時間間隔為AtpΛ t2 ;Λ tpA t2通過基于延遲線原理的TDC芯片測量得出，該TDC芯片能夠?qū)崿F(xiàn)的時間分辨率達到IOOps或IOOps以上； 計算出第i次同步閘門的時間間隔\為:

【文檔編號】H03K21/00GK103606004SQ201310576320
【公開日】2014年2月26日 申請日期:2013年11月18日 優(yōu)先權(quán)日:2013年11月18日
【發(fā)明者】王勵, 楊江濤, 滕超, 劉永, 賀增昊 申請人:中國電子科技集團公司第四十一研究所