一種時鐘分頻切換電路及時鐘芯片的制作方法
【專利摘要】本發(fā)明適用于集成電路領(lǐng)域，提供了一種時鐘分頻切換電路及時鐘芯片，所述電路接收時鐘源和選擇信號，包括：至少一時鐘分頻單元，用于對時鐘源進(jìn)行分頻，輸出基于時鐘源的多個時鐘分頻信號；切換控制單元，用于將時鐘源作為時鐘，在選擇信號跳變時輸出復(fù)位信號，以控制時鐘分頻單元復(fù)位，實(shí)現(xiàn)多個時鐘分頻信號同步，并對選擇信號進(jìn)行延遲處理，在復(fù)位信號停止輸出后輸出選擇延遲信號；選擇單元，用于根據(jù)選擇延遲信號對同步后的時鐘分頻信號進(jìn)行切換。本發(fā)明通過切換控制單元在收到切換命令時，對時鐘分頻單元復(fù)位，并在時鐘分頻信號同步后，進(jìn)行切換，避免由于產(chǎn)生毛刺導(dǎo)致系統(tǒng)失效或誤操作，增強(qiáng)了系統(tǒng)穩(wěn)定度。
【專利說明】一種時鐘分頻切換電路及時鐘芯片
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路領(lǐng)域，尤其涉及一種時鐘分頻切換電路及時鐘芯片。
【背景技術(shù)】
[0002]目前，在芯片設(shè)計中，為了滿足不同的應(yīng)用場合，同一個模塊常常會用到不同的時鐘源或者是同一時鐘源不同時鐘分頻的時鐘。例如微控制單元(Micro Control Unit7MCU)常常會用到不同的晶振作為時鐘，或者是同一個晶振時鐘的不同分頻作為時鐘，以滿足高速運(yùn)算或者低功耗待機(jī)等不同工作模式的要求。
[0003]傳統(tǒng)的時鐘切換電路包括:第一時鐘分頻模塊11、第二時鐘分頻模塊12和數(shù)選器13，第一時鐘分頻模塊11、第二時鐘分頻模塊12的輸入端分別接收多個時鐘源clkl、clk2，并分別對時鐘源clkl、clk2進(jìn)行多種分頻，輸出分頻信號clkl_div [N: O]、clk2_div [N: O]，參見圖1，第一時鐘分頻模塊11、第二時鐘分頻模塊12的輸出端與數(shù)選器13的多個輸入端連接，數(shù)選器13的控制端在時鐘選擇信號clk_Sel[M:0]的控制下切換輸出分頻時鐘信號clk_out。
[0004]例如，當(dāng)時鐘選擇信號clk_sel [Μ:O]為000時，數(shù)選器13選擇第一時鐘源的一分頻時鐘clkl_div[0]作為時鐘輸出，當(dāng)時鐘選擇信號clk_sel[M:0]為010時，數(shù)選器13選擇第一時鐘源的另一分頻時鐘clkl_div[2]作為時鐘輸出，其輸出信號時序圖參見圖2，在時鐘選擇信號對輸出時鐘進(jìn)行切換(clk_sel[M:0]由000變?yōu)?10)時，基于第一時鐘源的分頻時鐘信號clkl_div[0]與clkl_div[2]，由于兩者的時鐘周期不同，因此在直接切換時容易出現(xiàn)毛刺1，從而容易導(dǎo)致后續(xù)電路出現(xiàn)時序違例，使電路功能失效或出現(xiàn)誤操作；
[0005]當(dāng)時鐘選擇信號clk_sel[M:0]變?yōu)?00時，數(shù)選器13選擇第二時鐘源的一分頻時鐘clk2_div[0]作為時鐘輸出，其輸出信號時序圖參見圖3，在時鐘選擇信號對輸出時鐘進(jìn)行切換(clk_sel[M:0]由000變?yōu)?00)時，基于不同時鐘源的分頻時鐘信號clkl_div[0]與clk2_div[0]，由于其相位和周期都不同，因此更加容易出現(xiàn)毛刺I的現(xiàn)象，并且由于系統(tǒng)中不同時鐘源產(chǎn)生的時鐘是完全異步關(guān)系，因此還容易導(dǎo)致電路中出現(xiàn)亞穩(wěn)態(tài)，使得整個系統(tǒng)處于不可知狀態(tài)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明實(shí)施例的目的在于提供一種時鐘分頻切換電路，旨在解決傳統(tǒng)的時鐘切換電路在直接切換時容易出現(xiàn)毛刺，導(dǎo)致系統(tǒng)誤操作的問題。
[0007]本發(fā)明實(shí)施例是這樣實(shí)現(xiàn)的，一種時鐘分頻切換電路，所述電路于其輸入端接收時鐘源，于其選擇端接收選擇信號，所述電路包括:
[0008]至少一時鐘分頻單元，用于對所述時鐘源進(jìn)行分頻，輸出基于所述時鐘源的多個時鐘分頻信號，所述時鐘分頻單元的輸入端為所述時鐘分頻切換電路的輸入端；
[0009]切換控制單元，用于將所述時鐘源作為時鐘，在所述選擇信號跳變時輸出復(fù)位信號，以控制所述時鐘分頻單元復(fù)位，實(shí)現(xiàn)多個時鐘分頻信號同步，并對所述選擇信號進(jìn)行延遲處理，在所述復(fù)位信號停止輸出后輸出選擇延遲信號，所述切換控制單元的輸入端為所述時鐘分頻切換電路的控制端，所述切換控制單元的時鐘端同時為所述時鐘分頻切換電路的輸入端，所述切換控制單元的復(fù)位輸出端與所述時鐘分頻單元的復(fù)位端連接；
[0010]選擇單元，用于根據(jù)所述選擇延遲信號對同步后的時鐘分頻信號進(jìn)行切換，所述選擇單元的輸入端與所述時鐘分頻單元的輸出端連接，所述選擇單元的控制端與所述切換控制單元的選擇延遲信號輸出端連接。
[0011]本發(fā)明實(shí)施例的另一目的在于提供一種采用上述一種時鐘分頻切換電路的時鐘芯片 ?
[0012]本發(fā)明實(shí)施例通過切換控制單元在收到切換命令時,對時鐘分頻單元復(fù)位,并在時鐘分頻信號同步后，進(jìn)行切換，避免由于產(chǎn)生毛刺導(dǎo)致系統(tǒng)失效或誤操作，增強(qiáng)了系統(tǒng)穩(wěn)定度。
【專利附圖】

【附圖說明】
[0013]圖1為傳統(tǒng)的時鐘切換電路的結(jié)構(gòu)圖；
[0014]圖2為傳統(tǒng)的時鐘切換電路對于相同時鐘源切換時輸出信號的時序圖；
[0015]圖3為傳統(tǒng)的時鐘切換電路對于不同時鐘源切換時輸出信號的時序圖；
[0016]圖4為本發(fā)明實(shí)施例提供的時鐘分頻切換電路的結(jié)構(gòu)圖；
[0017]圖5為本發(fā)明實(shí)施例提供的時鐘分頻切換電路對于相同時鐘源切換的信號時序圖；
[0018]圖6為本發(fā)明實(shí)施例提供的時鐘分頻切換電路的優(yōu)選結(jié)構(gòu)圖；
[0019]圖7為本發(fā)明實(shí)施例提供的時鐘分頻切換電路對于不同時鐘源切換的信號時序圖；
[0020]圖8為本發(fā)明實(shí)施例提供的時鐘分頻切換電路中復(fù)位模塊的示例電路圖；
[0021]圖9為本發(fā)明實(shí)施例提供的時鐘分頻切換電路中延遲模塊的示例電路圖。
【具體實(shí)施方式】
[0022]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0023]本發(fā)明實(shí)施例通過切換控制單元在收到切換命令時,對時鐘分頻單元復(fù)位,并在時鐘分頻信號同步后，進(jìn)行切換，避免由于產(chǎn)生毛刺導(dǎo)致系統(tǒng)失效或誤操作，增強(qiáng)了系統(tǒng)穩(wěn)定度。
[0024]以下結(jié)合具體實(shí)施例對本發(fā)明的實(shí)現(xiàn)進(jìn)行詳細(xì)描述:
[0025]圖4示出了本發(fā)明實(shí)施例提供的時鐘分頻切換電路的結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。
[0026]作為本發(fā)明一實(shí)施例，該時鐘分頻切換電路可以應(yīng)用于各種時鐘芯片中，該時鐘分頻切換電路的輸入端接收時鐘源clkl，選擇端接收選擇信號clk_sel [M:0]，該時鐘分頻切換電路包括:
[0027]至少一時鐘分頻單元21，用于對時鐘源clkl進(jìn)行分頻，輸出基于時鐘源的多個時鐘分頻信號clkl_div[N:0]，該時鐘分頻單元21的輸入端為時鐘分頻切換電路的輸入端；[0028]切換控制單元24，用于將時鐘源clkl作為時鐘，在選擇信號clk_sel[M:0]跳變(對時鐘分頻信號切換)時輸出復(fù)位信號rst，以控制時鐘分頻單元21復(fù)位，實(shí)現(xiàn)多個時鐘分頻信號同步，并對選擇信號clk_sel[M:0]進(jìn)行延遲處理，在復(fù)位信號rst停止輸出后輸出選擇延遲信號clk_Sel_dly[M:0]，該切換控制單元24的輸入端為時鐘分頻切換電路21的控制〗而，切換控制單兀24的時鐘〗而冋時為時鐘分頻切換電路的輸入〗而，切換控制單兀24的復(fù)位輸出端與時鐘分頻單元21的復(fù)位端連接；
[0029]在本發(fā)明實(shí)施例中，所謂跳變是指，選擇信號在對時鐘分頻信號進(jìn)行切換時，賦值的改變。復(fù)位信號輸出的時間可以根據(jù)實(shí)際需求進(jìn)行設(shè)定。該選擇延遲信號實(shí)際上是對選擇信號做了一定時序上的延遲，即相當(dāng)于對切換命令的延遲輸出，而該延遲的時間取決于復(fù)位信號的輸出時間。
[0030]選擇單元23,用于根據(jù)選擇延遲信號clk_sel_dly[M:0]對同步后的時鐘分頻信號進(jìn)行切換，該選擇單元23的輸入端與時鐘分頻單元21的輸出端連接，選擇單元23的控制端與切換控制單元24的選擇延遲信號輸出端連接。
[0031]在本發(fā)明實(shí)施例中，若切換的兩個時鐘為同一個時鐘源的分頻時鐘時，例如，時鐘分頻信號clkl_div[0]、clkl_div[2]為時鐘源clkl的時鐘分頻信號，當(dāng)切換控制單元24檢測到選擇信號clk_sel[2:0]發(fā)生變化(clk_sel[M:0]從000變?yōu)?10)時，切換控制單元24輸出有效復(fù)位信號rst，控制時鐘分頻單元21進(jìn)行復(fù)位，此處可以設(shè)低電平為有效復(fù)位信號(rst輸出為0)，對結(jié)合圖5，時鐘分頻單元21復(fù)位后，將保持低電平輸出，此時，雖然選擇信號clk_sel[2:0]發(fā)生跳變，但是選擇延遲信號clk_Sel_dly[M:0]并沒有發(fā)生變化，因此，選擇單元23保持時鐘分頻信號clkl_div[0]的輸出(復(fù)位后保持低電平)。
[0032]同時，切換控制單元24將選擇信號clk_Sel[2:0]進(jìn)行延遲處理，直到復(fù)位信號rst變?yōu)闊o效(rst輸出為I)后，選擇延遲信號clk_Sel_dly[M:0]輸出切換指令(跳變?yōu)?10),在復(fù)位信號rst變?yōu)闊o效后,假設(shè)clkl_div[0]為時鐘源clkl的二分頻信號，clkl_div[2]為時鐘源clkl的八分頻信號，那么時鐘分頻單元21在I個clkl周期后再次輸出時鐘分頻信號clkl_div[0]，在5個clkl后再次輸出時鐘分頻信號clkl_div[2]，此時，選擇單元23將時鐘輸出切換為時鐘分頻信號clkl_div[2]。
[0033]由于在時鐘切換時，時鐘分頻信號clkl_div[0]、clkl_div[2]的輸出全部為低電平，因此輸出的時鐘信號clk_out不會出現(xiàn)有毛刺的問題，避免了后續(xù)電路出現(xiàn)時序違例造成失效或出現(xiàn)誤操作，并且對時鐘分頻單元進(jìn)行復(fù)位，以保證輸出的時鐘分頻信號同步，因此可以保證系統(tǒng)一直處于穩(wěn)態(tài)，增強(qiáng)系統(tǒng)穩(wěn)定度。
[0034]并且，當(dāng)出現(xiàn)頻差很大的多個時鐘分頻信號進(jìn)行切換時，由于頻率較慢的時鐘分頻信號的同步時間較長，頻率較快的時鐘分頻信號的同步時間較短，因此頻率較慢的時鐘分頻信號決定復(fù)位信號rst的輸出時間，在頻率較慢的時鐘分頻信號完成同步以后，復(fù)位信號rst才會退出復(fù)位狀態(tài)，以保證輸出的時鐘信號一直為0，從而避免了毛刺的出現(xiàn)。
[0035]本發(fā)明實(shí)施例通過切換控制單元在收到切換命令時，對時鐘分頻單元復(fù)位，并在時鐘分頻信號同步后，進(jìn)行切換，避免由于產(chǎn)生毛刺導(dǎo)致系統(tǒng)失效或誤操作，增強(qiáng)了系統(tǒng)穩(wěn)定度，并且可以實(shí)現(xiàn)對多個頻率差很大的時鐘分頻信號的準(zhǔn)確切換，也不會產(chǎn)生毛刺現(xiàn)象。
[0036]圖6示出了本發(fā)明實(shí)施例提供的時鐘分頻切換電路的優(yōu)選結(jié)構(gòu)，為了便于說明，僅不出了與本發(fā)明相關(guān)的部分。
[0037]作為本發(fā)明一實(shí)施例，該時鐘分頻切換電路還可以通過多個時鐘分頻單元對多個時鐘源進(jìn)行時鐘分頻，例如，該時鐘分頻單元具體為:
[0038]第一時鐘分頻單元21，用于對第一時鐘源clkl進(jìn)行分頻，輸出基于第一時鐘源clkl的多個分頻時鐘信號clkl_div[N:0]，第一時鐘分頻單元21的輸出端與選擇單元23的第一輸入端連接；
[0039]第二時鐘分頻單元22，用于對第二時鐘源clk2進(jìn)行分頻，輸出基于第二時鐘源clk2的多個分頻時鐘信號clk2_div[N:0]，第二時鐘分頻單元22的輸出端與選擇單元23的第二輸入端連接；
[0040]切換控制單元24的第一時鐘端、第二時鐘端分別與第一時鐘分頻單元21、第二時鐘分頻單元22的輸入端連接，切換控制單元24的復(fù)位輸出端同時與第一時鐘分頻單元21和第二時鐘分頻單元22的復(fù)位端連接。
[0041]當(dāng)然，還可以有更多的時鐘分頻單元，例如，第三時鐘分頻單元，用于對第三時鐘源進(jìn)行分頻，輸出基于第三時鐘源的多個分頻時鐘信號，第三時鐘分頻單元的輸出端可以與選擇單元23的第三輸入端連接；
[0042]切換控制單元24的第三時鐘端與第三時鐘分頻單元的輸入端連接，切換控制單元24的復(fù)位輸出端與第三時鐘分頻單元的復(fù)位端連接。
[0043]作為本發(fā)明一優(yōu)選實(shí)施例，結(jié)合圖8、圖9，切換控制單元24包括:
[0044]復(fù)位模塊241，用于根據(jù)時鐘源elk和選擇信號clk_sel[M:0]生成復(fù)位信號rst和處理選擇信號clk_sel_syn[M:0],復(fù)位模塊241的輸入端為切換控制單元24的輸入端，復(fù)位模塊241的時鐘端為切換控制單元24的時鐘端，復(fù)位模塊241的復(fù)位信號輸出端為切換控制單元24的復(fù)位輸出端；
[0045]延遲模塊242,用于根據(jù)處理選擇信號clk_sel_syn[M:0]生成選擇延遲信號clk_sel_dly[M:0]，延遲模塊242的輸入端與復(fù)位模塊241的處理選擇信號輸出端連接，延遲模塊242的輸出纟而為切換控制單兀24的選擇延遲彳目號輸出立而。
[0046]作為本發(fā)明一實(shí)施例，當(dāng)對于多個時鐘源切換時,復(fù)位模塊241的第一時鐘端為切換控制單元24的第一時鐘端，復(fù)位模塊241的第二時鐘端為切換控制單元24的第二時鐘端；
[0047]延遲模塊242的第一輸入端和第三輸入端與復(fù)位模塊241的第一處理選擇信號輸出端連接，延遲模塊242的第二輸入端和第四輸入端與復(fù)位模塊241的第二處理選擇信號輸出端連接。
[0048]在本發(fā)明實(shí)施例中，該處理選擇信號是對選擇信號的第一次延遲處理后生成的，將該處理選擇信號通過延遲模塊進(jìn)行第二次延遲處理，最終生成選擇延遲信號。
[0049]在本發(fā)明實(shí)施例中，若切換的兩個時鐘為不同時鐘源的分頻時鐘時，例如，時鐘分頻信號clkl_div[0]為時鐘源clkl的時鐘分頻信號，時鐘分頻信號clk2_div[0]為時鐘源clk2的時鐘分頻信號，當(dāng)切換控制單元24檢測到選擇信號clk_Sel[2:0]發(fā)生變化(clk_sel[M:0]從000變?yōu)?00)時，切換控制單元24輸出有效復(fù)位信號rst，控制時鐘分頻單元21進(jìn)行復(fù)位，此處可以設(shè)低電平為有效復(fù)位信號(rst輸出為0)，結(jié)合圖7，時鐘分頻單元21復(fù)位后，將保持低電平輸出，此時，雖然選擇信號clk_Sel[2:0]發(fā)生跳變，但是選擇延遲信號clk_Sel_dly[M:0]并沒有發(fā)生變化，因此，選擇單元23保持時鐘分頻信號clkl_div[0]的輸出(復(fù)位后保持低電平)，直到復(fù)位信號rst變?yōu)闊o效(rst輸出為I)時，選擇延遲信號clk_Sel_dly[M:0]輸出切換指令(跳變?yōu)?00)，同時，在復(fù)位信號rst變?yōu)闊o效后，假設(shè)clkl_div[0]為時鐘源clkl的二分頻信號，clk2_div[0]為時鐘源clk2的二分頻信號，那么時鐘分頻單元21在一個時鐘源clkl周期后重新開始輸出時鐘分頻信號clkl_div [O]，在一個時鐘源clk2周期后重新開始輸出時鐘分頻信號clk2_div [O]，此時選擇單元23將時鐘輸出切換為時鐘分頻信號clk2_div[0]。
[0050]由于在時鐘切換時，時鐘分頻信號clkl_div[0]、clk2_div[0]的輸出全部為低電平，因此輸出的時鐘信號clk_out不會出現(xiàn)有毛刺的問題，避免了后續(xù)電路出現(xiàn)時序違例造成失效或出現(xiàn)誤操作，并且對時鐘分頻單元進(jìn)行復(fù)位，以保證輸出的時鐘分頻信號同步，因此可以保證系統(tǒng)一直處于穩(wěn)態(tài)，增強(qiáng)系統(tǒng)穩(wěn)定度。
[0051]本發(fā)明實(shí)施例通過切換控制單元在收到切換命令時，對時鐘分頻單元復(fù)位，并在時鐘分頻信號同步后，進(jìn)行切換，避免由于產(chǎn)生毛刺導(dǎo)致系統(tǒng)失效或誤操作，增強(qiáng)了系統(tǒng)穩(wěn)定度。
[0052]圖8示出了本發(fā)明實(shí)施例提供的時鐘分頻切換電路中復(fù)位模塊的示例電路結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。
[0053]作為本發(fā)明一實(shí)施例，該復(fù)位模塊241包括:
[0054]第一寄存器F1、第二寄存器F2、第三寄存器F3、第四寄存器F4、第一異或門X0R1、第二異或門X0R2以及第一或非門NORl ；
[0055]第一寄存器Fl、第二寄存器F2的數(shù)據(jù)端D同時為復(fù)位模塊241的輸入端，第一寄存器F1、第二寄存器F2的時鐘端CK分別為復(fù)位模塊241的第一時鐘端和第二時鐘端，第三寄存器F3、第四寄存器F4的數(shù)據(jù)端D分別與第一寄存器Fl、第二寄存器F2的輸出端連接，第三寄存器F3、第四寄存器F4的時鐘端CK分別與第一寄存器F1、第二寄存器F2的時鐘端連接，第三寄存器F3的輸出端為復(fù)位模塊241的第一處理選擇信號輸出端、第四寄存器F4的輸出端為復(fù)位模塊241的第二處理選擇信號輸出端,分別與第一異或門X0R1、第二異或門X0R2的第一輸入端連接，第一異或門XORl、第二異或門X0R2的第二輸入端同時為復(fù)位模塊241的輸入端，第一異或門X0R1、第二異或門X0R2的輸出端分別與第一或非門NORl的第一輸入端、第二輸入端連接，第一或非門NORl的輸出端為復(fù)位模塊241的復(fù)位信號輸出端。
[0056]圖9示出了本發(fā)明實(shí)施例提供的時鐘分頻切換電路中延遲模塊的示例電路結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。
[0057]作為本發(fā)明一實(shí)施例，該延遲模塊242包括:
[0058]第一與門ANDl、第二或非門N0R2、第五寄存器F5以及第一數(shù)據(jù)選擇器MUX ；
[0059]第一與門ANDl和第二或非門N0R2的第一輸入端同時為延遲模塊242的第一輸入端，第一與門ANDl和第二或非門N0R2的第二輸入端同時為延遲模塊242的第二輸入端，第一與門ANDl的輸出端與第五寄存器F5的置位端S連接，第二或非門N0R2的輸出端與第五寄存器F5的復(fù)位端R連接，第五寄存器F5的輸出端為延遲模塊242的輸出端與第一數(shù)據(jù)選擇器MUX的選擇端S連接，第一數(shù)據(jù)選擇器MUX的第一數(shù)據(jù)輸入端Il為延遲模塊242的第三輸入端，第一數(shù)據(jù)選擇器MUX的第二數(shù)據(jù)輸入端12為延遲模塊242的第四輸入端，第一數(shù)據(jù)選擇器MUX的輸出端為延遲模塊242的輸出端。
[0060]在本發(fā)明實(shí)施例中，復(fù)位模塊241的第一處理選擇信號輸出端與延遲模塊242的第一輸入端、第三輸入端連接，將第一處理選擇信號CLK_SEL_SYN1 [M: 0]的第M位數(shù)據(jù)CLK_SEL_SYN1 [M]通過延遲模塊242的第一輸入端輸入給延遲模塊242，將第一處理選擇信號CLK_SEL_SYN1 [M:0]的第M-1至0位數(shù)據(jù)CLK_SEL_SYN1 [M_l:0]通過延遲模塊242的第三輸入端輸入給延遲模塊242 ；
[0061]復(fù)位模塊241的第二處理選擇信號輸出端與延遲模塊242的第二輸入端、第四輸入端連接，將第二處理選擇信號CLK_SEL_SYN2[M:0]的第M位數(shù)據(jù)CLK_SEL_SYN2 [M]通過延遲模塊242的第二輸入端輸入給延遲模塊242，將第二處理選擇信號CLK_SEL_SYN2 [M:0]的第M-1至0位數(shù)據(jù)CLK_SEL_SYN2 [M_l: 0]通過延遲模塊242的第四輸入端輸入給延遲模塊 242。
[0062]本發(fā)明實(shí)施例的另一目的在于提供一種采用上述時鐘分頻切換電路的時鐘芯片。
[0063]本發(fā)明實(shí)施例通過切換控制單元在收到切換命令時，對時鐘分頻單元復(fù)位，并在時鐘分頻信號同步后，進(jìn)行切換，避免由于產(chǎn)生毛刺導(dǎo)致系統(tǒng)失效或誤操作，增強(qiáng)了系統(tǒng)穩(wěn)定度。
[0064]以上僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種時鐘分頻切換電路，其特征在于，所述電路于其輸入端接收時鐘源，于其選擇端接收選擇信號，所述電路包括: 至少一時鐘分頻單元，用于對所述時鐘源進(jìn)行分頻，輸出基于所述時鐘源的多個時鐘分頻信號，所述時鐘分頻單元的輸入端為所述時鐘分頻切換電路的輸入端； 切換控制單元，用于將所述時鐘源作為時鐘，在所述選擇信號跳變時輸出復(fù)位信號，以控制所述時鐘分頻單元復(fù)位，實(shí)現(xiàn)多個時鐘分頻信號同步，并對所述選擇信號進(jìn)行延遲處理，在所述復(fù)位信號停止輸出后輸出選擇延遲信號，所述切換控制單元的輸入端為所述時鐘分頻切換電路的控制端，所述切換控制單元的時鐘端同時為所述時鐘分頻切換電路的輸入端，所述切換控制單元的復(fù)位輸出端與所述時鐘分頻單元的復(fù)位端連接； 選擇單元，用于根據(jù)所述選擇延遲信號對同步后的時鐘分頻信號進(jìn)行切換，所述選擇單元的輸入端與所述時鐘分頻單元的輸出端連接，所述選擇單元的控制端與所述切換控制單元的選擇延遲信號輸出端連接。
2.如權(quán)利要求1所述的電路，其特征在于，所述時鐘源和所述時鐘分頻單元為多個，具體為: 第一時鐘分頻單元，用于對第一時鐘源進(jìn)行分頻，輸出基于第一時鐘源的多個分頻時鐘信號，所述第一時鐘分頻單元的輸出端與所述選擇單元的第一輸入端連接； 第二時鐘分頻單元，用于對第二時鐘源進(jìn)行分頻，輸出基于第二時鐘源的多個分頻時鐘信號，所述第二時鐘分頻單元的輸出端與所述選擇單元的第二輸入端連接； 所述切換控制單元的第一時鐘端、第二時鐘端分別與所述第一時鐘分頻單元、所述第二時鐘分頻單元的輸入端連接，所述切換控制單元的復(fù)位輸出端同時與所述第一時鐘分頻單元和所述第二時鐘分頻單元的復(fù)位端連接。
3.如權(quán)利要求2所述的電路，其特征在于，所述電路還包括: 第三時鐘分頻單元，用于對第三時鐘源進(jìn)行分頻，輸出基于第三時鐘源的多個分頻時鐘信號，所述第三時鐘分頻單元的輸出端與所述選擇單元的第三輸入端連接； 所述切換控制單元的第三時鐘端與所述第三時鐘分頻單元的輸入端連接，所述切換控制單元的復(fù)位輸出端與所述第三時鐘分頻單元的復(fù)位端連接。
4.如權(quán)利要求1所述的電路，其特征在于，所述切換控制單元包括: 復(fù)位模塊，用于根據(jù)所述時鐘源和所述選擇信號生成復(fù)位信號和處理選擇信號，所述復(fù)位模塊的輸入端為所述切換控制單元的輸入端，所述復(fù)位模塊的時鐘端為所述切換控制單元的時鐘端，所述復(fù)位模塊的復(fù)位信號輸出端為所述切換控制單元的復(fù)位輸出端； 延遲模塊，用于根據(jù)所述處理選擇信號生成選擇延遲信號，所述延遲模塊的輸入端與所述復(fù)位模塊的處理選擇信號輸出端連接，所述延遲模塊的輸出端為所述切換控制單元的選擇延遲信號輸出端。
5.如權(quán)利要求2所述的電路，其特征在于，所述切換控制單元包括: 復(fù)位模塊，用于根據(jù)所述時鐘源和所述選擇信號生成復(fù)位信號和處理選擇信號，所述復(fù)位模塊的輸入端為所述切換控制單元的輸入端，所述復(fù)位模塊的第一時鐘端為所述切換控制單元的第一時鐘端，所述復(fù)位模塊的第二時鐘端為所述切換控制單元的第二時鐘端，所述復(fù)位模塊的復(fù)位信號輸出端為所述切換控制單元的復(fù)位輸出端； 延遲模塊，用于根據(jù)所述處理選擇信號生成選擇延遲信號，所述延遲模塊的第一輸入端和第三輸入端與所述復(fù)位模塊的第一處理選擇信號輸出端連接，所述延遲模塊的第二輸入端和第四輸入端與所述復(fù)位模塊的第二處理選擇信號輸出端連接，所述延遲模塊的輸出端為所述切換控制單元的選擇延遲信號輸出端。
6.如權(quán)利要求5所述的電路，其特征在于，所述復(fù)位模塊包括: 第一寄存器、第二寄存器、第三寄存器、第四寄存器、第一異或門、第二異或門以及第一或非門; 所述第一寄存器、所述第二寄存器的數(shù)據(jù)端同時為所述復(fù)位模塊的輸入端，所述第一寄存器、所述第二寄存器的時鐘端分別為所述復(fù)位模塊的第一時鐘端和第二時鐘端，所述第三寄存器、所述第四寄存器的數(shù)據(jù)端分別與所述第一寄存器、所述第二寄存器的輸出端連接，所述第三寄存器、所述第四寄存器的時鐘端分別與所述第一寄存器、所述第二寄存器的時鐘端連接，所述第三寄存器的輸出端為所述復(fù)位模塊的第一處理選擇信號輸出端、所述第四寄存器的輸出端為所述復(fù)位模塊的第二處理選擇信號輸出端，分別與所述第一異或門、所述第二異或門的第一輸入端連接，所述第一異或門、所述第二異或門的第二輸入端同時為所述復(fù)位模塊的輸入端，所述第一異或門、所述第二異或門的輸出端分別與所述第一或非門的第一輸入端、第二輸入端連接，所述第一或非門的輸出端為所述復(fù)位模塊的復(fù)位信號輸出端。
7.如權(quán)利要求5所述的電路，其特征在于，所述延遲模塊包括: 第一與門、第二或非門、第五寄存器以及第一數(shù)據(jù)選擇器； 所述第一與門和所述第二或非門的第一輸入端同時為所述延遲模塊的第一輸入端，所述第一與門和所述第二或非門的第二輸入端同時為所述延遲模塊的第二輸入端，所述第一與門的輸出端與所述第五寄存器的置位端連接，所述第二或非門的輸出端與所述第五寄存器的復(fù)位端連接，所述第五寄存器的輸出端為所述延遲模塊的輸出端與所述第一數(shù)據(jù)選擇器的選擇端連接，所述第一數(shù)據(jù)選擇器的第一數(shù)據(jù)輸入端為所述延遲模塊的第三輸入端，所述第一數(shù)據(jù)選擇器的第二數(shù) 據(jù)輸入端為所述延遲模塊的第四輸入端，所述第一數(shù)據(jù)選擇器的輸出端為所述延遲模塊的輸出端。
8.一種時鐘芯片，其特征在于，所述時鐘芯片包括如權(quán)利要求1至7任一項(xiàng)所述的時鐘分頻切換電路。
【文檔編號】H03K17/22GK103684375SQ201310612092
【公開日】2014年3月26日 申請日期:2013年11月26日 優(yōu)先權(quán)日:2013年11月26日
【發(fā)明者】齊凡, 謝韶波 申請人:深圳市芯?？萍加邢薰?br>