一種時鐘選擇電路的制作方法
【專利摘要】一種時鐘選擇電路，具有一個用來接收外部時鐘信號的信號輸入終端和選擇輸出一個外部時鐘信號或一個內(nèi)部時鐘信號的邏輯裝置。時鐘檢測器連接到輸入終端,以生成一個響應外部時鐘信號的電壓。生成的電壓是用于控制選擇通過外部時鐘信號或內(nèi)部時鐘信號的邏輯電路的。在一個較好的實施方案中，邏輯電路中包含第一個二端輸入與非門，第二個二端輸入與非門和第三個二端輸入與非門。第一個與非門的一個輸入端接收外部時鐘信號而第二個與非門的一個輸入端接收內(nèi)部時鐘信號。第一個和第二個與非門的輸出端連接到第三個與非門的輸入端。時鐘檢測器的輸出端連接到第一個與非門的另一個輸入端并通過反相器后連接到第二個與非門的另一個輸入端。
【專利說明】一種時鐘選擇電路
【技術領域】:
[0001]本發(fā)明通常涉及到電子集成電路中使用到的時鐘電路，更特別地是，本發(fā)明涉及允許內(nèi)部時鐘操作或外部時鐘操作的時鐘選擇電路。
【背景技術】:
[0002]在許多電子電路中，要求用數(shù)字時鐘信號控制各種分支電路模塊功能運行。為了減少用戶界面的需求，時鐘信號經(jīng)常由內(nèi)部時鐘生成器提供。但是，由不同的應用程序中，相同的電路需要不同的時鐘信號，所以通常需要給提供電路一個輸入端口以便用戶使用，這樣用戶就可以在必要的時候，利用外部時鐘信號來滿足特定應用程序的需要。當外部時鐘信號被選擇而不是內(nèi)部時鐘信號時，時鐘生成器通常是無效的，以防止它干擾電路工作。因此，一個可選擇外部時鐘的電路通常需要兩個輸入端口，即一個用于外部時鐘信號另一個應用于外部使內(nèi)部時鐘生成器的電路無效的時鐘選擇輸入。
[0003]兩個外部時鐘輸入端的使用有一些缺點。首先，封裝半導體集成電路的插腳數(shù)量是有限的。其次，一個用以確定內(nèi)部或外部時鐘信號是否被選中的額外的時鐘選擇輸入是必要的。此外，當選擇針被打開時如果噪聲信號不小心進入了選擇針，內(nèi)部振蕩器操作可以暫時無效從而中斷控制時鐘。

【發(fā)明內(nèi)容】
:
[0004]本發(fā)明的一個目的是一種改進的時鐘選擇電路。
[0005]該發(fā)明的另一個目的是一個當只需要一個外部時鐘終端時有內(nèi)部時鐘和外部時鐘的可操作電路。
[0006]本發(fā)明的技術解決方案:
[0007]當激活一個內(nèi)部時鐘時可以免于噪聲影響的時鐘選擇電路也是本發(fā)明的一個目的。
[0008]簡單的說，在有一個內(nèi)部時鐘和外部時鐘但只需要一個單時鐘輸入端時本發(fā)明是可運行的。在缺乏一個外部時鐘信號時，邏輯電路被激活以允許電子電路應用內(nèi)部時鐘信號。在外部時鐘信號存在時，邏輯電路塊采用內(nèi)部時鐘信號并允許電子電路采用外部時鐘信號。
[0009]特別的是，在一個首選的方案中，第一個和第二個兩端輸入與非門的輸出端連接第三個兩端輸入與非門的輸入端。第一個與非門的一個輸入端連接到外部時鐘針以接收一個外部時鐘信號，第二個與非門的一個輸入端接收一個內(nèi)部時鐘信號。時鐘檢測器電路連接到外部時鐘針來檢測是否存在外部時鐘信號。時鐘檢測器電路可以由一個頻壓轉換器組成，在沒有外部時鐘時生成一個低電壓或地電壓并在外部時鐘信號存在時生成一個高電壓。
[0010]在沒有外部時鐘信號時，由時鐘檢測器電路輸出的低電壓輸入到第一個與非門的另一個輸入端從而使第一個與非門輸出一個高電平電壓。由時鐘檢測電路生成的低電壓通過反相器后輸入到第二個與非門的另一個輸入端。這使得被第二個和第三個與非門采用的內(nèi)部時鐘信號能夠控制一個電子電路。
[0011]在存在外部時鐘信號時，由時鐘檢測電路生成的高電壓使內(nèi)部時鐘無效并使內(nèi)部時鐘信號通過第一個和第三個與非門。
[0012]在采用圖形對發(fā)明進行詳細描述和追加權利要求時，本項發(fā)明的目的和特性會更加顯而易見。
[0013]對比專利文獻:CN203117836U —種時鐘切換電路201220705460.0【專利附圖】

【附圖說明】:
[0014]圖1是一個普通時鐘選擇電路的示意圖。
[0015]圖2是根據(jù)本發(fā)明的時鐘選擇電路的示意圖。
[0016]圖3是圖2的一個更詳細的電路原理圖。
[0017]圖4是圖3電路中生成的電壓。
【具體實施方式】:
[0018]現(xiàn)參照圖紙，圖1是一個依照以前技術的時鐘選擇電路的示意圖。通常情況下，這樣的一個電路是一個用引腳10和引腳12來分別接收外部時鐘信號和時鐘選擇輸入的封裝的半導體集成電路。這個電路包含一個時鐘生成器14和一個被用來選擇外部時鐘信號10或內(nèi)部時鐘信號14的時鐘選擇輸入12。
[0019]時鐘選擇電路受一個由第一個與非門16，第二個與非門18和第三個與非門20的組成的邏輯電路的影響。在終端10的外部時鐘信號連接到與非門16的一個輸入端并且由生成器14產(chǎn)生的內(nèi)部時鐘信號連接到與非門18的一個輸入端。兩個與非門16，18的輸出作為與非門20的輸入并且與非門20的輸出是被選擇的內(nèi)部時鐘信號或外部時鐘信號。
[0020]在運行時，當一個外部時鐘不是必要時，選擇輸入12輸出低電平電壓，邏輯‘0’或保持開路。當開路時，選擇輸入引腳利用電流源22輸入一個低電壓。節(jié)點A出現(xiàn)低電平，反相器24使節(jié)點B出現(xiàn)高電平并且與非門16的輸出端將出現(xiàn)高電平或者為邏輯‘I’。與非門18和與非門20連接內(nèi)部時鐘信號以控制電路運行。
[0021]相反的，當一個外部時鐘信號被采用時，在終端12的節(jié)點A連接到一個高電平或稱為邏輯‘I’。節(jié)點B在節(jié)點C為一個高電平時呈現(xiàn)低電平。因此，節(jié)點A為邏輯‘I’時使內(nèi)部時鐘生成器無效但使得連接到與非門16和與非門20的外部時鐘信號能夠控制電路運行。
[0022]正如上面所提到的，雙輸入端來控制時鐘信號的方法有一些缺陷。第一，按照以往的封裝格式的封裝集成電路所提供的引腳是有限的。第二，選擇一個內(nèi)部時鐘或外部時鐘需要一個額外的時鐘選擇輸入。此外，在選擇引腳打開時，如果噪聲進入選擇引腳，內(nèi)部振蕩器會失效從而干擾控制時鐘。
[0023]圖2是根據(jù)本發(fā)明只需要一個輸入外部時鐘信號的端口 30的時鐘選擇電路示意圖。此外，一個內(nèi)部時鐘生成器34連接與非門36和與非門38并且有選擇的提供由30端口輸出的外部時鐘或內(nèi)部時鐘信號來確定與非門40的輸出從而控制電路運行。電路還包括一個有效替代了時鐘選擇輸入端的時鐘檢測器或頻率電壓轉換器42。當時鐘檢測器檢測到一個交流信號，它的輸出端節(jié)點A會被提升到一個高電平并阻止內(nèi)部時鐘生成器34的輸出通過上述的與非門電路。相反地，當時鐘檢測器42沒有檢測到交流信號的輸入，它的輸出端節(jié)點A呈現(xiàn)一個低電平。
[0024]圖3是是圖2中的時鐘檢測器或頻率電壓轉換器42的詳細電路原理圖。轉換器包括一個連接著反相器52和接地電容54的輸入端的電流源50。當外部時鐘信號存在時，開關56和58交替切換。這兩個開關相連的終端通過電容60接地，開關56的另一端直接接地。[0025]如圖4所不，當一個外部時鐘信號由30引腳輸出時，一個非重疊時鐘生成器62產(chǎn)生兩個非重疊時鐘信號Vl和V2。Vl和V2兩個信號具有相位差并且在狀態(tài)發(fā)生變化時都在短時間內(nèi)維持在低電平。這兩個信號控制開關56和開關58的通斷，這個兩個信號的非重疊性保證了兩個開關不會出現(xiàn)同時斷開的可能。當開關56斷開開關58導通，電容60通過開關56接地而電容54通過電流源50充電。然后，開關56導通開關58斷開，電容54上一定量的電荷轉移至電容60，這些電荷在開關58再次導通開關60再次斷開時流入大地。由電容54流出的電荷流經(jīng)兩個開關和電容60將給反相器52的輸入端節(jié)點E處提供一個V的平均電壓【V=I1/ (f*c60)】。
[0026]f是Vl和V2時鐘信號的頻率。在一個確定的頻率下，節(jié)點E的電壓比反相器的閾值電壓低。節(jié)點A和節(jié)點C在節(jié)點B為低電平時呈現(xiàn)一個高電平。節(jié)點A上的高電平使得內(nèi)部時鐘生成器失效并使外部時鐘信號連通與非門36和與非門40以便控制電路運行。
[0027]以上是對一個改進后的需要一個單獨的外部時鐘信號終端的時鐘選擇電路的描述。雖然這項發(fā)明在具體實施方案中已被描述，但這僅是針對本發(fā)明的，對其它發(fā)明無限制。從發(fā)明的精神來講其中的不足可被修改或加小括號補充。
【權利要求】
1.一種時鐘選擇電路，其特征是:有一個收外部時鐘信號的輸入終端和一個輸出終端，一個時鐘信號檢測器連接到上述終端并在外部時鐘信號存在時產(chǎn)生響應電壓，一個用來生成一個內(nèi)部時鐘信號的內(nèi)部時鐘生成器，邏輯裝置連接到上述終端以接收一個外部時鐘信號，連接到上述內(nèi)部時鐘信號生成器以便接收上述的內(nèi)部時鐘信號并且連接到上述時鐘信號檢測器以接收響應電壓并在上述響應電壓達到預定的邏輯狀態(tài)或接收到一個外部時鐘信號的輸出時，控制由上述的內(nèi)部時鐘生成器產(chǎn)生的內(nèi)部時鐘信號的自動切換。
2.根據(jù)權利要求1所述的一種時鐘選擇電路，其特征是:邏輯裝置包括第一個與非門，第二個與非門，第三個與非門，上述第一個與非門的一個輸入端連接著上述外部時鐘信號，上述第二個與非門的一個輸入端連接著上述內(nèi)部時鐘信號，上述的第一個和第二個與非門的輸出端連接著第三個與非門的輸入端，上述信號檢測器連接著上述第一個和第二個與非門的一個輸入端。
3.根據(jù)權利要求2所述的一種時鐘選擇電路，其特征是:內(nèi)部時鐘生成器包括一個無效終端，并且上述時鐘信號檢測器與該無效終端相連。
4.根據(jù)權利要求2所述的一種時鐘選擇電路，其特征是:時鐘信號檢測器包括生成兩個以響應外部時鐘信號的非重疊信號的非重疊時鐘生成器，連接到上述電荷存儲裝置的裝置響應上述使電荷存儲裝放電的兩個非重疊時鐘信號。
5.根據(jù)權利要求4所述的一種時鐘選擇電路，其特征是:包括一個連接到上述電荷存儲裝置使存儲電壓反向的反相器，上述反相器又連接到上述時鐘信號檢測器的輸出端。
【文檔編號】H03K5/13GK103647530SQ201310624820
【公開日】2014年3月19日 申請日期:2013年11月28日 優(yōu)先權日:2013年11月28日
【發(fā)明者】不公告發(fā)明人 申請人:蘇州貝克微電子有限公司