高速異步逐次逼近型模數(shù)轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明提供一種高速異步逐次逼近模數(shù)轉(zhuǎn)換器，包括采樣模塊以及由N位電容組構(gòu)成差分電容陣列；采樣模塊的輸出端與差分電容陣列的上極板連接，向差分電容陣列的上極板發(fā)送模擬信號；與N位電容組一一對應(yīng)的N位比較器，每一位比較器的輸入端與差分電容陣列的上級板連接，對上極板的模擬信號進行比較，鎖存輸出比較結(jié)果；前N－1位比較器根據(jù)各自的比較結(jié)果控制其所對應(yīng)的電容組的下極板電壓；相鄰兩位比較器通過一個邏輯控制模塊連接；每個邏輯控制模塊均用于在其對應(yīng)的前一位比較器控制完對應(yīng)的電容組的下極板電壓后，控制后一位比較器進行工作；第一位比較器由外部采樣時鐘信號控制工作；所有比較器的比較結(jié)果作為高速異步逐次逼近模數(shù)轉(zhuǎn)換器的輸出。
【專利說明】高速異步逐次逼近型模數(shù)轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及模數(shù)轉(zhuǎn)換領(lǐng)域，特別是一種高速異步逐次逼近型模數(shù)轉(zhuǎn)換器。

【背景技術(shù)】
[0002] 近些年數(shù)字技術(shù)的飛速發(fā)展導(dǎo)致了各種系統(tǒng)對模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度要求也越 來越高。從目前模數(shù)轉(zhuǎn)換器的電路結(jié)構(gòu)設(shè)計來說，要提高速度，就必須提高功耗和增大面 積；由于移動便攜式電子產(chǎn)品一般都是由電池供電，所以降低電路的功耗顯得尤為重要； 其次要求面積小，減小模數(shù)轉(zhuǎn)換器電路的版圖面積無疑可以降低電子產(chǎn)品的成本；因此在 減小大面積和功耗的前提下還能提高轉(zhuǎn)換速度是設(shè)計模數(shù)轉(zhuǎn)換器的難點。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明要解決的技術(shù)問題是提供一種工作速度快，面積小的逐次逼近型模數(shù)轉(zhuǎn)換 器。
[0004] 為解決上述技術(shù)問題，本發(fā)明的實施例提供一種高速異步逐次逼近模數(shù)轉(zhuǎn)換器， 包括采樣模塊以及由N位電容組構(gòu)成差分電容陣列；采樣模塊的輸出端與差分電容陣列的 上極板連接，用于向差分電容陣列的上極板發(fā)送模擬信號；所述高速異步逐次逼近模數(shù)轉(zhuǎn) 換器包括：
[0005] 與N位電容組--對應(yīng)的N位比較器；每一位比較器的輸入端均與差分電容陣列 的上級板連接，用于對上極板上的模擬信號進行比較，并鎖存輸出比較結(jié)果；其中，前N - 1 位比較器還用于根據(jù)各自的比較結(jié)果控制其所對應(yīng)的電容組的下極板電壓；
[0006] N - 1個邏輯控制模塊；相鄰兩位比較器之間通過一個邏輯控制模塊連接；每個邏 輯控制模塊均用于在其對應(yīng)的前一位比較器控制完其所對應(yīng)的電容組的下極板電壓后，控 制后一位比較器進行比較工作；
[0007] 其中，第一位比較器由外部采樣時鐘信號控制工作；所有比較器輸出的比較結(jié)果 作為所述高速異步逐次逼近模數(shù)轉(zhuǎn)換器的輸出；N為> 2的正整數(shù)。
[0008] 其中，
[0009] 每位電容組具體包括：第一電容以及第二電容；差分電容陣列具體包括：第一上 極板以及第二上極板；所述第一上極板與所有第一電容的上極板連接，所述第二上極板與 所有第二電容的上極板連接；
[0010] 所述米樣模塊具體用于：向所述第一上極板輸出第一模擬信號vin，以及向所述第 二上極板輸出第二模擬信號v ip;
[0011] 每位比較器均包括：第一輸入端INN以及第二輸入端INP ; INN與所述第一上極板 連接，用于接收第一上極板上的vin，INP與所述第二上極板連接，用于接收第二上極板上的 Vip；
[0012] 每位比較器均具體用于：對各自接收到的Vin和Vip進行比較，并輸出比較結(jié)果；其 中，前N - 1位比較器具體用于：根據(jù)各自的比較結(jié)果控制其所對應(yīng)的電容組中的第一電容 的下極板電壓，從而使得所述第一上極板上的vip的電壓發(fā)生改變，以及據(jù)各自的比較結(jié)果 控制其所對應(yīng)的電容組中的第二電容的下極板電壓，從而使得所述第二上極板上的Vin的 電壓發(fā)生改變。
[0013] 其中，每位比較器均包括：
[0014] 放大電路，用于將接收到的Vin和Vip之間的電壓差進行放大；該放大電路包括：晶 體管M1、M2、M3和反相器FI ;M1的柵極作為比較器的INN，其漏極作為比較器的第一輸出端 0UTN，其源極與M2的源極和M3的漏極連接；M2的柵極作為比較器的INP，其的漏極作為比 較器的第二輸出端0UTP，其源極與M3的漏極連接；M3的柵極與F1的輸出端連接，其源極接 地；其中，第1位比較器中的F1的輸入端外接所述采樣時鐘信號，其余位比較器中的F1的 輸入端與對應(yīng)的邏輯控制模塊的輸出端連接；
[0015] 鎖存電路，用于生成并鎖存Vin和Vip的比較結(jié)果；該鎖存電路包括：晶體管M4、M5、 M6、M7、M8、M9、M10、M11、M12、M13、M14 和反相器 F2 ;M4 和 M5 的源極均接入電源 VDD，且 M4 的漏極與M5的漏極均與0UTN連接；M6的源極接入VDD ;M7的源極接入VDD ;M8的漏極分別 與M4的漏極、M5的漏極以及0UTN連接，其柵極與0UTP連接；M9的漏極分別與M6的漏極、 M7的漏極以及0UTP連接，其柵極與0UTN連接；M10的漏極分別與M8和M9的源極連接，其 源極接地；Mil的柵極與0UTN連接，其源極接入VDD，其漏極與M7的柵極連接；M12的柵極 與0UTP連接，其源極接入VDD，其漏極與M4的柵極連接；M13的漏極分別與Mil的漏極和M7 的柵極連接，其柵極與F2的輸出端連接；M14的漏極分別與M12的漏極和M4的柵極連接，其 柵極分別與F2的輸出端以及M13的柵極連接；其中，第1位比較器中的M5的柵極、M6的柵 極、M10的柵極以及F2的輸入端均外接所述采樣時鐘信號，其余位比較器中的M5的柵極、 M6的柵極、M10的柵極以及F2的輸入端均與對應(yīng)的邏輯控制模塊的輸出端連接，用于接受 該對應(yīng)的邏輯控制模塊的控制。
[0016] 其中，每位邏輯控制模塊均具體包括：
[0017] 接入端 INI、IN2、IN3 ;輸出端 0UT1 ;晶體管機5、]?16、]\117、]\118、]\119;其中，預(yù)1與 該邏輯控制模塊對應(yīng)連接的前一位比較器的0UTN連接，IN2與該邏輯控制模塊對應(yīng)連接的 前一位比較器的0UTP連接；IN3外接所述采樣時鐘信號；M15的源極接入VDD，其柵極與IN2 連接，其漏極與0UT1連接；M16源極接入VDD，其柵極與IN1連接，其漏極分別與M15的漏極 以及0UT1連接；M17的漏極分別與M15的漏極、M16的漏極以及0UT1連接，其柵極分別與 M15的柵極與IN2連接；M18的漏極與M17的源極連接，其柵極分別與M16的柵極以及IN1 連接，其源極接地;M19的柵極與1N3連接，其漏極分別與M15的漏極、M16的漏極、M17的漏 極以及OUT 1連接，其源極接地。
[0018] 其中，在數(shù)模轉(zhuǎn)換器處于采樣階段中，前N - 1位電容組中的第一電容以及第二電 容的下極板電壓均為地電壓；
[0019] 在數(shù)模轉(zhuǎn)換器處于比較階段中，前N - 1位比較器具體用于：
[0020] 當接收到的Vin小于Vip時，控制其所對應(yīng)的電容組的第一電容的下極板電壓為基 準電壓V Mf ;
[0021] 當接收到的Vin大于Vip時，控制其所對應(yīng)的電容組的第二電容的下極板電壓為 Vref ?
[0022] N至少大于等于3 ;同一位電容組中的第一電容與第二電容的電容值相等，且第N 位和第N - 1位電容組中的第一電容以及第二電容均為單位電容；第X位電容組中的第一 電容和第二電容的電容值=2(Ν _χ _ ? X C ;
[0023] 其中，X為正整數(shù)且1彡X彡N-2, C為單位電容的電容值。
[0024] 其中，N=8。
[0025] 本發(fā)明的上述方案具有如下有益效果：
[0026] 相比與現(xiàn)有的模數(shù)轉(zhuǎn)換器，本發(fā)明的逐次逼近型模數(shù)轉(zhuǎn)換器省略了比較器重復(fù)置 位的過程，從而大大的提高了工作速度。

【專利附圖】

【附圖說明】
[0027] 圖1為本發(fā)明中高速異步逐次逼近模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；
[0028] 圖2為本發(fā)明中高速異步逐次逼近模數(shù)轉(zhuǎn)換器的比較器的結(jié)構(gòu)示意圖；
[0029] 圖3為本發(fā)明中高速異步逐次逼近模數(shù)轉(zhuǎn)換器的邏輯控制模塊的結(jié)構(gòu)示意圖；
[0030] 圖4為模擬信號通過本發(fā)明的高速異步逐次逼近模數(shù)轉(zhuǎn)換器進行轉(zhuǎn)換的示意圖；
[0031] 圖5為本發(fā)明提供的8位高速異步逐次逼近模數(shù)轉(zhuǎn)換器進行轉(zhuǎn)換的示意圖.

【具體實施方式】
[0032] 為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具 體實施例進行詳細描述。
[0033] 如圖1所示，本發(fā)明提供一種高速異步逐次逼近模數(shù)轉(zhuǎn)換器，包括采樣模塊以及 由N位電容組構(gòu)成差分（C1-CN);采樣模塊的輸出端與差分電容陣列的上極板連接，用于向 差分電容陣列的上極板發(fā)送模擬信號；其特征在于，所述高速異步逐次逼近模數(shù)轉(zhuǎn)換器包 括：
[0034] 與N位電容組--對應(yīng)的N位比較器（Coml-ComN);每一位比較器的輸入端均與差 分電容陣列的上級板連接，用于對上極板上的模擬信號進行比較，并鎖存輸出比較結(jié)果；其 中，前N - 1位比較器根據(jù)各自的比較結(jié)果控制其所對應(yīng)的電容組的下極板電壓；
[0035] N - 1個邏輯控制模塊(Acll=AclN-l);相鄰兩位比較器之間通過一個邏輯控制模 塊連接；每個邏輯控制模塊均用于，在其對應(yīng)的前一位比較器控制完其所對應(yīng)的電容組的 下極板電壓后，控制后一位比較器進行比較工作；
[0036] 其中，第一位比較器由外部采樣時鐘信號控制工作；所有比較器輸出的比較結(jié)果 作為所述高速異步逐次逼近模數(shù)轉(zhuǎn)換器的輸出；N為> 2的正整數(shù)。
[0037] 相比與現(xiàn)有的模數(shù)轉(zhuǎn)換器，本發(fā)明的逐次逼近型模數(shù)轉(zhuǎn)換器省略了比較器重復(fù)置 位的過程，從而大大的提高了工作速度。
[0038] 具體地，如圖1所示，在本發(fā)明的上述實施例中，每位電容組具體包括：第一電容 以及第二電容；差分電容陣列具體包括：第一上極板以及第二上極板；所述第一上極板與 所有第一電容的上極板連接，所述第二上極板與所有第二電容的上極板連接；
[0039] 所述米樣模塊具體用于：向所述第一上極板輸出第一模擬信號Vin，以及向所述第 二上極板輸出第二模擬信號V ip ;
[0040] 每位比較器均包括：第一輸入端INN以及第二輸入端INP ; INN與所述第一上極板 連接，用于接收第一上極板上的Vin，INP與所述第二上極板連接，用于接收第二上極板上的 Vip；
[0041] 每位比較器均具體用于：對各自接收到的Vin和Vip進行比較，并輸出比較結(jié)果；其 中，前N - 1位比較器具體用于：根據(jù)各自的比較結(jié)果控制其所對應(yīng)的電容組中的第一電容 的下極板電壓，從而使得所述第一上極板上的Vip的電壓發(fā)生改變，以及據(jù)各自的比較結(jié)果 控制其所對應(yīng)的電容組中的第二電容的下極板電壓，從而使得所述第二上極板上的V in的 電壓發(fā)生改變。
[0042] 具體地，如圖2所示，在本發(fā)明的上述實施例中，每位比較器均包括：
[0043] 放大電路，用于將接收到的Vin和Vip之間的電壓差進行放大；該放大電路包括：晶 體管M1、M2、M3和反相器FI ;M1的柵極作為比較器的INN，其漏極作為比較器的第一輸出端 0UTN，其源極與M2的源極和M3的漏極連接；M2的柵極作為比較器的INP，其的漏極作為比 較器的第二輸出端0UTP，其源極與M3的漏極連接；M3的柵極與F1的輸出端連接，其源極接 地；其中，第1位比較器中的F1的輸入端外接所述采樣時鐘信號，其余位比較器中的F1的 輸入端與對應(yīng)的邏輯控制模塊的輸出端連接；
[0044] 鎖存電路，用于生成并鎖存Vin和Vip的比較結(jié)果；該鎖存電路包括：晶體管M4、M5、 M6、M7、M8、M9、M10、M11、M12、M13、M14 和反相器 F2 ;M4 和 M5 的源極均接入電源 VDD，且 M4 的漏極與M5的漏極均與0UTN連接；M6的源極接入VDD ;M7的源極接入VDD ;M8的漏極分別 與M4的漏極、M5的漏極以及0UTN連接，其柵極與0UTP連接；M9的漏極分別與M6的漏極、 M7的漏極以及0UTP連接，其柵極與0UTN連接；M10的漏極分別與M8和M9的源極連接，其 源極接地；Mil的柵極與0UTN連接，其源極接入VDD，其漏極與M7的柵極連接；M12的柵極 與0UTP連接，其源極接入VDD，其漏極與M4的柵極連接；M13的漏極分別與Mil的漏極和M7 的柵極連接，其柵極與F2的輸出端連接；M14的漏極分別與M12的漏極和M4的柵極連接，其 柵極分別與F2的輸出端以及M13的柵極連接；其中，第1位比較器中的M5的柵極、M6的柵 極、M10的柵極以及F2的輸入端均外接所述采樣時鐘信號，其余位比較器中的M5的柵極、 M6的柵極、M10的柵極以及F2的輸入端均與對應(yīng)的邏輯控制模塊的輸出端連接，用于接受 該對應(yīng)的邏輯控制模塊的控制。
[0045] 本實施例的比較器中的Ml、M2、M3組成一個發(fā)大電路，能夠放大Vin和V ip之間的 電壓差，從而能夠準確地對Vin和Vip進行比較。此外，在鎖存電路中，晶體M5、M6分別用于 在比較進行比較時對0UTN以及0UTP的電壓拉高到高電平，M4、M7分別用于鎖存0UTN以 及0UTP的輸出結(jié)果，M8、M9以及M10用于對0UTN以及0UTP進行放電，且?guī)椭i存0UTN以 及0UTP的輸出結(jié)果，M11、M12、M13以及M14用于提高V in和Vip的線性度。INN、NP分別接 入VIN以及VIP，第一位比較器的CLK為外接的采樣時鐘信號，用于根據(jù)采樣時鐘信號首先 執(zhí)行比較工作，其它比較器的CLK為對應(yīng)的邏輯控制模塊所輸出的信號，從而逐位完成后 續(xù)的比較工作。CLKP為CLK經(jīng)反相器F1、F2產(chǎn)生的反相信號，當CLK為低電平時，CLKP為 高電平，M13, M14, M3, M6, M7均導(dǎo)通，M10截止，M6, M7管將X點和Y點位置拉到高電平， 0UTN=0UTP=1。當CLK為高電平時，CLKP為低電平，M13, M14, M3, M6, M7均截止，M10導(dǎo)通。 此時點X，Y為高電平，M8，M9導(dǎo)通，對地進行放電，使X，Y的電壓值降低。假設(shè)輸入INN>INP (即Vin > Vip，則流過Ml的電流高于M2的電流，因而X點的電壓值高于Y點的電壓值，也就 是說M，1的柵源電壓高于M12的柵源電壓，因此Mil的漏端電壓高于M12的漏端電壓，M4的 柵源電壓高于M7的柵源電壓，即流過M4的電流要大于流過M7的電流，使得X點的電壓更 高于Y點的電壓。當Ml 1的漏端電壓值到達M7的導(dǎo)通電壓邊界，M7截止，不在對Y點進行 充電，Υ點最終被拉低。而當Υ點到達Μ8的導(dǎo)通電壓邊界時，Μ8截止，不在對X點進行放 電，X點最終被拉到高電平，此時，不論INN、ΙΝΡ接入的V in以及Vip為何值，OUTN和OUTP的 輸出結(jié)果時鐘保持不變，除非CLK發(fā)生變化，因此最終結(jié)果為0UTN=1，0UTP=0。當INN〈INP 時，比較器的工作原理與上述相同，不再贅述。綜上所述，本實施例的比較器在每次比較結(jié) 束后，直接鎖存比較結(jié)果，因次不需要再額外配置數(shù)字邏輯專門用于鎖存比較結(jié)果，降低了 設(shè)計復(fù)雜度與面積；進一步地，本實施例的比較器沒有電阻，所以產(chǎn)生的消耗非常小。
[0046] 此外，需要說明的是，本發(fā)明的比較器最終鎖存輸出是兩個二進制的數(shù)字信號（0 和1)，利用數(shù)字信號控制第一電容以及第二電容的下極板電壓為本領(lǐng)域常用的技術(shù)手段， 即通過簡單邏輯電路將實現(xiàn)一個二進制數(shù)字信號控制第一電容的下極板電壓，另外一個二 進制數(shù)字信號控制第二電容的下極板電壓，由于邏輯電路是現(xiàn)有技術(shù)，其電路結(jié)構(gòu)也并不 唯一，因此不再贅述。
[0047] 具體地，如圖3所示，在本發(fā)明的上述實施例中，每位邏輯控制模塊均具體包括：
[0048] 接入端 INI、IN2、IN3 ;輸出端 0UT1 ;晶體管機5、]?16、]\117、]\118、]\119;其中，預(yù)1與 0UTN連接，IN2與0UTP連接；IN3外接所述采樣時鐘信號CLK ;M15的源極接入VDD，其柵極 與IN2連接，其漏極與0UT1連接；M16源極接入VDD，其柵極與IN1連接，其漏極分別與M15 的漏極以及0UT1連接；M17的漏極分別與M15的漏極、M16的漏極以及0UT1連接，其柵極分 別與M15的柵極與IN2連接；M18的漏極與M17的源極連接，其柵極分別與M16的柵極以及 IN1連接，其源極接地；M19的柵極與1N3連接，其漏極分別與M15的漏極、M16的漏極、M17 的漏極以及0UT1連接，其源極接地。
[0049] 本實施例的邏輯控制模塊實現(xiàn)了與非門的邏輯運算，0UT1產(chǎn)生的控制信號（SP非 第一位比較器中的CLK)用于控制比較器的進行工作：當INI、IN2=1時（即接入的為高電 壓)，M17以及M18導(dǎo)通，0UT1=0,使得其對應(yīng)控制的比較器不進行工作；當INI、IN2中有一 個為〇時，若IN3外接的CLK=1，則M19導(dǎo)通，此時0UT1=0,其對應(yīng)控制的比較器不進行工作， 若IN3外接的CLK=0,則M19截止，此時M17以及M18中有一個截止，則0UT1=1，控制其對應(yīng) 的比較器進行工作。需要說明的是IN3外接的CLK與第一位比較器外接的CLK為同一個采 樣時鐘信號。此外，通過對邏輯控制模塊中的晶體管參數(shù)調(diào)整，以確保前一位比較器在控制 完對應(yīng)的第一電容以及第二電容的下極板電壓后，邏輯控制模塊再使下一位比較器進行工 作（即通過調(diào)整晶體管參數(shù)來控制邏輯控制模塊的工作延時)。
[0050] 此外，本發(fā)明還提供了低消耗的開關(guān)時序，即：
[0051] 在數(shù)模轉(zhuǎn)換器處于采樣階段中，前N - 1位電容組中的第一電容以及第二電容的 下極板電壓均為地電壓；
[0052] 在數(shù)模轉(zhuǎn)換器處于比較階段中，前N - 1位比較器具體用于：
[0053] 當接收到的Vin小于Vip時，控制其所對應(yīng)的電容組的第一電容的下極板電壓為基 準電壓V Mf ;
[0054] 當接收到的Vin大于Vip時，控制其所對應(yīng)的電容組的第二電容的下極板電壓為 Vref ?
[0055] 本實施例的比較器在Vin以及Vip進行比較后只控制一個電容的開關(guān)接地或V Mf， 因此產(chǎn)生消耗非常小。
[0056] 此外，在本發(fā)明的上述實施例中，N至少大于等于3 ;同一位電容組中的第一電容 與第二電容的電容值相等，且第N位和第N - 1位電容組中的第一電容以及第二電容均為 單位電容；第X位電容組中的第一電容和第二電容的電容值=2(m)XC ;
[0057] 其中，X為正整數(shù)且1彡X彡N-2, C為單位電容的電容值。
[0058] 本實施例的最后兩位電容組中的電容為單位電容，用于實現(xiàn)Vin和Vip的精確調(diào)控， 其余位電容組中的電容大小成比例變化，可實現(xiàn)如圖4所示的轉(zhuǎn)換效果，即前幾位的電容 組中的電容值相對較大，可在剛開始的幾次比較過程中進行大幅度的信號逼近，之后隨著 Vin和Vip逐漸趨近于VKEF，可通過小電容值的電容組實現(xiàn)V in和Vip的精確逼近（即逼近幅度 逐漸減小)。
[0059] 如圖5所示，本發(fā)明具體提供一種8位高速異步逐次逼近模數(shù)轉(zhuǎn)換器，整個電路包 含了 8位電容組構(gòu)成的差分電容陣列、與8位電容組--對應(yīng)的8位本發(fā)明提供的比較器 (Coml-Com8)以及7個本發(fā)明提供的邏輯控制模塊(Acll-Acl7)。Coml首先根據(jù)外部的采 樣時鐘信號開始進行第一次的比較工作，并控制第1電容組中的第一電容C1以及第二電容 C1的下極板電壓(該開關(guān)時序已在上文中介紹)，同時Acll接收到Coml比較結(jié)果，并在Coml 完成電壓控制后向Com2發(fā)送控制信號，使Com2執(zhí)行工作，之后以此類推，最終由8位比較 器輸出8位的數(shù)字信號。由于本發(fā)明的8位高速異步逐次逼近模數(shù)轉(zhuǎn)換器不需要置位過 程，從而提高比較器的轉(zhuǎn)換速度；此外，每個比較器中不含電阻等無源器件，因此功耗較低； 并且，每個比較器可以將比較結(jié)果進行鎖存，不需要額外的數(shù)字輸出電路。
[0060] 以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也 應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1. 一種高速異步逐次逼近模數(shù)轉(zhuǎn)換器，包括采樣模塊以及由N位電容組構(gòu)成差分電容 陣列；采樣模塊的輸出端與差分電容陣列的上極板連接，用于向差分電容陣列的上極板發(fā) 送模擬信號；其特征在于，所述高速異步逐次逼近模數(shù)轉(zhuǎn)換器包括： 與N位電容組一一對應(yīng)的N位比較器；每一位比較器的輸入端均與差分電容陣列的上 級板連接，用于對上極板上的模擬信號進行比較，并鎖存輸出比較結(jié)果；其中，前N - 1位比 較器還用于根據(jù)各自的比較結(jié)果控制其所對應(yīng)的電容組的下極板電壓； N- 1個邏輯控制模塊；相鄰兩位比較器之間通過一個邏輯控制模塊連接；每個邏輯控 制模塊均用于在其對應(yīng)的前一位比較器控制完其所對應(yīng)的電容組的下極板電壓后，控制后 一位比較器進行比較工作； 其中，第一位比較器由外部采樣時鐘信號控制工作；所有比較器輸出的比較結(jié)果作為 所述高速異步逐次逼近模數(shù)轉(zhuǎn)換器的輸出；N為> 2的正整數(shù)。
2. 根據(jù)權(quán)利要求1所述的高速異步逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于， 每位電容組具體包括：第一電容以及第二電容；差分電容陣列具體包括：第一上極板 以及第二上極板；所述第一上極板與所有第一電容的上極板連接，所述第二上極板與所有 第二電容的上極板連接； 所述采樣模塊具體用于：向所述第一上極板輸出第一模擬信號Vin，以及向所述第二上 極板輸出第二模擬信號Vip ; 每位比較器均包括：第一輸入端INN以及第二輸入端INP ;INN與所述第一上極板連 接，用于接收第一上極板上的Vin，INP與所述第二上極板連接，用于接收第二上極板上的 Vip; 每位比較器均具體用于：對各自接收到的vin和vip進行比較，并輸出比較結(jié)果；其中， 前N - 1位比較器具體用于：根據(jù)各自的比較結(jié)果控制其所對應(yīng)的電容組中的第一電容的 下極板電壓，從而使得所述第一上極板上的Vip的電壓發(fā)生改變，以及據(jù)各自的比較結(jié)果控 制其所對應(yīng)的電容組中的第二電容的下極板電壓，從而使得所述第二上極板上的V in的電 壓發(fā)生改變。
3. 根據(jù)權(quán)利要求2所述的高速異步逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，每位比較器均 包括： 放大電路，用于將接收到的vin和vip之間的電壓差進行放大；該放大電路包括：晶體 管Ml、M2、M3和反相器FI ;M1的柵極作為比較器的INN，其漏極作為比較器的第一輸出端 OUTN，其源極與M2的源極和M3的漏極連接；M2的柵極作為比較器的INP，其的漏極作為比 較器的第二輸出端OUTP，其源極與M3的漏極連接；M3的柵極與F1的輸出端連接，其源極接 地；其中，第1位比較器中的F1的輸入端外接所述采樣時鐘信號，其余位比較器中的F1的 輸入端與對應(yīng)的邏輯控制模塊的輸出端連接； 鎖存電路，用于生成并鎖存Vin和Vip的比較結(jié)果；該鎖存電路包括：晶體管M4、M5、M6、 皿7、]?8、]\19、]\110、]\111、]\112、]\113、]\114和反相器？2以4和]\15的源極均接入電源￥00，且]\14的 漏極與M5的漏極均與OUTN連接；M6的源極接入VDD ;M7的源極接入VDD ;M8的漏極分別與 M4的漏極、M5的漏極以及OUTN連接，其柵極與OUTP連接；M9的漏極分別與M6的漏極、M7 的漏極以及OUTP連接，其柵極與OUTN連接；M10的漏極分別與M8和M9的源極連接，其源 極接地；Mil的柵極與OUTN連接，其源極接入VDD，其漏極與M7的柵極連接；M12的柵極與 OUTP連接，其源極接入VDD，其漏極與M4的柵極連接；M13的漏極分別與Mil的漏極和M7的 柵極連接，其柵極與F2的輸出端連接；M14的漏極分別與M12的漏極和M4的柵極連接，其 柵極分別與F2的輸出端以及M13的柵極連接；其中，第1位比較器中的M5的柵極、M6的柵 極、M10的柵極以及F2的輸入端均外接所述采樣時鐘信號，其余位比較器中的M5的柵極、 M6的柵極、M10的柵極以及F2的輸入端均與對應(yīng)的邏輯控制模塊的輸出端連接，用于接受 該對應(yīng)的邏輯控制模塊的控制。
4. 根據(jù)權(quán)利要求3所述的高速異步逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，每位邏輯控制 模塊均具體包括： 接入端INI、IN2、IN3 ;輸出端0UT1 ;晶體管機5、]?16、]\117、]\118、]\119;其中，預(yù)1與該邏 輯控制模塊對應(yīng)連接的前一位比較器的0UTN連接，IN2與該邏輯控制模塊對應(yīng)連接的前一 位比較器的0UTP連接；IN3外接所述采樣時鐘信號；M15的源極接入VDD，其柵極與IN2連 接，其漏極與0UT1連接；M16源極接入VDD，其柵極與IN1連接，其漏極分別與M15的漏極以 及0UT1連接；M17的漏極分別與M15的漏極、M16的漏極以及0UT1連接，其柵極分別與M15 的柵極與IN2連接；M18的漏極與M17的源極連接，其柵極分別與M16的柵極以及IN1連接， 其源極接地；M19的柵極與1N3連接，其漏極分別與M15的漏極、M16的漏極、M17的漏極以 及OUT 1連接，其源極接地。
5. 根據(jù)權(quán)利要求1所述的高速異步逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于： 在數(shù)模轉(zhuǎn)換器處于采樣階段中，前N - 1位電容組中的第一電容以及第二電容的下極 板電壓均為地電壓； 在數(shù)模轉(zhuǎn)換器處于比較階段中，前N - 1位比較器具體用于： 當接收到的Vin小于Vip時，控制其所對應(yīng)的電容組的第一電容的下極板電壓為基準電 壓 VMf ; 當接收到的Vin大于Vip時，控制其所對應(yīng)的電容組的第二電容的下極板電壓為VMf。
6. 根據(jù)權(quán)利要求5所述的高速異步逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于： N至少大于等于3 ;同一位電容組中的第一電容與第二電容的電容值相等，且第N位和 第N - 1位電容組中的第一電容以及第二電容均為單位電容；第X位電容組中的第一電容 和第二電容的電容值=2(N_x_1) XC ; 其中，X為正整數(shù)且1彡X彡N-2, C為單位電容的電容值。
7. 根據(jù)權(quán)利要求6所述的高速異步逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于：N=8。
【文檔編號】H03M1/38GK104113339SQ201310647508
【公開日】2014年10月22日 申請日期:2013年12月3日 優(yōu)先權(quán)日:2013年12月3日
【發(fā)明者】裘沈倩, 丁瑞雪, 張靚, 楊銀堂, 朱樟明 申請人:西安電子科技大學(xué)