抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位d觸發(fā)器的制造方法
【專利摘要】本發(fā)明公開了抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，目的是解決可復(fù)位D觸發(fā)器抗單粒子瞬態(tài)和抗單粒子翻轉(zhuǎn)能力不高的問題。本發(fā)明由時(shí)鐘電路、復(fù)位緩沖電路，主鎖存器、從鎖存器、輸出緩沖電路和緩沖器電路組成。主鎖存器和從鎖存器均為冗余加固的鎖存器，主鎖存器和從鎖存器前后串聯(lián)，均與時(shí)鐘電路和復(fù)位緩沖電路連接。主鎖存器還與緩沖器電路相連，從鎖存器還與輸出緩沖電路相連。分離主鎖存器和從鎖存器中互為冗余的C2MOS電路中的上拉PMOS管和下拉NMOS管，提高了本發(fā)明抗單粒子翻轉(zhuǎn)的能力。緩沖器電路使得在持續(xù)時(shí)間較長的單粒子瞬態(tài)脈沖下不發(fā)生錯(cuò)誤，且雙模冗余通路進(jìn)一步增加了抗單粒子瞬態(tài)的能力。
【專利說明】抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種主從D觸發(fā)器，特別涉及一種抗單粒子翻轉(zhuǎn)(Single EventUpset, SEU)和抗單粒子瞬態(tài)(Single Event Transient, SET)的可復(fù)位D觸發(fā)器。
【背景技術(shù)】
[0002]宇宙空間中存在大量高能粒子(質(zhì)子、電子、重離子等)，集成電路中的時(shí)序電路受到這些高能粒子轟擊后，其保持的狀態(tài)有可能發(fā)生翻轉(zhuǎn)，此效應(yīng)稱為單粒子翻轉(zhuǎn)效應(yīng)，單粒子轟擊集成電路的LET (線性能量轉(zhuǎn)移)值越高，越容易產(chǎn)生單粒子翻轉(zhuǎn)效應(yīng)。集成電路中的組合電路受到這些高能粒子轟擊后，有可能產(chǎn)生瞬時(shí)電脈沖，此效應(yīng)稱為單粒子瞬態(tài)效應(yīng)，單粒子轟擊集成電路的LET值越高，產(chǎn)生的瞬時(shí)電脈沖持續(xù)時(shí)間越長，電脈沖越容易被時(shí)序電路采集。如果時(shí)序電路的狀態(tài)發(fā)生錯(cuò)誤翻轉(zhuǎn)，或者單粒子瞬態(tài)效應(yīng)產(chǎn)生的瞬時(shí)電脈沖被時(shí)序電路錯(cuò)誤采集，都會(huì)造成集成電路工作不穩(wěn)定甚至產(chǎn)生致命的錯(cuò)誤，這在航天、軍事領(lǐng)域尤為嚴(yán)重。因此，對集成電路進(jìn)行加固從而減少單粒子翻轉(zhuǎn)效應(yīng)和單粒子瞬態(tài)效應(yīng)越來越重要。
[0003]D觸發(fā)器是集成電路中使用最多的時(shí)序單元之一，其抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的能力對整個(gè)集成電路的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的能力起關(guān)鍵作用，對D觸發(fā)器進(jìn)行相應(yīng)加固可以使集成電路的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力得到提高。
[0004]傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級(jí)鎖存器和從級(jí)鎖存器串聯(lián)構(gòu)成。將普通鎖存器替換為DICE (Dual Interlocked Storage Cell，雙互鎖存儲(chǔ)單元)等冗余加固結(jié)構(gòu)可以實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)的D觸發(fā)器。在此基礎(chǔ)上改造輸入輸出端口，可以實(shí)現(xiàn)同時(shí)抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)。M.J.Myjak等人在The47thIEEE International MidwestSymposium on Circuits and Systems(第47屆IEEE電路與系統(tǒng)中西部國際會(huì)議)上發(fā)表的“Enhanced Fault-Tolerant CMOS Memory Elements”(增強(qiáng)容錯(cuò)的 CMOS 存儲(chǔ)單兀)(2004年，第1-453?1-456頁)上提出了一種改進(jìn)的DICE電路，該電路采用DICE電路進(jìn)行抗單粒子翻轉(zhuǎn)加固，并把雙向數(shù)據(jù)線分成了兩個(gè)寫數(shù)據(jù)線和兩個(gè)讀數(shù)據(jù)線，通過數(shù)據(jù)線的雙模冗余，使得在任意時(shí)刻通過某一數(shù)據(jù)線傳播到DICE電路的單粒子瞬態(tài)脈沖難以造成整個(gè)電路狀態(tài)的翻轉(zhuǎn)，從而實(shí)現(xiàn)針對單粒子瞬態(tài)的加固。但是數(shù)據(jù)線的雙模冗余存在正反饋回路，在較長持續(xù)時(shí)間的單粒子瞬態(tài)脈沖下會(huì)產(chǎn)生鎖存信息翻轉(zhuǎn)，抗單粒子瞬態(tài)能力不高。
[0005]D.G.Mavis 等在 IEEE Reliability Physics Symposium (國際可靠性物理會(huì)議)上發(fā)表的“Soft error rate mitigation techniques for modern microcircuits，，(減少現(xiàn)代微電路軟錯(cuò)誤率的技術(shù))(2002年第216頁-225頁)中提出了時(shí)間采樣D觸發(fā)器電路。該電路在鎖存數(shù)據(jù)的反饋環(huán)中引入了延遲和表決電路，因而具備了一定抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力。但是表決電路本身不具備抗單粒子瞬態(tài)的能力，在單粒子瞬態(tài)脈沖下會(huì)輸出錯(cuò)誤數(shù)據(jù)，抗單粒子瞬態(tài)能力不高。
[0006]申請?zhí)枮?00910046337.5的中國專利公開了一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結(jié)構(gòu)類似于時(shí)間采樣結(jié)構(gòu)的D觸發(fā)器，包括兩個(gè)多路開關(guān)、兩個(gè)延遲電路、兩個(gè)保護(hù)門電路和三個(gè)反相器，實(shí)現(xiàn)了 D觸發(fā)器的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的加固。該專利具有抗單粒子瞬態(tài)的能力，但由于第三個(gè)反向器的輸出端Q連接第二個(gè)多路開關(guān)的輸入端VINO，形成了正反饋回路，在較長持續(xù)時(shí)間的單粒子瞬態(tài)脈沖下會(huì)產(chǎn)生鎖存信息翻轉(zhuǎn)，抗單粒子瞬態(tài)能力不高。
[0007]某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強(qiáng)制D觸發(fā)器輸出高電平或低電平。在D觸發(fā)器原有的結(jié)構(gòu)基礎(chǔ)上增加復(fù)位電路和復(fù)位信號(hào)端，可以實(shí)現(xiàn)D觸發(fā)器自身的復(fù)位結(jié)構(gòu)，并通過復(fù)位信號(hào)來控制D觸發(fā)器復(fù)位功能。但目前可復(fù)位D觸發(fā)器抗單粒子瞬態(tài)和抗單粒子翻轉(zhuǎn)能力不高，不利于在航空、航天等領(lǐng)域的集成電路芯片中使用。
[0008]申請?zhí)枮?01110323795.6的中國專利公開了一種抗單粒子翻轉(zhuǎn)的可復(fù)位D觸發(fā)器，如圖1所示，該發(fā)明由時(shí)鐘電路、復(fù)位緩沖電路、主鎖存器、從鎖存器、輸出緩沖電路組成，可以在較高LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉(zhuǎn)。由于該發(fā)明在時(shí)鐘電路內(nèi)和主鎖存器前沒有采用緩沖電路，所以不具備抗單粒子瞬態(tài)的能力，而且主鎖存器、從鎖存器未采用雙模冗余，當(dāng)單粒子轟擊的LET值較高時(shí)，線路上的某一個(gè)節(jié)點(diǎn)翻轉(zhuǎn)則會(huì)導(dǎo)致整個(gè)電路翻轉(zhuǎn)。

【發(fā)明內(nèi)容】

[0009]本發(fā)明要解決的技術(shù)問題是，針對目前的可復(fù)位D觸發(fā)器抗單粒子瞬態(tài)和抗單粒子翻轉(zhuǎn)能力不高的問題，提出一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器。
[0010]本發(fā)明具體思想是:對主鎖存器和從鎖存器進(jìn)行雙模冗余加固，可以抗單粒子翻轉(zhuǎn)；在時(shí)鐘電路內(nèi)和主鎖存器前加入緩沖電路，可以抗單粒子瞬態(tài)；切斷從鎖存器中可能由單粒子瞬態(tài)脈沖導(dǎo)致的正反饋回路，可以在較長持續(xù)時(shí)間的抗單粒子瞬態(tài)下不發(fā)生翻轉(zhuǎn)。
[0011]本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器由時(shí)鐘電路、復(fù)位緩沖電路，主鎖存器、從鎖存器、輸出緩沖電路和緩沖器電路組成。主鎖存器和從鎖存器均為冗余加固的鎖存器。主鎖存器和從鎖存器前后串聯(lián)，并均與時(shí)鐘電路和復(fù)位緩沖電路連接。主鎖存器還與緩沖器電路相連，從鎖存器還與輸出緩沖電路相連。
[0012]本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)脈沖的可復(fù)位D觸發(fā)器有三個(gè)輸入端和一個(gè)輸出端。三個(gè)輸入端分別是時(shí)鐘信號(hào)輸入端CK、數(shù)據(jù)信號(hào)輸入端D和復(fù)位信號(hào)輸入端RN ；輸出端是Q。
[0013]時(shí)鐘電路有一個(gè)輸入端和四個(gè)輸出端，輸入端為CK,輸出端為cl、c2、cnl、cn2。時(shí)鐘電路由十二個(gè)PMOS和十四個(gè)NMOS組成，電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四十三PMOS管的柵極Pg43連接CK，漏極Pd43連接第四十三NMOS管的漏極Nd43，源極Ps43連接電源VDD ;第四十四PMOS管的柵極Pg44連接第四十三PMOS管的漏極Pd43，漏極Pd44連接第四十四NMOS管的漏極Nd44，源極Ps44連接電源VDD ；第四十五PMOS管的柵極Pg45連接第四十四PMOS管的漏極Pd44，漏極Pd45連接第四十五NMOS管的漏極Nd45，源極Ps45連接電源VDD ;第四十六PMOS管的柵極Pg46連接第四十五PMOS管的漏極Pd45，漏極Pd46連接第四十六NMOS管的漏極Nd46，源極Ps46連接電源VDD ；第四十七PMOS管的柵極Pg47連接CK，漏極Pd47連接第四十八PMOS管的源極Ps48，源極Ps47連接VDD ;第四十八PMOS管的柵極Pg48連接第四十六PMOS管的漏極Pd46，漏極Pd48連接第四十七NMOS管的漏極Nd47，并作為時(shí)鐘電路的一個(gè)輸出端cnI ;第四十九PMOS管的柵極Pg49連接CK，漏極Pd49連接第五十PMOS管的源極Ps50，源極Ps49連接VDD ;第五十PMOS管的柵極Pg50連接第四十六PMOS管的漏極Pd46，漏極Pd50連接第四十九NMOS管的漏極Nd49,并作為時(shí)鐘電路的一個(gè)輸出端cn2 ;第五i PMOS管的柵極Pg51作為時(shí)鐘電路的一個(gè)輸出端Cl，漏極Pd51連接第四十八PMOS管的漏極Pd48，源極Ps51連接VDD ;第五十二 PMOS管的柵極Pg52連接第五十三NMOS管的柵極Ng53并作為時(shí)鐘電路的一個(gè)輸出端c2，漏極Pd52連接第五十三NMOS管的漏極Nd53并與輸出端cn2相連，源極Ps52連接VDD ;第五十三PMOS管的柵極Pg53連接輸出端cnl，漏極Pd53連接輸出端cl，源極Ps53連接VDD ;第五十四PMOS管的柵極Pg54連接輸出端cn2，漏極Pd54連接輸出端c2，源極Ps54連接VDD ;第四十三NMOS管的柵極Ng43連接CK，漏極Nd43連接第四十三PMOS管的漏極Pd43 ;第四十四NMOS管的柵極Ng44連接第四十三NMOS管的漏極Nd43，漏極Nd44連接第四十四PMOS管的漏極Pd44，源極Ns44連接VSS ;第四十五NMOS管的柵極Ng45連接第四十四NMOS管的漏極Nd44，漏極Nd45連接第四十五PMOS管的漏極Pd45，源極Ns45連接VSS ;第四十六NMOS管的柵極Ng46連接第四十五NMOS管的漏極Nd45，漏極Nd46連接第四十六PMOS管的漏極Pd46，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接第四十六NMOS管的漏極Nd46，源極Ns47連接第四十八NMOS管的漏極Nd48，漏極連接cnl ；第四十八NMOS管的柵極Ng48連接CK，漏極Nd48連接第四十七NMOS管的源極Ns47，源極Ns48連接VSS ;第四十九NMOS管的柵極Ng49連接第四十六NMOS管的漏極Nd46，源極Ns49連接第五十NMOS管的漏極Nd50，漏極連接cn2 ;第五十NMOS管的柵極Ng50連接CK，漏極Nd50連接第四十九NMOS管的源極Ns49，源極Ns50連接VSS ;第五十一 NMOS管的柵極Ng51連接輸出端Cl，漏極Nd51連接輸出端cnl，源極Ns51連接第五十二 NMOS管的漏極Nd52 ；第五十二 NMOS管的柵極Ng52連接輸出端Cl，漏極Nd52連接第五十一 NMOS管源極Ns51，源極Ns52連接VSS ;第五十三NMOS管的柵極Ng53連接輸出端c2，漏極Nd53連接輸出端cn2,源極Ns53連接第五十四NMOS管漏極Nd54 ;第五十四NMOS管的柵極Ng54連接輸出端c2，漏極Nd54連接第五十三NMOS管源極Ns53，源極Ns54連接VSS ;第五十五NMOS管的柵極Ng55連接輸出端cnl，漏極Nd55連接輸出端cl，源極Ns55連接VSS ;第五十六NMOS管的柵極Ng56連接輸出端cn2，漏極Nd56連接輸出端c2，源極Ns56連接VSS。
[0014] 緩沖器電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為D,輸出端為Dl。緩沖電路由八個(gè)PMOS管和八個(gè)NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第`六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接Pgl，漏極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
[0015]復(fù)位緩沖電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為RN，輸出端是_尺附_，_RN2_。復(fù)位緩沖電路由8個(gè)NMOS管和8個(gè)PMOS管組成，復(fù)位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十五PMOS管的柵極Pg35連接RN，漏極Pd35連接第三十五NMOS管的漏極Nd35，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接第三十五PMOS管的漏極Pd35，漏極Pd36連接第三十六NMOS管的漏極Nd36，源極Ps36連接電源VDD ;第三十七PMOS管的柵極Pg37連接第三十六PMOS管的漏極Pd36，漏極Pd37連接第三十七NMOS管的漏極Nd37，源極Ps37連接電源VDD ;第三十八PMOS管的柵極Pg38連接第三十七PMOS管的漏極Pd37，漏極Pd38連接第三十八NMOS管的漏極Nd38，源極Ps38連接電源VDD ;第三十九PMOS管的柵極Pg39連接RN，漏極Pd39連接第四十PMOS管的源極Ps40，源極Ps39連接VDD ;第四十PMOS管的柵極Pg40連接第三十八PMOS管的漏極Pd38，漏極Pd40連接第三十九NMOS管的漏極Nd39，并作為復(fù)位緩沖電路的一個(gè)輸出端_RN1_，源極Ps40連接Pd39 ;第四十一 PMOS管的柵極Pg41連接RN，漏極Pd41連接第四十二 PMOS管的源極Ps42，源極Ps41連接VDD ;第四十二 PMOS管的柵極Pg42連接第三十八PMOS管的漏極Pd38，漏極Pd42連接第四十一 NMOS管的漏極Nd41，并作為復(fù)位緩沖電路的一個(gè)輸出端_RN2_,源極Ps42連接Pd41 ;第三十五NMOS管的柵極Ng35連接RN，漏極Nd35連接第三十五PMOS管的漏極Pd35，源極Ns3`5連接VSS ;第三十六NMOS管的柵極Ng36連接第三十五NMOS管的漏極Nd35，漏極Nd36連接第三十六PMOS管的漏極Pd36，源極Ns36連接VSS ;第三十七NMOS管的柵極Ng37連接第三十六NMOS管的漏極Nd36，漏極Nd37連接第三十七PMOS管的漏極Pd37，源極Ns37連接VSS ;第三十八NMOS管的柵極Ng38連接第三十七NMOS管的漏極Nd37，漏極Nd38連接第三十八PMOS管的漏極Pd38，源極Ns38連接VSS ;第三十九NMOS管的柵極Ng39連接第三十八NMOS管的漏極Nd38，源極Ns39連接第四十NMOS管的漏極Nd40，漏極Nd39連接_RN1_ ;第四十NMOS管的柵極Ng40連接RN，漏極Nd40連接第三十九NMOS管的源極Ns39，源極Ns40連接VSS ;第四十一 NMOS管的柵極Ng41連接第三十八NMOS管的漏極Nd38，源極Ns41連接第四十二 NMOS管的漏極Nd42，漏極Nd41連接_RN2_ ;第四十二NMOS管的柵極Ng42連接RN，漏極Nd42連接第四十一 NMOS管的源極Ns41，源極Ns42連接VSS。
[0016]主鎖存器有八個(gè)輸入端和兩個(gè)輸出端，輸入端與D, Dl, cl, c2, cnl, cn2, _RN1_, _RN2_相連；輸出端是ml，mlr。主鎖存器由十四個(gè)PMOS和十四個(gè)NMOS組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第九PMOS管的柵極Pg9連接D，漏極Pd9連接第十PMOS的源極PslO，源極Ps9連接VDD ;第十PMOS的柵極PglO連接D1，源極PslO連接第九PMOS管的漏極Pd9，漏極PdlO連接第十一 PMOS管的源極Psll ;第十一 PMOS管的柵極Pgll連接Cl，源極Psll連接第十PMOS管的漏極PdlO，漏極Pdll連接第九NMOS漏極Nd9 ;第十二 PMOS的柵極Pgl2連接D，漏極連接第十三PMOS的源極Psl3，源極Psl2連接VDD ;第十三PMOS的柵極Pgl3連接D1，源極Psl3連接第十二 PMOS管的漏極Pdl2，漏極Pdl3連接第十四PMOS管的源極Psl4 ;第十四PMOS管的柵極Pgl4連接c2，源極Psl4連接第十三PMOS管的漏極Pdl3，漏極Pdl4連接第十二 NMOS漏極Ndl2 ;第十五PMOS管的柵極Pgl5連接_RN1_，漏極Pdl5連接第十六PMOS管的源極Psl6，源極Psl5連接電源VDD ;第十六PMOS管的柵極Pgl6連接Pdl I，漏極Pdl6連接第十五NMOS管的漏極Ndl5并作為主鎖存器的輸出ml，源極Psl6連接Pdl5 ;第十七PMOS管的柵極Pgl7連接_RN2_，漏極Pdl7連接Psl8，源極Psl7連接電源VDD ;第十八PMOS管的柵極Pgl8連接Pdl4，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極Psl8連接Pdl7 ;第十九PMOS管的柵極Pgl9連接Pdl8，漏極Pdl9連接第二十PMOS管的源極Ps20，源極Psl9連接電源VDD ;第二十PMOS管的柵極Pg20連接cnl，漏極Pd20連接第十九NMOS管的漏極Ndl9和第十六PMOS管柵極Pgl6，源極Ps20連接Pdl9 ;第二十一 PMOS管的柵極Pg21連接Pdl6，漏極Pd21連接第二十二 PMOS管的源極Ps22，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接cn2，漏極Pd22連接第二十一 NMOS管的漏極Nd21和第十八PMOS管柵極Pgl8，源極Ps22連接Pd21 ;第九NMOS管的柵極Ng9連接cnl，源極Ns9連接第十NMOS管的漏極NdlO，漏極Nd9連接第十一 PMOS管的漏極Pdl I ;第十NMOS管的柵極NglO連接Dl，漏極NdlO連接第九NMOS管的源極Ns9，源極NslO連接NdlI ;第^^一 NMOS管的柵極NglI連接輸入D，漏極NdlI連接NslO，源極Nsll連接VSS ;第十二 NMOS管的柵極Ngl2連接cn2，源極Nsl2連接第十三NMOS管的漏極Ndl3，漏極Ndl2連接第十四PMOS管的漏極Pdl4 ;第十三NMOS管的柵極Ngl3連接D1，漏極Ndl3連接第十二 NMOS管的源極Nsl2，源極Nsl3連接Ndl4 ;第十四NMOS管的柵極Ngl4連接輸入D，漏極Ndl4連接Nsl3，源極Nsll連接VSS ;第十五NMOS管的柵極Ngl5連接Pdl4，漏極Ndl5連接Pdl6，源極Nsl5連接VSS ;第十六NMOS管的柵極Ngl6連接_RN2_,漏極Ndl6連接Pdl6，源極Nsl6連接VSS ;第十七NMOS管的柵極Ngl7連接Pdlldf極Ndl7連接Pdl8，源極Nsl7接地VSS ;第十八NMOS管的柵極Ngl8連接_RN1_，漏極Ndl8連接Pdl8并作為主鎖存器輸出mlr，源極Nsl8連接VSS ;第十九NMOS管的柵極Ngl9連接Cl，漏極Ndl9連接Pd20，源極Ns 19連接第二十NMOS管的漏極Nd20 ;第二十匪OS管的柵極Ng20連接Pdl6，漏極Nd20連接Nsl`9，源極Ns20接地VSS ;第二十一 NMOS管的柵極Ng21連接c2，漏極Nd21連接Pd22，源極Ns21連接第二十二 NMOS管的漏極Nd22 ;第二十二 NMOS管的柵極Ng22連接Pdl8，漏極Nd22連接Ns21，源極Ns22接地VSS。
[0017]從鎖存器有八個(gè)輸入端和兩個(gè)輸出端，輸入端與cl, c2, cnl, cn2, ml, mlr, _RN1_,_RN2_相連；輸出端是sl，slr。從鎖存器由十二個(gè)PMOS管和十二個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十三PMOS管的柵極Pg23連接mlr，漏極Pd23連接第二十四PMOS管的源極Ps24，源極Ps23連接電源VDD ；第二十四PMOS管的柵極Pg24連接cnl，漏極Pd24連接第二十三NMOS管的漏極Nd23，源極連接Pd23 ;第二十五PMOS管的柵極Pg25連接ml，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cn2，漏極Pd26連接第二十五NMOS管的漏極Nd25，源極連接Pd25 ;第二十七PMOS管的柵極Pg27連接_RN1_，漏極Pd27連接第二十八PMOS管的源極Ps28，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接Pd24，漏極Pd28連接第二十七NMOS管的漏極Nd27并作為主鎖存器的輸出Si，源極Ps28連接Pd27 ;第二十九PMOS管的柵極Pg29連接_RN2_，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ;第三十PMOS管的柵極Pg30連接Pd26，漏極Pd30連接第二十九NMOS管的漏極Nd29并作為從鎖存器的輸出sir，源極Ps30連接Pd29 ；第三十一 PMOS管的柵極Pg31連接Pd30，漏極Pd31連接第三十二 PMOS管的源極Ps32，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極Pg32連接cl，漏極Pd32連接第三十一 NMOS管的漏極Nd31和第二十八PMOS管柵極Pg28，源極Ps32連接Pd31 ;第三十三PMOS管的柵極Pg33連接Pd28，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接c2，漏極Pd34連接第三十三NMOS管的漏極Nd33和第三十PMOS管柵極Pg30，源極Ps34連接Pd33 ;第二十三NMOS管的柵極Ng23連接cl，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接ml，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接c2，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接mlr，漏極Nd26連接Ns25，源極Ns26接地VSS ;第二十七NMOS管的柵極Ng27連接Pd26，漏極Nd27連接Pd28，源極Ns27連接VSS ;第二十八NMOS管的柵極Ng28連接_RN2_，漏極Nd28連接Pd28，源極Ns28連接VSS ;第二十九NMOS管的柵極Ng29連接Pd24，漏極Nd29連接Pd30，源極Ns29連接VSS ;第三十NMOS管的柵極Ng30連接_RN1_，漏極Nd30連接Pd30，源極Ns30連接VSS ;第三十一 NMOS管的柵極Ng31連接cnl，漏極Nd31連接Pd32，源極Ns31連接第三十二 NMOS管的漏極Nd32 ;第三十二 NMOS管的柵極Ng32連接Pd28，漏極Nd32連接Ns31，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接cn2，漏極Nd33連接Pd34，源極Ns33連接第三十四NMOS管的漏極Nd34 ;第三十四NMOS管的柵極Ng34連接Pd30，漏極Nd34連接Ns33，源極Ns34接地VSS。
[0018]輸出緩沖電路有兩個(gè)輸入端和一個(gè)輸出端，輸入端連接sl和sir,輸出端為Q。輸出緩沖電路由兩個(gè)PMOS管和兩個(gè)NMOS管組成，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有匪OS管的襯底接地VSS。第五十五PMOS管的柵極Pg55連接sir，漏極Pd55連接第五十七NMOS管的漏極Nd57，源極Ps55連接電源VDD ;第五十六PMOS管的柵極Pg56連接第五十五PMOS管的漏極Pd55，漏極Pd56連接第五十八NMOS管的漏極Nd58，并作為反相器電路的輸出Q，源極Ps56連接電源VDD ;第五十七NMOS管的柵極Ng57連接sl，漏極Nd57連接第五十五PMOS管的漏極Pd55 ;第五十八NMOS管的柵極Ng58連接第五十七NMOS管的漏極Nd57，漏極Nd58連接第五十六PMOS管的漏極Pd56，源極Ns58連接VSS。
[0019]本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的可復(fù)位D觸發(fā)器工作過程如下:
[0020]本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器可以在任意時(shí)刻進(jìn)行復(fù)位，復(fù)位功能由RN即復(fù)位信號(hào)輸入端控制。
[0021 ] 當(dāng)RN為低電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器進(jìn)入復(fù)位狀態(tài)，即主鎖存器和從鎖存器均被強(qiáng)行鎖存邏輯“0”，輸出緩沖電路的輸出端Q為低電平。
[0022]當(dāng)RN為高電平時(shí)，本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位和復(fù)位D觸發(fā)器處于正常工作狀態(tài)，時(shí)鐘電路接收CK，對其進(jìn)行緩沖后通過電路中間形成的反相器電路產(chǎn)生與CK反向的cnl和cn2，通過電 路末端的反相器電路產(chǎn)生與CK同向的cl和c2，并把cnl、cn2、cl和c2傳入到主鎖存器和從鎖存器。緩沖器電路接收D，將D進(jìn)行延遲后輸出與D同相的Dl，在CK為低電平期間，cnl和cn2為高電平、Cl和c2為低電平，主鎖存器開啟，接收D和D1，并對D和Dl中可能帶有的單粒子瞬態(tài)脈沖進(jìn)行濾除，然后通過鎖存器輸出與D同相的ml和mlr，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的ml ,mlr,而是保存上一個(gè)CK下降沿采樣到的ml、mlr ;在CK為高電平期間，cnl和cn2為低電平、cl和c2為高電平，主鎖存器處于保存狀態(tài)，保存前一個(gè)CK上升沿采樣到的D和Dl并輸出與D同相的ml和mlr，從鎖存器開啟并接收主鎖存器的輸出ml和mlr,對ml和mlr進(jìn)行緩沖并輸出與ml和mlr同相的Si和sir。在任意時(shí)刻輸出緩沖電路都要接收從鎖存器的輸出Si和sir，對sl和sir緩沖并輸出與sl和sir同相的Q。
[0023]復(fù)位緩沖電路將輸入信號(hào)進(jìn)行延遲后通過雙模冗余的C2MOS結(jié)構(gòu)濾除RN中可能帶有的單粒子瞬態(tài)脈沖，并將輸出的與RN同相的_RN1_和_RN2_送入主鎖存器和從鎖存器，進(jìn)行復(fù)位行為的控制。
[0024]采用本發(fā)明可以達(dá)到以下技術(shù)效果:
[0025]本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器的抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)能力優(yōu)于傳統(tǒng)未加固的D觸發(fā)器、時(shí)間采樣加固的D觸發(fā)器和傳統(tǒng)雙模冗余加固的D觸發(fā)器。本發(fā)明對傳統(tǒng)未加固的D觸發(fā)器結(jié)構(gòu)進(jìn)行改造，對主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，并針對主鎖存器和從鎖存器中C2MOS電路進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉PMOS管和下拉NMOS管，提高了本發(fā)明抗單粒子翻轉(zhuǎn)的能力。在時(shí)鐘電路里和主鎖存器前加入緩沖器電路，使本發(fā)明在持續(xù)時(shí)間較長的單粒子瞬態(tài)脈沖下不發(fā)生錯(cuò)誤；通過精心設(shè)計(jì)雙模冗余通路，切斷從鎖存器中可能由單粒子瞬態(tài)脈沖導(dǎo)致的正反饋回路，進(jìn)一步增加了抗單粒子瞬態(tài)的能力。本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位和復(fù)位D觸發(fā)器適合用于抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。
【專利附圖】

【附圖說明】
[0026]圖1為申請?zhí)枮?01110323795.6的抗單粒子翻轉(zhuǎn)的可復(fù)位D觸發(fā)器總體邏輯結(jié)構(gòu)示意圖
[0027]圖2為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器總體邏輯結(jié)構(gòu)示意圖。
[0028]圖3為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器的時(shí)鐘電路結(jié)構(gòu)示意圖。
[0029]圖4為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器中緩沖器電路結(jié)構(gòu)示意圖。
[0030]圖5為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位觸發(fā)器中復(fù)位緩沖電路結(jié)構(gòu)示意圖
[0031]圖6為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器中主鎖存器結(jié)構(gòu)示意圖。
[0032]圖7為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器中從鎖存器結(jié)構(gòu)示意圖。[0033]圖8為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器中輸出緩沖電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0034]圖2為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器邏輯結(jié)構(gòu)示意圖。本發(fā)明由時(shí)鐘電路(如圖3所示)、緩沖器電路(如圖4所示)、復(fù)位緩沖電路(如圖5所示)、主鎖存器(如圖6所示)、從鎖存器(如圖7所示)、輸出緩沖電路(如圖8所示)組成。本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器有三個(gè)輸入端和一個(gè)輸出端。三個(gè)輸入端分別是CK即時(shí)鐘信號(hào)輸入端、D即數(shù)據(jù)信號(hào)輸入端和RN即復(fù)位信號(hào)輸入端；輸出端是Q。時(shí)鐘電路接收CK，對CK進(jìn)行緩沖處理后分別輸出Cl、c2和cnl、cn2。緩沖器電路接收D，并對其進(jìn)行延時(shí)后輸出與D同相的D1。主鎖存器接收D和D1、Cl、c2和cnl、cn2以及_RN1_、_RN2_,主鎖存器在Cl、c2和cnl、cn2以及_RN1_、_RN2_的控制下對D和Dl進(jìn)行鎖存處理后輸出ml、mlr。從鎖存器接收ml、mlr以及cl、c2和cnl、cn2、_RN1_、_RN2_,從鎖存器在cl、c2和cnl、cn2、_RNl_、_RN2_的控制下對ml、mlr進(jìn)行鎖存處理后分別輸出sl、slr。輸出緩沖電路接收sl、sir，對其進(jìn)行緩沖處理后輸出Q。
[0035]如圖3所不,時(shí)鐘電路有一個(gè)輸入端和四個(gè)輸出端，輸入端為CK,輸出端為cl、c2、cnl、cn2。時(shí)鐘電路由十二個(gè)PMOS和十四個(gè)NMOS組成，電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四十三PMOS管的柵極Pg43連接CK，漏極Pd43連接第四十三NMOS管的漏極Nd43，源極Ps43連接電源VDD ;第四十四PMOS管的柵極Pg44連接第四十三PMOS管的漏極Pd43，漏極Pd44連接第四十四NMOS管的漏極Nd44，源極Ps44連接電源VDD ;第四十五PMOS管的柵極Pg45連接第四十四PMOS管的漏極Pd44，漏極Pd45連接第四十五NMOS管的漏極Nd45，源極Ps45連接電源VDD ;第四十六PMOS管的柵極Pg46連接第四十五PMOS管的漏極Pd45，漏極Pd46連接第四十六NMOS管的漏極Nd46，源極Ps46連接電源VDD ;第四十七PMOS管的柵極Pg47連接CK，漏極Pd47連接第四十八PMOS管的源極Ps48，源極Ps47連接VDD` ;第四十八PMOS管的柵極Pg48連接第四十六PMOS管的漏極Pd46，漏極Pd48連接第四十七NMOS管的漏極Nd47，并作為時(shí)鐘電路的一個(gè)輸出端cnl ;第四十九PMOS管的柵極Pg49連接CK，漏極Pd49連接第五十PMOS管的源極Ps50，源極Ps49連接VDD ;第五十PMOS管的柵極Pg50連接第四十六PMOS管的漏極Pd46，漏極Pd50連接第四十九NMOS管的漏極Nd49，并作為時(shí)鐘電路的一個(gè)輸出端cn2 ;第五十一 PMOS管的柵極Pg51作為時(shí)鐘電路的一個(gè)輸出端cI，漏極Pd51連接第四十八PMOS管的漏極Pd48，源極Ps51連接VDD ;第五十二PMOS管的柵極Pg52連接第五十三NMOS管的柵極Ng53并作為時(shí)鐘電路的一個(gè)輸出端c2，漏極Pd52連接第五十三NMOS管的漏極Nd53并與輸出端cn2相連，源極Ps52連接VDD ;第五十三PMOS管的柵極Pg53連接輸出端cnl，漏極Pd53連接輸出端Cl，源極Ps53連接VDD ;第五十四PMOS管的柵極Pg54連接輸出端cn2，漏極Pd54連接輸出端c2，源極Ps54連接VDD ;第四十三NMOS管的柵極Ng43連接CK，漏極Nd43連接第四十三PMOS管的漏極Pd43 ;第四十四NMOS管的柵極Ng44連接第四十三NMOS管的漏極Nd43，漏極Nd44連接第四十四PMOS管的漏極Pd44，源極Ns44連接VSS ;第四十五NMOS管的柵極Ng45連接第四十四NMOS管的漏極Nd44，漏極Nd45連接第四十五PMOS管的漏極Pd45，源極Ns45連接VSS ;第四十六NMOS管的柵極Ng46連接第四十五NMOS管的漏極Nd45，漏極Nd46連接第四十六PMOS管的漏極Pd46，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接第四十六NMOS管的漏極Nd46，源極Ns47連接第四十八NMOS管的漏極Nd48，漏極連接cnl ;第四十八NMOS管的柵極Ng48連接CK，漏極Nd48連接第四十七NMOS管的源極Ns47，源極Ns48連接VSS ;第四十九NMOS管的柵極Ng49連接第四十六NMOS管的漏極Nd46，源極Ns49連接第五十NMOS管的漏極Nd50，漏極連接cn2 ;第五十NMOS管的柵極Ng50連接CK，漏極Nd50連接第四十九NMOS管的源極Ns49，源極Ns50連接VSS ;第五十一 NMOS管的柵極Ng51連接輸出端Cl，漏極Nd51連接輸出端cnl，源極Ns51連接第五十二 NMOS管的漏極Nd52 ;第五十二 NMOS管的柵極Ng52連接輸出端cl，漏極Nd52連接第五十一 NMOS管源極Ns51，源極Ns52連接VSS ;第五十三NMOS管的柵極Ng53連接輸出端c2，漏極Nd53連接輸出端cn2,源極Ns53連接第五十四NMOS管漏極Nd54 ;第五十四NMOS管的柵極Ng54連接輸出端c2，漏極Nd54連接第五十三NMOS管源極Ns53，源極Ns54連接VSS ;第五十五NMOS管的柵極Ng55連接輸出端cnl，漏極Nd55連接輸出端cl，源極Ns55連接VSS ;第五十六NMOS管的柵極Ng56連接輸出端cn2，漏極Nd56連接輸出端c2，源極Ns56連接VSS。
[0036]如圖4所不,緩沖器電路有一個(gè)輸入端和一個(gè)輸出端,輸入端為D,輸出端為Dl。緩沖電路由八個(gè)PMOS管和八個(gè)NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一 PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接 VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接Pgl，漏極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
[0037]如圖5所示,復(fù)位緩沖電路有一個(gè)輸入端和兩個(gè)輸出端,輸入端為RN，輸出端是_RN1_，_RN2_。復(fù)位緩沖電路由8個(gè)NMOS管和8個(gè)PMOS管組成，復(fù)位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十五PMOS管的柵極Pg35連接RN，漏極Pd35連接第三十五NMOS管的漏極Nd35，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接第三十五PMOS管的漏極Pd35，漏極Pd36連接第三十六NMOS管的漏極Nd36，源極Ps36連接電源VDD ;第三十七PMOS管的柵極Pg37連接第三十六PMOS管的漏極Pd36，漏極Pd37連接第三十七NMOS管的漏極Nd37，源極Ps37連接電源VDD ;第三十八PMOS管的柵極Pg38連接第三十七PMOS管的漏極Pd37，漏極Pd38連接第三十八NMOS管的漏極Nd38，源極Ps38連接電源VDD ;第三十九PMOS管的柵極Pg39連接RN，漏極Pd39連接第四十PMOS管的源極Ps40，源極Ps39連接VDD ;第四十PMOS管的柵極Pg40連接第三十八PMOS管的漏極Pd38，漏極Pd40連接第三十九NMOS管的漏極Nd39，并作為復(fù)位緩沖電路的一個(gè)輸出端_RN1_，源極Ps40連接Pd39 ;第四十一 PMOS管的柵極Pg41連接RN，漏極Pd41連接第四十二 PMOS管的源極Ps42，源極Ps41連接VDD ;第四十二 PMOS管的柵極Pg42連接第三十八PMOS管的漏極Pd38，漏極Pd42連接第四十一 NMOS管的漏極Nd41，并作為復(fù)位緩沖電路的一個(gè)輸出端_RN2_，源極Ps42連接Pd41 ;第三十五NMOS管的柵極Ng35連接RN，漏極Nd35連接第三十五PMOS管的漏極Pd35，源極Ns35連接VSS ;第三十六NMOS管的柵極Ng36連接第三十五NMOS管的漏極Nd35，漏極Nd36連接第三十六PMOS管的漏極Pd36，源極Ns36連接VSS ;第三十七NMOS管的柵極Ng37連接第三十六NMOS管的漏極Nd36，漏極Nd37連接第三十七PMOS管的漏極Pd37，源極Ns37連接VSS ;第三十八NMOS管的柵極Ng38連接第三十七NMOS管的漏極Nd37，漏極Nd38連接第三十八PMOS管的漏極Pd38，源極Ns38連接VSS ;第三十九NMOS管的柵極Ng39連接第三十八NMOS管的漏極Nd38，源極Ns39連接第四十NMOS管的漏極Nd40，漏極Nd39連接_RN1_ ;第四十NMOS管的柵極Ng40連接RN，漏極Nd40連接第三十九NMOS管的源極Ns39，源極Ns40連接VSS ;第四十一 NMOS管的柵極Ng41連接第三十八NMOS管的漏極Nd38，源極Ns41連接第四十二 NMOS管的漏極Nd42，漏極Nd41連接_RN2_ ;第四十二 NMOS管的柵極Ng42連接RN，漏極Nd42連接第四十一 NMOS管的源極Ns41，源極 Ns42 連接 VSS。
[0038]如圖6所不,主鎖存器有八個(gè)輸入端和兩個(gè)輸出端,輸入端與D, Dl, cl, c2, cnl,cn2，_RN1_, _RN2_相連；輸出端是ml，mlr。主鎖存器由十四個(gè)PMOS和十四個(gè)NMOS組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第九PMOS管的柵極Pg9連接D，漏極Pd9連接第十PMOS的源極PslO，源極Ps9連接VDD ;第十PMOS的柵極PglO連接D1，源極PslO連接第九PMOS管的漏極Pd9，漏極PdlO連接第十一 PMOS管的源極Psll ;第^^一 PMOS管的柵極Pgll連接Cl，源極Psll連接第十PMOS管的漏極PdlO，漏極Pdll連接第九NMOS漏極Nd9 ;`第十二 PMOS的柵極Pgl2連接D，漏極連接第十三PMOS的源極Psl3，源極Psl2連接VDD ;第十三PMOS的柵極Pgl3連接D1，源極Psl3連接第十二PMOS管的漏極Pdl2，漏極Pdl3連接第十四PMOS管的源極Psl4 ;第十四PMOS管的柵極Pgl4連接c2，源極Psl4連接第十三PMOS管的漏極Pdl3，漏極Pdl4連接第十二 NMOS漏極Ndl2 ；第十五PMOS管的柵極Pgl5連接_RN1_，漏極Pdl5連接第十六PMOS管的源極Psl6，源極Psl5連接電源VDD ;第十六PMOS管的柵極Pgl6連接Pdl I，漏極Pdl6連接第十五NMOS管的漏極Ndl5并作為主鎖存器的輸出ml，源極Psl6連接Pdl5 ;第十七PMOS管的柵極Pgl7連接_RN2_，漏極Pdl7連接Psl8，源極Psl7連接電源VDD ;第十八PMOS管的柵極Pgl8連接Pdl4，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極Psl8連接Pdl7 ;第十九PMOS管的柵極Pgl9連接Pdl8，漏極Pdl9連接第二十PMOS管的源極Ps20，源極Psl9連接電源VDD ；第二十PMOS管的柵極Pg20連接cnl，漏極Pd20連接第十九NMOS管的漏極Ndl9和第十六PMOS管柵極Pgl6，源極Ps20連接Pdl9 ;第二十一 PMOS管的柵極Pg21連接Pdl6，漏極Pd21連接第二十二 PMOS管的源極Ps22，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接cn2，漏極Pd22連接第二十一 NMOS管的漏極Nd21和第十八PMOS管柵極Pgl8，源極Ps22連接Pd21 ;第九NMOS管的柵極Ng9連接cnl，源極Ns9連接第十NMOS管的漏極NdlO，漏極Nd9連接第十一 PMOS管的漏極Pdll ;第十NMOS管的柵極NglO連接D1，漏極NdlO連接第九NMOS管的源極Ns9，源極NslO連接Ndll ;第^^一 NMOS管的柵極Ngll連接輸入D，漏極Ndll連接NslO，源極Nsll連接VSS ;第十二 NMOS管的柵極Ngl2連接cn2，源極Nsl2連接第十三NMOS管的漏極Ndl3，漏極Ndl2連接第十四PMOS管的漏極Pdl4 ;第十三NMOS管的柵極Ngl3連接D1，漏極Ndl3連接第十二 NMOS管的源極Nsl2，源極Nsl3連接Ndl4 ；第十四NMOS管的柵極Ngl4連接輸入D，漏極Ndl4連接Nsl3，源極Nsll連接VSS ;第十五NMOS管的柵極Ngl5連接Pdl4，漏極Ndl5連接Pdl6，源極Nsl5連接VSS ;第十六NMOS管的柵極Ngl6連接_RN2_，漏極Ndl6連接Pdl6，源極Nsl6連接VSS ;第十七NMOS管的柵極Ngl7連接PdlI，漏極Ndl7連接Pdl8，源極Nsl7接地VSS ;第十八NMOS管的柵極Ngl8連接_RN1_，漏極Ndl8連接Pdl8并作為主鎖存器輸出mlr，源極Nsl8連接VSS ;第十九NMOS管的柵極Ngl9連接Cl，漏極Ndl9連接Pd20，源極Nsl9連接第二十NMOS管的漏極Nd20 ；第二十NMOS管的柵極Ng20連接Pdl6，漏極Nd20連接Nsl9，源極Ns20接地VSS ;第二十一NMOS管的柵極Ng21連接c2，漏極Nd21連接Pd22，源極Ns21連接第二十二 NMOS管的漏極Nd22 ;第二十二 NMOS管的柵極Ng22連接Pdl8，漏極Nd22連接Ns21，源極Ns22接地VSS。
[0039]如圖7所不，從鎖存器有八個(gè)輸入端和兩個(gè)輸出端，輸入端與cl, c2, cnl, cn2,ml,mlr，_RNl_，_RN2_相連；輸出端是sl，sir。從鎖存器由十二個(gè)PMOS管和十二個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十三PMOS管的柵極Pg23連接mlr，漏極Pd23連接第二十四PMOS管的源極Ps24，源極Ps23連接電源VDD ;第二十四PMOS管的柵極Pg24連接cnl，漏極Pd24連接第二十三NMOS管的漏極Nd23，源極連接Pd23 ;第二十五PMOS管的柵極Pg25連接ml，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cn2，漏極Pd26連接第二十五NMOS管的漏極Nd25，源極連接Pd25 ;第二十七PMOS管的柵極Pg27連接_RN1_，漏極Pd27連接 第二十八PMOS管的源極Ps28，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接Pd24，漏極Pd28連接第二十七NMOS管的漏極Nd27并作為主鎖存器的輸出Si，源極Ps28連接Pd27 ;第二十九PMOS管的柵極Pg29連接_RN2_，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ;第三十PMOS管的柵極Pg30連接Pd26，漏極Pd30連接第二十九NMOS管的漏極Nd29并作為從鎖存器的輸出sir，源極Ps30連接Pd29 ;第三十一 PMOS管的柵極Pg31連接Pd30，漏極Pd31連接第三十二 PMOS管的源極Ps32，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極Pg32連接cl，漏極Pd32連接第SiNMOS管的漏極Nd31和第二十八PMOS管柵極Pg28，源極Ps32連接Pd31 ;第三十三PMOS管的柵極Pg33連接Pd28，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接c2，漏極Pd34連接第三十三NMOS管的漏極Nd33和第三十PMOS管柵極Pg30，源極Ps34連接Pd33 ;第二十三NMOS管的柵極Ng23連接Cl，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接ml，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接c2，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接mlr，漏極Nd26連接Ns25，源極Ns26接地VSS ;第二十七NMOS管的柵極Ng27連接Pd26，漏極Nd27連接Pd28，源極Ns27連接VSS ;第二十八NMOS管的柵極Ng28連接_RN2_，漏極Nd28連接Pd28，源極Ns28連接VSS ;第二十九NMOS管的柵極Ng29連接Pd24，漏極Nd29連接Pd30，源極Ns29連接VSS ;第三十NMOS管的柵極Ng30連接_RN1_，漏極Nd30連接Pd30，源極Ns30連接VSS ;第三十一 NMOS管的柵極Ng31連接cnl，漏極Nd31連接Pd32，源極Ns31連接第三十二 NMOS管的漏極Nd32 ;第三十二 NMOS管的柵極Ng32連接Pd28，漏極Nd32連接Ns31，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接cn2，漏極Nd33連接Pd34，源極Ns33連接第三十四NMOS管的漏極Nd34 ;第三十四NMOS管的柵極Ng34連接Pd30，漏極Nd34連接Ns33，源極Ns34接地VSS。
[0040]如圖8所示，輸出緩沖電路有兩個(gè)輸入端和一個(gè)輸出端，輸入端連接Si和sir，輸出端為Q。輸出緩沖電路由兩個(gè)PMOS管和兩個(gè)NMOS管組成，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第五十五PMOS管的柵極Pg55連接sir,漏極Pd55連接第五十七NMOS管的漏極Nd57，源極Ps55連接電源VDD ;第五十六PMOS管的柵極Pg56連接第五十五PMOS管的漏極Pd55，漏極Pd56連接第五十八NMOS管的漏極Nd58，并作為反相器電路的輸出Q，源極Ps56連接電源VDD ;第五十七匪OS管的柵極Ng57連接Si，漏極Nd57連接第五十五PMOS管的漏極Pd55 ;第五十八NMOS管的柵極Ng58連接第五十七NMOS管的漏極Nd57，漏極Nd58連接第五十六PMOS管的漏極Pd56，源極Ns58連接 VSS。
[0041]北京原子能研究院H-13串列加速器可以產(chǎn)生LET值分別為2.88MeV.cm2/mg、
8.62MeV.cm2/mg> 12.6MeV.cm2/mg和17.0MeV.cm2/mg的四種地面重離子福照測試環(huán)境。將處于正常工作 狀態(tài)的傳統(tǒng)未加固的可復(fù)位D觸發(fā)器、傳統(tǒng)雙模冗余加固的可復(fù)位D觸發(fā)器、時(shí)間采樣加固的可復(fù)位D觸發(fā)器、申請?zhí)枮?01110323795.6的中國專利提出的抗單粒子翻轉(zhuǎn)的可復(fù)位D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器分別連接相同的1000級(jí)反向器鏈的輸出端并以40MHz的時(shí)鐘頻率工作，1000級(jí)反向器鏈的輸入端連接低電平。將上述電路置于北京原子能研究院H-13串列加速器產(chǎn)生的LET值分別為
2.88MeV *cm2/mg>8.62MeV *cm2/mg> 12.6MeV *cm2/mg 和 21.3MeV *cm2/mg 的地面重離子福照測試環(huán)境中，統(tǒng)計(jì)各LET的重離子輻照過程中各可復(fù)位D觸發(fā)器發(fā)生錯(cuò)誤輸出的次數(shù)。每種LET的重離子輻照總注量為107ion/cm2。表1為使用北京原子能研究院H-13串列加速器進(jìn)行的地面重粒子輻照測試得到的傳統(tǒng)未加固的可復(fù)位D觸發(fā)器、傳統(tǒng)雙模冗余加固的可復(fù)位D觸發(fā)器、時(shí)間采樣加固的可復(fù)位D觸發(fā)器、申請?zhí)枮?01110323795.6的中國專利提出的抗單粒子翻轉(zhuǎn)的可復(fù)位D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器在 LET 值分別為 2.88MeV.cm2/mg、8.62MeV.cm2/mg、12.6MeV.cm2/mg 和 21.3MeV.an/mg的地面重離子輻照過程中發(fā)生錯(cuò)誤輸出的次數(shù)。每種LET的重離子輻照總注量為107ion/cm2。從表1的統(tǒng)計(jì)可以看出，本發(fā)明的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力優(yōu)于傳統(tǒng)未加固的可復(fù)位D觸發(fā)器、時(shí)間采樣加固的可復(fù)位D觸發(fā)器和傳統(tǒng)雙模冗余加固的可復(fù)位D觸發(fā)器、申請?zhí)枮?01110323795.6的中國專利提出的抗單粒子翻轉(zhuǎn)的可復(fù)位D觸發(fā)器，適合用于抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。
[0042]表1
[0043]
【權(quán)利要求】
1.抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，包括時(shí)鐘電路、復(fù)位緩沖電路、主鎖存器、從鎖存器、輸出緩沖電路，其特征在于抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器還包括緩沖器電路；主鎖存器和從鎖存器均為冗余加固的鎖存器；主鎖存器和從鎖存器前后串聯(lián)，并均與時(shí)鐘電路和復(fù)位緩沖電路連接；主鎖存器還與緩沖器電路相連，從鎖存器還與輸出緩沖電路相連；有三個(gè)輸入端和一個(gè)輸出端；三個(gè)輸入端分別是時(shí)鐘信號(hào)輸入端CK、數(shù)據(jù)信號(hào)輸入端D和復(fù)位信號(hào)輸入端RN ;輸出端是Q。
2.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，其特征在于所述時(shí)鐘電路有一個(gè)輸入端和四個(gè)輸出端，輸入端為CK，輸出端為cl、c2、cnl、cn2 ;時(shí)鐘電路由十二個(gè)PMOS和十四個(gè)NMOS組成，電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第四十三PMOS管的柵極Pg43連接CK，漏極Pd43連接第四十三NMOS管的漏極Nd43，源極Ps43連接電源VDD ;第四十四PMOS管的柵極Pg44連接第四十三PMOS管的漏極Pd43，漏極Pd44連接第四十四NMOS管的漏極Nd44，源極Ps44連接電源VDD ;第四十五PMOS管的柵極Pg45連接第四十四PMOS管的漏極Pd44，漏極Pd45連接第四十五NMOS管的漏極Nd45，源極Ps45連接電源VDD ;第四十六PMOS管的柵極Pg46連接第四十五PMOS管的漏極Pd45，漏極Pd46連接第四十六NMOS管的漏極Nd46，源極Ps46連接電源VDD ;第四十七PMOS管的柵極Pg47連接CK，漏極Pd47連接第四十八PMOS管的源極Ps48，源極Ps47連接VDD ;第四十八PMOS管的柵極Pg48連接第四十六PMOS管的漏極Pd46，漏極Pd48連接第四十七NMOS管的漏極Nd47，并作為時(shí)鐘電路的一個(gè)輸出端cnl ;第四十九PMOS管的柵極Pg49連接CK，漏極Pd49連接第五十PMOS管的源極Ps50，源極Ps49連接VDD ;第五十PMOS管的柵極Pg50連接第四十六PMOS管的漏極Pd46，漏極Pd50連接第四十九NMOS管的漏極Nd49，并作為時(shí)鐘電路的一個(gè)輸出端cn2 ;第五十一 PMOS管的柵極Pg51作為時(shí)鐘電路的一個(gè)輸出端Cl，漏極Pd51連接第四十八PMOS管的漏極Pd48，源極Ps51連接VDD ;第五十二PMOS管的柵極Pg52連接第五十三NMOS管的柵極Ng53并作為時(shí)鐘電路的一個(gè)輸出端c2，漏極Pd52連接第五十三NMOS管的漏極Nd53并與輸出端cn2相連，源極Ps52連接VDD ?’第五十三PMOS管的柵極Pg53連接輸出端cnl，漏極Pd53連接輸出端cl，源極Ps53連接VDD ；第五十四PMOS管的柵極Pg54連接輸出端cn2，漏極Pd54連接輸出端c2，源極Ps54連接VDD ;第四十三NMOS管的柵極Ng43連接CK，漏極Nd43連接第四十三PMOS管的漏極Pd43 ；第四十四NMOS管的柵極Ng44連接第四十`三NMOS管的漏極Nd43，漏極Nd44連接第四十四PMOS管的漏極Pd44，源極Ns44連接VSS ;第四十五NMOS管的柵極Ng45連接第四十四NMOS管的漏極Nd44，漏極Nd45連接第四十五PMOS管的漏極Pd45，源極Ns45連接VSS ;第四十六NMOS管的柵極Ng46連接第四十五NMOS管的漏極Nd45，漏極Nd46連接第四十六PMOS管的漏極Pd46，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接第四十六NMOS管的漏極Nd46，源極Ns47連接第四十八NMOS管的漏極Nd48，漏極連接cnl ;第四十八NMOS管的柵極Ng48連接CK，漏極Nd48連接第四十七NMOS管的源極Ns47，源極Ns48連接VSS ;第四十九NMOS管的柵極Ng49連接第四十六NMOS管的漏極Nd46，源極Ns49連接第五十NMOS管的漏極Nd50，漏極連接cn2 ;第五十NMOS管的柵極Ng50連接CK，漏極Nd50連接第四十九NMOS管的源極Ns49，源極Ns50連接VSS ;第五十一 NMOS管的柵極Ng51連接輸出端cl，漏極Nd51連接輸出端cnl，源極Ns51連接第五十二 NMOS管的漏極Nd52 ;第五十二 NMOS管的柵極Ng52連接輸出端Cl，漏極Nd52連接第五十一 NMOS管源極Ns51，源極Ns52連接VSS ；第五十三NMOS管的柵極Ng53連接輸出端c2，漏極Nd53連接輸出端cn2，源極Ns53連接第五十四NMOS管漏極Nd54 ;第五十四NMOS管的柵極Ng54連接輸出端c2,漏極Nd54連接第五十三NMOS管源極Ns53，源極Ns54連接VSS ;第五十五NMOS管的柵極Ng55連接輸出端cnl，漏極Nd55連接輸出端Cl，源極Ns55連接VSS ;第五十六NMOS管的柵極Ng56連接輸出端cn2，漏極Nd56連接輸出端c2，源極Ns56連接VSS。
3.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，其特征在于所述緩沖器電路有一個(gè)輸入端和一個(gè)輸出端，輸入端為D，輸出端為Dl ;緩沖電路由八個(gè)PMOS管和八個(gè)NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一 PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接Pgl，漏極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
4.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，其特征在于所述復(fù)位緩沖電路有一個(gè)輸入端和兩個(gè)輸出端，輸入端為RN，輸出端是_1^1_，_RN2_ ;復(fù)位緩沖電路由8個(gè)NMOS管和8個(gè)PMOS管組成，復(fù)位緩沖電路中所有PMOS管的襯底連接電源VDD,所有NMOS管的襯底接地VSS ;第三十五PMOS管的柵極Pg35連接RN，漏極Pd35連接第三十五NMOS管的漏極Nd35，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接第三十五PMOS管的漏極Pd35，漏極Pd36連接第三十六NMOS管的漏極Nd36，源極Ps36連接電源VDD ;第三十七PMOS管的柵極Pg37連接第三十六PMOS管的漏極Pd36，漏極Pd37連接第三十七NMOS管的漏極Nd37，源極Ps37連接電源VDD ;第三十八PMOS管的柵極Pg38連接第三十七PMOS管的漏極Pd37，漏極Pd38連接第三十八NMOS管的漏極Nd38，源極Ps38連接電源VDD ;第三十九PMOS管的柵極Pg39連接RN，漏極Pd39連接第四十PMOS管的源極Ps40，源極Ps39連接VDD ;第四十PMOS管的柵極Pg40連接第三十八PMOS管的漏極Pd38，漏極Pd40連接第三十九NMOS管的漏極Nd39，并作為復(fù)位緩沖電路的一個(gè)輸出端_RN1_，源極Ps40連接Pd39 ;第四十一 PMOS管的柵極Pg41連接RN，漏極Pd41連接第四十二 PMOS管的源極Ps42，源極Ps41連接VDD ;第四十二 PMOS管的柵極Pg42連接第三十八PMOS管的漏極Pd38，漏極Pd42連接第四十一 NMOS管的漏極Nd41，并作為復(fù)位緩沖電路的一個(gè)輸出端_RN2_,源極Ps42連接Pd41 ;第三十五NMOS管的柵極Ng35連接RN，漏極Nd35連接第三十五PMOS管的漏極Pd35，源極Ns35連接VSS ;第三十六NMOS管的柵極Ng36連接第三十五NMOS管的漏極Nd35，漏極Nd36連接第三十六PMOS管的漏極Pd36，源極Ns36連接VSS ;第三十七NMOS管的柵極Ng37連接第三十六NMOS管的漏極Nd36，漏極Nd37連接第三十七PMOS管的漏極Pd37，源極Ns37連接VSS ;第三十八NMOS管的柵極Ng38連接第三十七NMOS管的漏極Nd37，漏極Nd38連接第三十八PMOS管的漏極Pd38，源極Ns38連接VSS ;第三十九NMOS管的柵極Ng39連接第三十八NMOS管的漏極Nd38，源極Ns39連接第四十NMOS管的漏極Nd40，漏極Nd39連接_RN1_ ;第四十NMOS管的柵極Ng40連接RN，漏極Nd40連接第三十九NMOS管的源極Ns39，源極Ns40連接VSS ;第四十一 NMOS管的柵極Ng41連接第三十八NMOS管的漏極Nd38，源極Ns41連接第四十二 NMOS管的漏極Nd42，漏極Nd41連接_RN2_ ;第四十二NMOS管的柵極Ng42連接RN，漏極Nd42連接第四十一 NMOS管的源極Ns41，源極Ns42連接VSS。
5.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，其特征在于所述主鎖存器有八個(gè)輸入端和兩個(gè)輸出端，輸入端與D，Dl, cl, c2，cnl, cn2，_RN1_, _RN2_相連；輸出端是ml，mlr ;主鎖存器由十四個(gè)PMOS和十四個(gè)NMOS組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第九PMOS管的柵極Pg9連接D，漏極Pd9連接第十PMOS的源極PslO，源極Ps9連接VDD ;第十PMOS的柵極PglO連接D1，源極PslO連接第九PMOS管的漏極Pd9，漏極PdlO連接第十一 PMOS管的源極Psll ;第^^一 PMOS管的柵極Pgll連接Cl，源極Psll連接第十PMOS管的漏極PdlO，漏極Pdll連接第九NMOS漏極Nd9 ;第十二 PMOS的柵極Pgl2連接D，漏極連接第十三PMOS的源極Psl3，源極Psl2連接VDD ;第十三PMOS的柵極Pgl3連接D1，源極Psl3連接第十二 PMOS管的漏極Pdl2，漏極Pdl3連接第十四PMOS管的源極Psl4 ;第十四PMOS管的柵極Pgl4連接c2，源極Psl4連接第十三PMOS管的漏極Pdl3，·漏極Pdl4連接第十二 NMOS漏極Ndl2 ;第十五PMOS管的柵極Pgl5連接_RN1_，漏極Pdl5連接第十六PMOS管的源極Psl6，源極Psl5連接電源VDD ;第十六PMOS管的柵極Pgl6連接Pdl I，漏極Pdl6連接第十五NMOS管的漏極Ndl5并作為主鎖存器的輸出ml，源極Psl6連接Pdl5 ;第十七PMOS管的柵極Pgl7連接_RN2_，漏極Pdl7連接Psl8，源極Psl7連接電源VDD ;第十八PMOS管的柵極Pgl8連接Pdl4，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極Psl8連接Pdl7 ;第十九PMOS管的柵極Pgl9連接Pdl8，漏極Pdl9連接第二十PMOS管的源極Ps20，源極Psl9連接電源VDD ;第二十PMOS管的柵極Pg20連接cnl，漏極Pd20連接第十九NMOS管的漏極Ndl9和第十六PMOS管柵極Pgl6，源極Ps20連接Pdl9 ;第二十一 PMOS管的柵極Pg21連接Pdl6，漏極Pd21連接第二十二 PMOS管的源極Ps22，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接cn2，漏極Pd22連接第二十一 NMOS管的漏極Nd21和第十八PMOS管柵極Pgl8，源極Ps22連接Pd21 ;第九NMOS管的柵極Ng9連接cnl，源極Ns9連接第十NMOS管的漏極NdlO，漏極Nd9連接第十一 PMOS管的漏極Pdll ;第十NMOS管的柵極NglO連接Dl，漏極NdlO連接第九NMOS管的源極Ns9，源極Ns IO連接Nd 11 ;第十一 NMOS管的柵極Ng 11連接輸入D，漏極Nd 11連接Ns IO，源極Ns 11連接VSS ;第十二 NMOS管的柵極Ngl2連接cn2，源極Nsl2連接第十三NMOS管的漏極Ndl3，漏極Ndl2連接第十四PMOS管的漏極Pdl4 ;第十三NMOS管的柵極Ngl3連接D1，漏極Ndl3連接第十二 NMOS管的源極Nsl2，源極Nsl3連接Ndl4 ;第十四NMOS管的柵極Ngl4連接輸入D，漏極Ndl4連接Nsl3，源極Nsll連接VSS ;第十五NMOS管的柵極Ngl5連接Pdl4，漏極Ndl5連接Pdl6，源極Nsl5連接VSS ;第十六NMOS管的柵極Ngl6連接_RN2_，漏極Ndl6連接Pdl6，源極Nsl6連接VSS ;第十七NMOS管的柵極Ngl7連接PdlI，漏極Ndl7連接Pdl8，源極Nsl7接地VSS ;第十八NMOS管的柵極Ngl8連接_RN1_，漏極Ndl8連接Pdl8并作為主鎖存器輸出mlr，源極Nsl8連接VSS ;第十九NMOS管的柵極Ngl9連接cl，漏極Ndl9連接Pd20，源極Nsl9連接第二十NMOS管的漏極Nd20 ;第二十NMOS管的柵極Ng20連接Pdl6，漏極Nd20連接Nsl9，源極Ns20接地VSS ;第二十一 NMOS管的柵極Ng21連接c2，漏極Nd21連接Pd22，源極Ns21連接第二十二 NMOS管的漏極Nd22 ;第二十二 NMOS管的柵極Ng22連接Pdl8，漏極Nd22連接Ns21，源極Ns22接地VSS。
6.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，其特征在于所述從鎖存器有八個(gè)輸入端和兩個(gè)輸出端，輸入端與cl, c2, cnl, cn2, ml, mlr, _RN1_, _RN2_相連；輸出端是sl，sir ;從鎖存器由十二個(gè)PMOS管和十二個(gè)NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第二十三PMOS管的柵極Pg23連接mlr，漏極Pd23連接第二十四PMOS管的源極Ps24，源極Ps23連接電源VDD ;第二十四PMOS管的柵極Pg24連接cnl，漏極Pd24連接第二十三NMOS管的漏極Nd23，源極連接Pd23 ；第二十五PMOS管的柵極Pg25連接ml，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cn2，漏極Pd26連接第二十五NMOS管的漏極Nd25，源極連接Pd25 ;第二十七PMOS管的柵極Pg27連接_RN1_，漏極Pd27連接第二十八PMOS管的源極Ps28，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接Pd24，漏極Pd28連接第二十七NMOS管的漏極Nd27并作為主鎖存器的輸出sl，源極Ps28連接Pd27 ;第二十九PMOS管的柵極Pg29連接_RN2_，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ;第三十PMOS管的柵極Pg30連接Pd26，漏極Pd30連接第二十九NMOS管的漏極Nd29并作為從鎖存器的輸出sir，源極Ps30連接Pd29 ;第三十一PMOS管的柵極Pg31連接Pd30，漏極Pd31連接第三十二 PMOS管的源極Ps32，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極P`g32連接cl，漏極Pd32連接第三十一 NMOS管的漏極Nd31和第二十八PMOS管柵極Pg28，源極Ps32連接Pd31 ;第三十三PMOS管的柵極Pg33連接Pd28，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接c2，漏極Pd34連接第三十三NMOS管的漏極Nd33和第三十PMOS管柵極Pg30，源極Ps34連接Pd33 ;第二十三NMOS管的柵極Ng23連接cl，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接ml，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接c2，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接mlr，漏極Nd26連接Ns25，源極Ns26接地VSS ;第二十七NMOS管的柵極Ng27連接Pd26，漏極Nd27連接Pd28，源極Ns27連接VSS ;第二十八NMOS管的柵極Ng28連接_RN2_，漏極Nd28連接Pd28，源極Ns28連接VSS ;第二十九NMOS管的柵極Ng29連接Pd24，漏極Nd29連接Pd30，源極Ns29連接VSS ;第三十NMOS管的柵極Ng30連接_RN1_，漏極Nd30連接Pd30，源極Ns30連接VSS ;第三十一 NMOS管的柵極Ng31連接cnl，漏極Nd31連接Pd32，源極Ns31連接第三十二 NMOS管的漏極Nd32 ;第三十二 NMOS管的柵極Ng32連接Pd28，漏極Nd32連接Ns31，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接cn2，漏極Nd33連接Pd34，源極Ns33連接第三十四NMOS管的漏極Nd34 ;第三十四NMOS管的柵極Ng34連接Pd30，漏極Nd34連接Ns33，源極Ns34接地VSS。
7.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可復(fù)位D觸發(fā)器，其特征在于所述輸出緩沖電路有兩個(gè)輸入端和一個(gè)輸出端，輸入端連接Si和sir，輸出端為Q ;輸出緩沖電路由兩個(gè)PMOS管和兩個(gè)NMOS管組成，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第五十五PMOS管的柵極Pg55連接sir，漏極Pd55連接第五十七NMOS管的漏極Nd57，源極Ps55連接電源VDD ;第五十六PMOS管的柵極Pg56連接第五十五PMOS管的漏極Pd55，漏極Pd56連接第五十八NMOS管的漏極Nd58，并作為反相器電路的輸出Q，源極Ps56連接電源VDD ;第五十七NMOS管的柵極Ng57連接sl，漏極Nd57連接第五十五PMOS管的漏極Pd55 ;第五十八NMOS管的柵極Ng58連接第五十七NMOS管的漏極Nd57，漏極Nd58連接第五`十六PMOS管的漏極Pd56，源極Ns58連接VSS。
【文檔編號(hào)】H03K3/3562GK103825579SQ201310670222
【公開日】2014年5月28日 申請日期:2013年12月11日 優(yōu)先權(quán)日:2013年12月11日
【發(fā)明者】陳書明, 王崇峰, 姚龍, 孫永節(jié), 梁斌, 池雅慶, 郭陽, 陳建軍, 劉祥遠(yuǎn), 許文濤 申請人:中國人民解放軍國防科學(xué)技術(shù)大學(xué)