一種萬能邏輯塊輸出邏輯宏單元電路的制作方法
【專利摘要】本實(shí)用新型公開一種萬能邏輯塊（GLB）輸出邏輯宏單元電路，包括多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器和乘積共享陣列；所述多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器帶有兩個(gè)及以上時(shí)鐘輸入端和1個(gè)復(fù)位端，其中時(shí)鐘輸入端中有1個(gè)與外部時(shí)鐘信號(hào)相連接，用于全局時(shí)鐘，其余與所述乘積共享陣列相連接，用于局部時(shí)鐘。GLB輸出邏輯宏單元電路中每一個(gè)觸發(fā)器的一路時(shí)鐘信號(hào)選用全局同步時(shí)鐘，另兩路時(shí)鐘信號(hào)選用片內(nèi)乘積共享陣列中生成的乘積項(xiàng)作為局部時(shí)鐘。與已有的觸發(fā)器相比，在多路數(shù)據(jù)輸入的情況下，該GLB輸出邏輯宏單元電路直接由事件驅(qū)動(dòng)來選擇相應(yīng)通路的數(shù)據(jù)輸入，數(shù)據(jù)選擇控制電路簡單，能夠自由控制輸入端口的數(shù)量，配置方便，做到資源共享，適合異步、同步和全局異步局部同步系統(tǒng)的設(shè)計(jì)。
【專利說明】一種萬能邏輯塊輸出邏輯宏單元電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于電子【技術(shù)領(lǐng)域】，具體來說涉及復(fù)雜可編程邏輯器件(CPLD)，是指設(shè)計(jì)一種萬能邏輯塊(GLB)輸出邏輯宏單元電路，其中可重構(gòu)觸發(fā)器為多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器。
技術(shù)背景
[0002]復(fù)雜可編程邏輯器件(ComplexProgrammable Logic Device, CPLD)中，核心組件是萬能邏輯塊(Generic Logic Block, GLB)。圖1所不是Lattice公司ispLSI1016的功能框圖，圖中A0-A7，B0-B7是16個(gè)GLB。GLB結(jié)構(gòu)如圖2所示，每個(gè)GLB中有一個(gè)輸出邏輯宏單元。圖3是GLB的標(biāo)準(zhǔn)組態(tài)。目前，GLB中的可重構(gòu)觸發(fā)器一般為D、T、JK觸發(fā)器等形式，這些觸發(fā)器都是單個(gè)時(shí)鐘端和單個(gè)輸入端，重構(gòu)不夠靈活，特別是對(duì)于異步系統(tǒng)或全局異步局部同步系統(tǒng)的設(shè)計(jì)。本實(shí)用新型采用專利ZL 2011 I 0219023提出的“一種多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器”作為可重構(gòu)觸發(fā)器。
實(shí)用新型內(nèi)容
[0003]本實(shí)用新型的目的是設(shè)計(jì)一種GLB輸出邏輯宏單元電路，該輸出邏輯宏單元電路中的可重構(gòu)觸發(fā)器采用多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器結(jié)構(gòu)。
[0004]本實(shí)用新型的技術(shù)方案:一種GLB輸出邏輯宏單元電路，包括多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器和乘積共享陣列；所述多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器帶有兩個(gè)及以上時(shí)鐘輸入端和I個(gè)復(fù)位端，其中時(shí)鐘輸入端中有I個(gè)與外部時(shí)鐘信號(hào)相連接，用于全局時(shí)鐘，其余與所述乘積共享陣列相連接，用于局部時(shí)鐘。因此，GLB輸出邏輯宏單元電路中每一個(gè)觸發(fā)器的一路時(shí)鐘信號(hào)選用全局同步時(shí)鐘，另兩路時(shí)鐘信號(hào)選用片內(nèi)乘積共享陣列中生成的乘積項(xiàng)作為局部時(shí)鐘。
[0005]進(jìn)一步,所述多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器,包括一個(gè)多輸入基本鎖存器和多個(gè)輸入單元；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本鎖存器的輸入端，以組成維持阻塞型D觸發(fā)器；所述輸入單元包括數(shù)據(jù)輸入端、時(shí)鐘端，多輸入基本鎖存器具有復(fù)位端。多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器的不同數(shù)據(jù)輸入端接收各自的數(shù)據(jù)輸入，每個(gè)數(shù)據(jù)輸入端都對(duì)應(yīng)一個(gè)時(shí)鐘端。
[0006]本實(shí)用新型的有益技術(shù)效果:所述GLB輸出邏輯宏單元電路包含不同的時(shí)鐘端，接受不同的外部事件觸發(fā)，包括全局時(shí)鐘和局部時(shí)鐘。當(dāng)外部事件發(fā)生時(shí)，相應(yīng)的數(shù)據(jù)輸入端中的數(shù)據(jù)被鎖存。
[0007]由于以上所述特點(diǎn)，當(dāng)乘積共享陣列與時(shí)鐘端可編程連接時(shí)，通過片內(nèi)生成的乘積項(xiàng)可直接控制觸發(fā)器的輸出。因此，與已有的觸發(fā)器相比，在多路數(shù)據(jù)輸入的情況下，該GLB輸出邏輯宏單元電路直接由事件驅(qū)動(dòng)來選擇相應(yīng)通路的數(shù)據(jù)輸入，數(shù)據(jù)選擇控制電路簡單，能夠自由控制輸入端口的數(shù)量，配置方便，做到資源共享，適合異步、同步和全局異步局部同步系統(tǒng)的設(shè)計(jì)?！緦＠綀D】

【附圖說明】
[0008]圖1為Lattice公司ispLSI1016的功能框圖
[0009]圖2為GLB結(jié)構(gòu)圖
[0010]圖3為GLB的標(biāo)準(zhǔn)組態(tài)
[0011]圖4為多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器與乘積共享陣列的連接圖
[0012]圖5為簡化連接圖
[0013]圖6為GLB輸出邏輯宏單元電路
[0014]圖7為3輸入-3時(shí)鐘維持阻塞型D觸發(fā)器的電路原理圖。
【具體實(shí)施方式】
[0015]圖4是3輸入-3時(shí)鐘維持阻塞型D觸發(fā)器與乘積共享陣列的具體連接圖。如圖中所示，乘積項(xiàng)共享陣列跟D0、D1、D2、CP1、CP2端口可編程連接(空心圈)，分別提供輸入信號(hào)和觸發(fā)時(shí)鐘。進(jìn)一步，左邊的四條豎線是共享陣列，實(shí)心點(diǎn)是固定連接。進(jìn)一步，D0、D1、D2信號(hào)還可與3輸入-3時(shí)鐘維持阻塞型D觸發(fā)器的輸出端Q經(jīng)多路器MUX選擇輸出，前者作為組合邏輯輸出，后者是寄存器輸出。為了作圖方便，采用簡化連接，如圖5所示，圖中數(shù)據(jù)線(D)代表3路數(shù)據(jù)、時(shí)鐘觸發(fā)線(CP)代表2路時(shí)鐘信號(hào)，I路全局時(shí)鐘輸入端(CPO)和I路復(fù)位端口(RD)。根據(jù)需要，多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器可以擴(kuò)展為N輸入-N時(shí)鐘維持阻塞型D觸發(fā)器(N為大于I的正整數(shù))，因此配置靈活。
[0016]乘積項(xiàng)共享陣列將20個(gè)乘積項(xiàng)通過一個(gè)可編程與/或/異或陣列，其輸出則用來控制該單元中的4個(gè)觸發(fā)器，控制哪一個(gè)觸發(fā)器是不固定的，要靠編程來決定。在圖3所示的GLB的標(biāo)準(zhǔn)組態(tài)中，乘積項(xiàng)共享陣列將20個(gè)乘積項(xiàng)按4、4、5、7分配給4個(gè)或門，4個(gè)或門的輸出與4條豎線分別固定連接，通過編程連接到D觸發(fā)器的數(shù)據(jù)輸入端D。圖6是新型萬能邏輯塊輸出邏輯宏單元電路結(jié)構(gòu)圖。圖的最左邊是乘積共享陣列，圖中核心是四個(gè)3輸入-3時(shí)鐘維持阻塞型D觸發(fā)器，每個(gè)觸發(fā)器的D0、D1、D2、CP1、CP2都可與乘積項(xiàng)共享陣列編程連接。四個(gè)3輸入-3時(shí)鐘維持阻塞型D觸發(fā)器的復(fù)位端RD連接在一起，與輸入為乘積項(xiàng)分復(fù)位信號(hào)和全局復(fù)位信號(hào)的或門的輸出連接。四個(gè)3輸入-3時(shí)鐘維持阻塞型D觸發(fā)器的時(shí)鐘CPO端連接在一起，與全局時(shí)鐘相連接。外部時(shí)鐘CLKO、CLK1、CLK2和CLK3經(jīng)過多路器MXU選擇后，再經(jīng)過一個(gè)多路器MXU選擇時(shí)鐘的不同邊沿后與CPO連接。
[0017]圖7是3輸入-3時(shí)鐘維持阻塞型D觸發(fā)器的電路原理圖。其中與非門11、12、13、14組成第一輸入單元，與非門15、16、17、18組成第二輸入單元，與非門19、110、111、112組成第三輸入單元。其分別包括三個(gè)數(shù)據(jù)輸入端D0、D1、D2和對(duì)應(yīng)的三個(gè)時(shí)鐘觸發(fā)端CP0、CPU CP2。113、114組成多輸入基本鎖存器，端口 RD直接通過多輸入基本鎖存器進(jìn)行復(fù)位控制。
[0018]現(xiàn)以三組輸入中的第一組為例，第一組構(gòu)成的一個(gè)維持阻塞結(jié)構(gòu)的D觸發(fā)器。該觸發(fā)器由3個(gè)用與非門構(gòu)成的基本鎖存器組成，其中與非門14、13和與非門12、Il構(gòu)成的兩個(gè)基本鎖存器響應(yīng)外部輸入數(shù)據(jù)DO和時(shí)鐘CP0，它們的輸出作為由113、114構(gòu)成的第三個(gè)基本鎖存器的直接復(fù)位(R)和直接置位信號(hào)(S)，決定觸發(fā)器的狀態(tài)。其工作原理如下:
[0019](I)當(dāng)CPO=O時(shí)，與非門12和13被封鎖，其輸出為I，使觸發(fā)器的輸出Q處于保持狀態(tài)，同時(shí)與非門12和13的反饋信號(hào)分別將與非門Il和14兩個(gè)門打開，使與非門Il輸出為萬δ，14輸出為DO。DO信號(hào)進(jìn)入觸發(fā)器，為觸發(fā)器狀態(tài)刷新做好準(zhǔn)備。
[0020](2)當(dāng)CPO由O變I后瞬間，與非門13和12打開，它們的輸出狀態(tài)由Il和14的輸出狀態(tài)決定，二者永遠(yuǎn)是互補(bǔ)的，由基本RS鎖存器的邏輯功能可知，這時(shí)
【權(quán)利要求】
1.一種萬能邏輯塊輸出邏輯宏單元電路，包括多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器和乘積共享陣列；所述多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器帶有兩個(gè)及以上時(shí)鐘輸入端和I個(gè)復(fù)位端，其中時(shí)鐘輸入端中有I個(gè)與外部時(shí)鐘信號(hào)相連接，用于全局時(shí)鐘，其余與所述乘積共享陣列相連接，用于局部時(shí)鐘；乘積項(xiàng)共享陣列將20個(gè)乘積項(xiàng)通過一個(gè)可編程與/或/異或陣列，其輸出通過編程來來控制所述多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器。
2.根據(jù)權(quán)利要求1所述的萬能邏輯塊輸出邏輯宏單元電路，其特征在于:所述多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器,包括一個(gè)多輸入基本鎖存器和多個(gè)輸入單兀；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本鎖存器的輸入端，以組成維持阻塞型D觸發(fā)器。
3.根據(jù)權(quán)利要求1或2所述的一種萬能邏輯塊輸出邏輯宏單元電路，其特征在于:所述多輸入_多時(shí)鐘維持阻塞型D觸發(fā)器的輸入端信號(hào)還可與多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器的輸出信號(hào)經(jīng)多路器MUX選擇輸出。
4.根據(jù)權(quán)利要求1或2所述的一種萬能邏輯塊輸出邏輯宏單元電路，其特征在于:所述多輸入-多時(shí)鐘維持阻塞型D觸發(fā)器帶有3個(gè)時(shí)鐘輸入端。
【文檔編號(hào)】H03K19/173GK203617987SQ201320664472
【公開日】2014年5月28日 申請日期:2013年10月28日 優(yōu)先權(quán)日:2013年10月28日
【發(fā)明者】趙不賄, 徐雷鈞, 傅建, 趙劼成 申請人:江蘇大學(xué)