一種基于相變存儲(chǔ)器的非易失性邏輯門電路的制作方法
【專利摘要】本實(shí)用新型公開了一種基于相變存儲(chǔ)器的非易失性邏輯門電路，包括第一相變存儲(chǔ)器、第二相變存儲(chǔ)器、第一可控開關(guān)元件和第一電阻；第一相變存儲(chǔ)器的第一端作為與門電路的第一輸入端，第二相變存儲(chǔ)器的第一端作為與門電路的第二輸入端；第一可控開關(guān)元件的第一端與第一相變存儲(chǔ)器的第二端連接，第一可控開關(guān)元件的第二端接地；第一電阻的一端與第二相變存儲(chǔ)器的第一端連接，第一電阻的另一端接地；第二相變存儲(chǔ)器的第一端作為與門電路的輸出端。本實(shí)用新型基于材料晶態(tài)-非晶態(tài)相變的非易失性阻態(tài)變化實(shí)現(xiàn)“與”、“或”、“非”三種基本布爾邏輯運(yùn)算，并且能實(shí)現(xiàn)在一個(gè)邏輯門電路同時(shí)進(jìn)行信息的存儲(chǔ)和處理的效果。
【專利說明】—種基于相變存儲(chǔ)器的非易失性邏輯門電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于微電子器件領(lǐng)域，更具體地，涉及一種基于相變存儲(chǔ)器的非易失性邏輯門電路。
【背景技術(shù)】
[0002]傳統(tǒng)馮諾依曼計(jì)算機(jī)架構(gòu)中信息存儲(chǔ)與處理是分離的，存儲(chǔ)信息的存儲(chǔ)器和加工處理信息的處理器通過總線進(jìn)行信息的交互。然而，隨著大數(shù)據(jù)時(shí)代的到來，雖然存儲(chǔ)器和處理器在不斷發(fā)展，但依然出現(xiàn)了所謂的“馮諾依曼瓶頸”制約著計(jì)算機(jī)處理實(shí)時(shí)海量數(shù)據(jù)的性能進(jìn)一步提高:即既不是存儲(chǔ)器的信息存取速度，也不是處理器的信息處理速度，而是連接兩者的有限的總線數(shù)據(jù)傳輸速率，限制著存儲(chǔ)器和運(yùn)算器進(jìn)行大量數(shù)據(jù)的傳輸。下一代新型信息存儲(chǔ)和處理融合的體系架構(gòu)和電子器件被認(rèn)為是突破這一瓶頸的有效方法。
[0003]現(xiàn)有的信息處理器的基本構(gòu)成單元是CMOS晶體管邏輯門，基于電平邏輯進(jìn)行數(shù)據(jù)的處理，處理后的數(shù)據(jù)結(jié)果需要傳輸?shù)綄ｉT的存儲(chǔ)單元如內(nèi)存、外存進(jìn)行存儲(chǔ)。這樣一種只能進(jìn)行信息處理，不能實(shí)現(xiàn)信息存儲(chǔ)的邏輯門無法適用于未來的存儲(chǔ)和處理融合的計(jì)算機(jī)架構(gòu)。因此，需要一種新型的非易失性邏輯門電路，既能夠進(jìn)行信息處理如布爾邏輯運(yùn)算，又能夠同時(shí)實(shí)現(xiàn)信息的非易失性存儲(chǔ)功能。中國(guó)專利《一種基于憶阻器的邏輯門電路》(申請(qǐng)?zhí)?201210234665.X， 申請(qǐng)日期::2012年7月9日)所示的裝置，基于憶阻器件的非易失性阻值狀態(tài)變化來實(shí)現(xiàn)邏輯運(yùn)算。但是由于憶阻器件的器件一致性、可靠性問題和陣列中漏電流串?dāng)_問題仍未解決，一直沒有能夠進(jìn)行大規(guī)模市場(chǎng)化生產(chǎn)。
實(shí)用新型內(nèi)容
[0004]針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本實(shí)用新型的目的在于提供了一種能同時(shí)實(shí)現(xiàn)邏輯運(yùn)算和信息非易失性存儲(chǔ)的邏輯門電路。
[0005]為實(shí)現(xiàn)上述目的，按照本實(shí)用新型的一個(gè)方面，提供了一種基于相變存儲(chǔ)器的非易失性邏輯門電路，包括第一相變存儲(chǔ)器、第二相變存儲(chǔ)器、第一可控開關(guān)元件和第一電阻；第一相變存儲(chǔ)器的第一端作為與門電路的第一輸入端，所述第二相變存儲(chǔ)器的第一端作為與門電路的第二輸入端；第一可控開關(guān)元件的第一端與第一相變存儲(chǔ)器的第二端和第二相變存儲(chǔ)器的第二端連接，所述第一可控開關(guān)元件的第二端接地；所述第一電阻的一端與所述第二相變存儲(chǔ)器的第一端連接，所述第一電阻的另一端接地；第二相變存儲(chǔ)器的第一端作為與門電路的輸出端；工作時(shí)，通過閉合第一可控開關(guān)兀件，在所述第一輸入端輸入邏輯O或邏輯1，將所述第一相變存儲(chǔ)器寫至高阻態(tài)或低阻態(tài)；以及在所述第二輸入端輸入邏輯O或邏輯1，將所述第二相變存儲(chǔ)器寫至高阻態(tài)或低阻態(tài)來實(shí)現(xiàn)邏輯與操作；通過斷開第一可控開關(guān)元件，在所述第一輸入端輸入讀脈沖，且所述第二輸入端懸空，并由所述與門電路的輸出端輸出與運(yùn)算結(jié)果來實(shí)現(xiàn)讀操作。
[0006]其中第一電阻的阻值與第一相變存儲(chǔ)器的低阻態(tài)在同一個(gè)數(shù)量級(jí)。
[0007]本實(shí)用新型提供了一種基于相變存儲(chǔ)器的非易失性邏輯門電路，包括第三相變存儲(chǔ)器、第四相變存儲(chǔ)器、第二可控開關(guān)元件和第二電阻；所述第三相變存儲(chǔ)器的第一端作為或門電路的第一輸入端，第四相變存儲(chǔ)器的第一端作為或門電路的第二輸入端；第二可控開關(guān)元件的第一端與第三相變存儲(chǔ)器的第二端和第四相變存儲(chǔ)器的第二端連接，第二可控開關(guān)元件的第二端接地；第二電阻的第一端與第三相變存儲(chǔ)器的第二端和第四相變存儲(chǔ)器的第二端連接，第二電阻的第二端接地；第三相變存儲(chǔ)器的第二端作為或門電路的輸出端；工作時(shí)，通過閉合第二可控開關(guān)元件，在第一輸入端輸入邏輯O或邏輯1，將第三相變存儲(chǔ)器寫至高阻態(tài)或低阻態(tài)；以及在第二輸入端輸入邏輯O或邏輯1，將第四相變存儲(chǔ)器寫至高阻態(tài)或低阻態(tài)來實(shí)現(xiàn)邏輯或操作；通過斷開第二可控開關(guān)元件，在第一輸入端和第二輸入端同時(shí)輸入讀脈沖，并由或門電路的輸出端輸出或運(yùn)算結(jié)果來實(shí)現(xiàn)讀操作。
[0008]其中，第二電阻的電阻值與所述第三相變存儲(chǔ)器的低阻態(tài)在同一個(gè)數(shù)量級(jí)。
[0009]本實(shí)用新型提供了一種基于相變存儲(chǔ)器的非易失性邏輯門電路，包括第五相變存儲(chǔ)器和第三電阻；所述第三電阻的第一端作為非門電路的讀輸入端；所述第三電阻和所述第五相變存儲(chǔ)器串聯(lián)接地；所述第三電阻和所述第五相變存儲(chǔ)器的串聯(lián)連接端作為邏輯輸入端以及所述非門電路的輸出端；工作時(shí)，通過在邏輯輸入端輸入邏輯O或邏輯1，將所述第五相變存儲(chǔ)器寫至高阻態(tài)或低阻態(tài)來實(shí)現(xiàn)邏輯非操作；通過在讀輸入端輸入讀脈沖，由所述非門電路的輸出端輸出非運(yùn)算結(jié)果來實(shí)現(xiàn)讀操作。
[0010]其中，第三電阻的電阻值與所述第五相變存儲(chǔ)器的高阻態(tài)在同一個(gè)數(shù)量級(jí)。
[0011]本實(shí)用新型基于相變材料晶態(tài)-非晶態(tài)相變的非易失性阻態(tài)變化實(shí)現(xiàn)“與”、“或”、“非”三種基本布爾邏輯運(yùn)算，并且能實(shí)現(xiàn)在一個(gè)邏輯門電路同時(shí)進(jìn)行信息的存儲(chǔ)和處理的有益效果，有望用于構(gòu)建下一代信息存儲(chǔ)和處理融合的新型計(jì)算機(jī)體系架構(gòu)，突破傳統(tǒng)計(jì)算機(jī)架構(gòu)中由于信息存儲(chǔ)和處理分離造成的“馮諾依曼瓶頸”問題。
【專利附圖】

【附圖說明】
[0012]圖1(a)是本實(shí)用新型實(shí)施例提供的相變存儲(chǔ)器典型1-V特性曲線。
[0013]圖1(b)是本實(shí)用新型實(shí)施例提供的相變存儲(chǔ)器典型脈沖切換特性曲線。
[0014]圖2是本實(shí)用新型實(shí)施例提供的與門電路原理圖。
[0015]圖3是本實(shí)用新型實(shí)施例提供的與門電路測(cè)試波形圖。
[0016]圖4是本實(shí)用新型實(shí)施例提供的或門電路原理圖。
[0017]圖5是本實(shí)用新型實(shí)施例提供的或門電路測(cè)試波形圖。
[0018]圖6是本實(shí)用新型實(shí)施例提供的非門電路原理圖。
[0019]圖7是本實(shí)用新型實(shí)施例提供的非門電路測(cè)試波形圖。
【具體實(shí)施方式】
[0020]為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。此外，下面所描述的本實(shí)用新型各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0021]針對(duì)現(xiàn)有技術(shù)的缺陷，本實(shí)用新型的目的在于提供一種基于相變存儲(chǔ)器的非易失性邏輯門電路，包括與門、或門和非門三種基本布爾邏輯電路；旨在實(shí)現(xiàn)信息的存儲(chǔ)和處理融合的功能。相變存儲(chǔ)器被認(rèn)為是下一代極具潛力的非易失性存儲(chǔ)器件，具有存取速度快、存儲(chǔ)密度高、擦寫次數(shù)高等優(yōu)點(diǎn)，且即將大規(guī)模市場(chǎng)化，適合用于構(gòu)建非易失性邏輯門。
[0022]本實(shí)用新型與現(xiàn)有技術(shù)相比，能夠基于相變材料晶態(tài)-非晶態(tài)相變的非易失性阻態(tài)變化實(shí)現(xiàn)“與”、“或”、“非”三種基本布爾邏輯運(yùn)算，并且能實(shí)現(xiàn)在一個(gè)邏輯門電路同時(shí)進(jìn)行信息的存儲(chǔ)和處理的有益效果，有望用于構(gòu)建下一代信息存儲(chǔ)和處理融合的新型計(jì)算機(jī)體系架構(gòu)，突破傳統(tǒng)計(jì)算機(jī)架構(gòu)中由于信息存儲(chǔ)和處理分離造成的“馮諾依曼瓶頸”問題。
[0023]現(xiàn)在將參考示出本實(shí)用新型的示范性實(shí)施例的附圖，更全面地描述本實(shí)用新型。然而，可以用許多不同的形式實(shí)施本實(shí)用新型，并且本實(shí)用新型不應(yīng)該理解為限制于這里列出的實(shí)施例；更確切地說，提供這些實(shí)施例以便本公開更徹底和全面，并且向本領(lǐng)域的技術(shù)人員充分地傳達(dá)本實(shí)用新型的觀念。
[0024]在本實(shí)用新型中，作為邏輯門電路核心器件的相變存儲(chǔ)器在電流產(chǎn)生的焦耳熱作用下產(chǎn)生相變，代表邏輯“I”的SET脈沖使相變存儲(chǔ)單元從高電阻的非晶態(tài)轉(zhuǎn)變成低電阻的晶態(tài)，代表邏輯“O”的RESET脈沖使相變存儲(chǔ)單元從低電阻的晶態(tài)轉(zhuǎn)變成高電阻的非晶態(tài)。
[0025]圖1 (a)是本實(shí)用新型實(shí)施例提供的相變存儲(chǔ)器典型1-V特性曲線。參考圖1 (a)，器件初始態(tài)為高阻非晶態(tài)，當(dāng)施加電壓超過其閾值，其狀態(tài)轉(zhuǎn)變成低阻晶態(tài)。高阻非晶態(tài)和低阻晶態(tài)都是非易失性的電阻態(tài)。
[0026]圖1(b)是本實(shí)用新型實(shí)施例提供的相變存儲(chǔ)器典型脈沖切換特性曲線。參考圖1 (b)，當(dāng)對(duì)器件施加脈沖幅值為0.8V，脈沖寬度為200ns的SET脈沖，器件從高阻態(tài)切換到低阻態(tài)；當(dāng)對(duì)器件施加脈沖幅值為2V，脈沖寬度為30ns的RESET脈沖，器件從低阻態(tài)切換到聞阻態(tài)。
[0027]圖2是本實(shí)用新型的基于相變存儲(chǔ)器與門電路原理圖。參考圖2，基于相變存儲(chǔ)器的與門電路包括:第一相變存儲(chǔ)器101、第二相變存儲(chǔ)器102、第一可控開關(guān)元件103、第一電阻104 ;第一相變存儲(chǔ)器101的第一端作為與門電路的第一輸入端105,第二相變存儲(chǔ)器102的第一端作為與門電路的第二輸入端106 ;第一可控開關(guān)元件103的第一端與第一相變存儲(chǔ)器101的第二端和第二相變存儲(chǔ)器102的第二端連接，第一可控開關(guān)元件103的第二端接地；第一電阻104的一端與第二相變存儲(chǔ)器102的第一端連接,第一電阻104的另一端接地；第二相變存儲(chǔ)器102的第一端作為與門電路的輸出端107。
[0028]進(jìn)行邏輯操作時(shí)，閉合第一可控開關(guān)元件103，在第一相變存儲(chǔ)器101的第一端105輸入邏輯O或邏輯1，將第一相變存儲(chǔ)器101寫至高阻態(tài)或低阻態(tài)；在第二相變存儲(chǔ)器102第一端106輸入邏輯O或邏輯I，將第二相變存儲(chǔ)器102寫至高阻態(tài)或低阻態(tài)。進(jìn)行讀操作時(shí)，斷開第一可控開關(guān)元件103，在第一相變存儲(chǔ)器101的第一輸入端105輸入讀脈沖，第二輸入端106懸空，由輸出端107輸出與運(yùn)算結(jié)果。
[0029]在本實(shí)用新型實(shí)施例中，第一電阻104的電阻值與第一相變存儲(chǔ)器101和第二相變存儲(chǔ)器102的低阻態(tài)在同一個(gè)數(shù)量級(jí)，當(dāng)?shù)谝幌嘧兇鎯?chǔ)器101或第二相變存儲(chǔ)器102處于高阻態(tài)，即輸入為00、01或10時(shí)，輸入端的電壓降主要分配在第一相變存儲(chǔ)器101或第二相變存儲(chǔ)器102之上，第一電阻104上的輸出壓降很小；只有第一相變存儲(chǔ)器101和第二相變存儲(chǔ)器102均處于低阻態(tài)，即輸入為11時(shí)，第一相變存儲(chǔ)器101和第二相變存儲(chǔ)器102串聯(lián)的電阻值就較小，和第一電阻104在同一個(gè)數(shù)量級(jí)上，第一電阻104上輸出較大電壓。[0030]圖3是根據(jù)本實(shí)用新型與門電路的實(shí)施例波形圖，電路中第一相變存儲(chǔ)器101和第二相變存儲(chǔ)器102的高低阻值均是200kΩ和IOkQ，第一電阻104是IOkQ。代表邏輯I的SET脈沖是矩形波，脈沖幅值為0.8V，脈沖寬度為200ns ;代表邏輯O的RESET脈沖也是矩形波，脈沖幅值為2V，脈沖寬度為30ns。
[0031]參考圖3，當(dāng)輸入邏輯信號(hào)為00時(shí)，第一相變存儲(chǔ)器101電阻是200kQ，第二相變存儲(chǔ)器102電阻也是200k Ω。進(jìn)行讀操作時(shí)，在第一相變存儲(chǔ)器101的第一端施加一個(gè)200mV、10ms的讀脈沖，在第二相變存儲(chǔ)器102的第一端得到一個(gè)1.98mV、10ms的輸出信號(hào)；當(dāng)輸入邏輯信號(hào)為01時(shí)，第一相變存儲(chǔ)器101電阻是200k Ω，第二相變存儲(chǔ)器102電阻是IOkQ。進(jìn)行讀操作時(shí)，在第一相變存儲(chǔ)器101的第一端施加一個(gè)200mV、10ms的讀脈沖，在第二相變存儲(chǔ)器102的第一端得到一個(gè)3.85mV、10ms的輸出信號(hào)；當(dāng)輸入邏輯信號(hào)為10時(shí)，第一相變存儲(chǔ)器101電阻是IOkQ，第二相變存儲(chǔ)器102電阻是200k Ω。進(jìn)行讀操作時(shí)，在第一相變存儲(chǔ)器101的第一端施加一個(gè)200mV、10ms的讀脈沖，在第二相變存儲(chǔ)器102的第一端得到一個(gè)3.85mV、10ms的輸出信號(hào)；當(dāng)輸入邏輯信號(hào)為11時(shí)，第一相變存儲(chǔ)器101電阻是IOkQ，第二相變存儲(chǔ)器102電阻也是IOkQ。進(jìn)行讀操作時(shí)，在第一相變存儲(chǔ)器101的第一端施加一個(gè)200mV、10ms的讀脈沖，在第二相變存儲(chǔ)器102的第一端得到一個(gè)66.7mV、IOms的輸出信號(hào)。
[0032]圖4是本實(shí)用新型的基于相變存儲(chǔ)器或門電路原理圖。參考圖4，基于相變存儲(chǔ)器的或門電路包括:第三相變存儲(chǔ)器301、第四相變存儲(chǔ)器302、第二可控開關(guān)元件303、第二電阻304 ;第三相變存儲(chǔ)器301的第一端305作為或門電路的第一輸入端，第四相變存儲(chǔ)器302的第一端306作為或門電路的第二輸入端；第二可控開關(guān)元件303的第一端與第三相變存儲(chǔ)器301的第二端和第四相變存儲(chǔ)器302的第二端連接，第二可控開關(guān)元件303的第二端接地；第二電阻304的第一端與第三相變存儲(chǔ)器301的第二端和第四相變存儲(chǔ)器302的第二端連接，第一電阻104的第二端接地；第三相變存儲(chǔ)器301的第二端307作為或門電路的輸出端。
[0033]進(jìn)行邏輯操作時(shí)，閉合第二可控開關(guān)元件303，在第三相變存儲(chǔ)器301的第一端305輸入邏輯O或邏輯1，將第三相變存儲(chǔ)器301寫至高阻態(tài)或低阻態(tài)；在第四相變存儲(chǔ)器302第一端306輸入邏輯O或邏輯1，將第四相變存儲(chǔ)器302寫至高阻態(tài)或低阻態(tài)。
[0034]進(jìn)行讀操作時(shí)，斷開第二可控開關(guān)元件303，在第三相變存儲(chǔ)器301的第一端和第四相變存儲(chǔ)器302的第一端同時(shí)輸入讀脈沖，第三相變存儲(chǔ)器301的第二端307輸出運(yùn)算結(jié)果。
[0035]在本實(shí)用新型實(shí)施例中，第二電阻304的電阻值與第三相變存儲(chǔ)器301和第四相變存儲(chǔ)器302的低阻態(tài)在同一個(gè)數(shù)量級(jí)，當(dāng)?shù)谌嘧兇鎯?chǔ)器301以及第四相變存儲(chǔ)器302均處于高阻態(tài)，即輸入為00時(shí)，輸入端的電壓降主要分配在第三相變存儲(chǔ)器301和第四相變存儲(chǔ)器302之上，第二電阻304上的輸出壓降很??；當(dāng)?shù)谌嘧兇鎯?chǔ)器301或第四相變存儲(chǔ)器302處于低阻態(tài)，即輸入為01、10或11時(shí)，第三相變存儲(chǔ)器301和第四相變存儲(chǔ)器302并聯(lián)的電阻值就較小，和第二電阻304在同一個(gè)數(shù)量級(jí)上，第二電阻304上輸出較大電壓。
[0036]圖5是示出根據(jù)本實(shí)用新型或門電路的實(shí)施例波形圖，電路中第三相變存儲(chǔ)器301和第四相變存儲(chǔ)器302的高低阻值均是200k Ω和IOk Ω，第二電阻304是IOk Ω。代表邏輯I的SET脈沖是矩形波，脈沖幅值為0.8V，脈沖寬度為200ns ;代表邏輯O的RESET脈沖也是矩形波，脈沖幅值為2V，脈沖寬度為30ns。
[0037]參考圖5，當(dāng)輸入邏輯信號(hào)為00時(shí)，第三相變存儲(chǔ)器301電阻是200k Ω，第四相變存儲(chǔ)器302電阻也是200k Ω。進(jìn)行讀操作時(shí)，在第三相變存儲(chǔ)器301的第一端和第四相變存儲(chǔ)器302的第一端施加一個(gè)200mV、IOms的讀脈沖，在第三相變存儲(chǔ)器301第二端得到一個(gè)7.69mVU0ms的輸出信號(hào)。當(dāng)輸入邏輯信號(hào)為01時(shí)，第三相變存儲(chǔ)器301電阻是200k Ω，第四相變存儲(chǔ)器302電阻是IOkQ。進(jìn)行讀操作時(shí)，在第三相變存儲(chǔ)器301的第一端和第四相變存儲(chǔ)器302的第一端施加200mV、10ms的讀脈沖，在第三相變存儲(chǔ)器301的第二端得到一個(gè)101mV、10ms的輸出信號(hào)。當(dāng)輸入邏輯信號(hào)為10時(shí)，第三相變存儲(chǔ)器301電阻是IOkQ，第四相變存儲(chǔ)器302電阻是200k Ω。進(jìn)行讀操作時(shí)，在第三相變存儲(chǔ)器301的第一端和第四相變存儲(chǔ)器302的第一端施加200mV、10ms的讀脈沖，在第三相變存儲(chǔ)器301的第二端得到一個(gè)101mV、10ms的輸出信號(hào)。當(dāng)輸入邏輯信號(hào)為11時(shí)，第三相變存儲(chǔ)器301電阻是IOkQ，第四相變存儲(chǔ)器302電阻是IOkQ。進(jìn)行讀操作時(shí)，在第三相變存儲(chǔ)器301的第一端和第四相變存儲(chǔ)器302的第一端施加200mV、10ms的讀脈沖，在第三相變存儲(chǔ)器301的第二端得到一個(gè)133mV、10ms的輸出信號(hào)。
[0038]圖6是本實(shí)用新型的基于相變存儲(chǔ)器非門電路原理圖。參考圖6，基于相變存儲(chǔ)器的非門電路包括:第五相變存儲(chǔ)器501和第三電阻502 ;第三電阻502的第一端503作為非門電路的讀輸入端；第五相變存儲(chǔ)器501的第一端504作為邏輯輸入端以及輸出端；第三電阻502和第五相變存儲(chǔ)器501串聯(lián)接地。
[0039]進(jìn)行邏輯操作時(shí)，在第五相變存儲(chǔ)器501的第一端504輸入邏輯O或邏輯1，將第五相變存儲(chǔ)器501寫至高阻態(tài)或低阻態(tài)。
[0040]進(jìn)行讀操作時(shí)，在第三電阻502的第一端輸入讀脈沖，第五相變存儲(chǔ)器501的第一?而504輸出運(yùn)算結(jié)果。
[0041]在本實(shí)用新型實(shí)施例中，第三電阻502的電阻值與第五相變存儲(chǔ)器501的高阻態(tài)在同一個(gè)數(shù)量級(jí)，當(dāng)?shù)谖逑嘧兇鎯?chǔ)器501處于低阻態(tài)，即輸入為I時(shí)，讀輸入端的電壓降主要分配在第三電阻502之上，在第五相變存儲(chǔ)器501上的輸出壓降很小；只有第五相變存儲(chǔ)器501處于高阻態(tài)，即輸入為O時(shí)，第問相變存儲(chǔ)器501的電阻值就較大，和第三電阻502在同一個(gè)數(shù)量級(jí)上，第五相變存儲(chǔ)器上輸出較大電壓。
[0042]圖7是根據(jù)本實(shí)用新型非門電路的實(shí)施例波形圖，電路中第五相變存儲(chǔ)器501的高低阻值是200kΩ和IOkQ，第三電阻502是140kΩ。代表邏輯I的SET脈沖是矩形波，脈沖幅值為0.8V，脈沖寬度為200ns ;代表邏輯O的RESET脈沖也是矩形波，脈沖幅值為2V，脈沖寬度為30ns。
[0043]參考圖7，當(dāng)輸入邏輯信號(hào)為O時(shí)，第五相變存儲(chǔ)器501電阻是200k Ω。進(jìn)行讀操作時(shí)，在第三電阻502的第一端施加一個(gè)200mV、10ms的讀脈沖，在第五相變存儲(chǔ)器501的第一端504得到一個(gè)156mV、IOms的輸出信號(hào)；當(dāng)輸入邏輯信號(hào)為I時(shí)，第五相變存儲(chǔ)器501電阻是IOkQ。進(jìn)行讀操作時(shí)，在第三電阻502的第一端施加一個(gè)200mV、10ms的讀脈沖，在第五相變存儲(chǔ)器501的第一端504得到一個(gè)13.3mV、10ms的輸出信號(hào)。
[0044]本實(shí)用新型的邏輯門電路其運(yùn)算結(jié)果可以直接非易失性的存儲(chǔ)在電路狀態(tài)中，從而具有計(jì)算和存儲(chǔ)在單個(gè)單元或電路中融合的特點(diǎn)。邏輯運(yùn)算的實(shí)現(xiàn)是基于器件的穩(wěn)定可逆相變特性，能有效地降低邏輯運(yùn)算的誤操作，保證運(yùn)算的可靠性和重復(fù)性。此外，“與”、“或”和“非”都為并行運(yùn)算，僅需一步操作即可完成，高效簡(jiǎn)潔。
[0045]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種基于相變存儲(chǔ)器的非易失性邏輯門電路，其特征在于，包括第一相變存儲(chǔ)器(101)、第二相變存儲(chǔ)器(102)、第一可控開關(guān)元件(103)和第一電阻(104)； 所述第一相變存儲(chǔ)器(101)的第一端作為與門電路的第一輸入端(105),所述第二相變存儲(chǔ)器(102)的第一端作為與門電路的第二輸入端(106);所述第一可控開關(guān)元件(103)的第一端與第一相變存儲(chǔ)器(101)的第二端和第二相變存儲(chǔ)器(102)的第二端連接，所述第一可控開關(guān)元件(103)的第二端接地；所述第一電阻(104)的一端與所述第二相變存儲(chǔ)器(102)的第一端連接，所述第一電阻(104)的另一端接地；第二相變存儲(chǔ)器(102)的第一端作為與門電路的輸出端(107)； 工作時(shí)，通過閉合第一可控開關(guān)元件(103)，在所述第一輸入端(105)輸入邏輯O或邏輯1，將所述第一相變存儲(chǔ)器(101)寫至高阻態(tài)或低阻態(tài)；以及在所述第二輸入端(106)輸入邏輯O或邏輯1，將所述第二相變存儲(chǔ)器(102)寫至高阻態(tài)或低阻態(tài)來實(shí)現(xiàn)邏輯與操作； 通過斷開第一可控開關(guān)元件(103)，在所述第一輸入端(105)輸入讀脈沖，且所述第二輸入端(106)懸空，并由所述與門電路的輸出端(107)輸出與運(yùn)算結(jié)果來實(shí)現(xiàn)讀操作。
2.如權(quán)利要求1所述的非易失性邏輯門電路，其特征在于，所述第一電阻(104)的阻值與所述第一相變存儲(chǔ)器(101)的低阻態(tài)在同一個(gè)數(shù)量級(jí)。
3.一種基于相變存儲(chǔ)器的非易失性邏輯門電路，其特征在于，包括第三相變存儲(chǔ)器(301)、第四相變存儲(chǔ)器(302)、第二可控開關(guān)元件(303)和第二電阻(304)； 所述第三相變存儲(chǔ)器(301)的第一端作為或門電路的第一輸入端(305)，第四相變存儲(chǔ)器(302)的第一端作為或門電路的第二輸入端(306);第二可控開關(guān)元件(303)的第一端與第三相變存儲(chǔ)器(301)的第二端和第四相變存儲(chǔ)器(302)的第二端連接，第二可控開關(guān)元件(303)的第二端接地；第二電阻(304)的第一端與第三相變存儲(chǔ)器(301)的第二端和第四相變存儲(chǔ)器(302)的第二端連接，第二電阻(304)的第二端接地；第三相變存儲(chǔ)器(301)的第二端作為或門電路的輸出端(307)； 工作時(shí)，通過閉合第二可控開關(guān)元件(303)，在第一輸入端(305)輸入邏輯O或邏輯1，將第三相變存儲(chǔ)器(301)寫至高阻態(tài)或低阻態(tài)；以及在第二輸入端(306)輸入邏輯O或邏輯1，將第四相變存儲(chǔ)器(302)寫至高阻態(tài)或低阻態(tài)來實(shí)現(xiàn)邏輯或操作； 通過斷開第二可控開關(guān)元件(303)，在第一輸入端(305)和第二輸入端(306)同時(shí)輸入讀脈沖，并由或門電路的輸出端(307)輸出或運(yùn)算結(jié)果來實(shí)現(xiàn)讀操作。
4.如權(quán)利要求3所述的邏輯門電路，其特征在于，所述第二電阻(304)的電阻值與所述第三相變存儲(chǔ)器(301)的低阻態(tài)在同一個(gè)數(shù)量級(jí)。
5.一種基于相變存儲(chǔ)器的非易失性邏輯門電路，其特征在于，包括第五相變存儲(chǔ)器(501)和第三電阻(502)； 所述第三電阻(502)的第一端作為非門電路的讀輸入端(503);所述第三電阻(502)和所述第五相變存儲(chǔ)器(501)串聯(lián)接地；所述第三電阻(502)和所述第五相變存儲(chǔ)器(501)的串聯(lián)連接端作為邏輯輸入端(504)以及所述非門電路的輸出端(505)； 工作時(shí)，通過在邏輯輸入端(504)輸入邏輯O或邏輯I，將所述第五相變存儲(chǔ)器(501)寫至高阻態(tài)或低阻態(tài)來實(shí)現(xiàn)邏輯非操作； 通過在讀輸入端(503)輸入讀脈沖，由所述非門電路的輸出端(505)輸出非運(yùn)算結(jié)果來實(shí)現(xiàn)讀操作。
6.如權(quán)利要求5所述的邏輯門電路，其特征在于，所述第三電阻(502)的電阻值與所述第五相變存儲(chǔ)器(501)的高阻態(tài)在同一個(gè)數(shù)量級(jí)。
【文檔編號(hào)】H03K19/173GK203661035SQ201320865071
【公開日】2014年6月18日 申請(qǐng)日期:2013年12月25日 優(yōu)先權(quán)日:2013年12月25日
【發(fā)明者】繆向水, 李袆, 鐘應(yīng)鵬, 許磊, 孫華軍, 程曉敏 申請(qǐng)人:華中科技大學(xué)