可編程邏輯器件的制作方法
【專利摘要】一種能夠以高速經(jīng)受動(dòng)態(tài)配置的可編程邏輯器件（PLD）。該P(yáng)LD包括多個(gè)可編程邏輯元件（PLE）及選擇PLE間的電連接的開關(guān)。開關(guān)具有多個(gè)組，每個(gè)組包括第一及第二晶體管。每個(gè)組中的第二晶體管彼此電并聯(lián)連接。在每個(gè)組中，第二晶體管的源極與漏極之間的電傳導(dǎo)取決于保持在第二晶體管的柵極與第一晶體管的漏極之間的配置數(shù)據(jù)，通過選擇一個(gè)組可以選擇可編程邏輯元件之間的電連接及不連接。
【專利說明】可編程邏輯器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體裝置并尤其涉及一種可編程邏輯器件及包括該可編程邏輯器件的半導(dǎo)體裝置。本發(fā)明還涉及一種包括該半導(dǎo)體裝置的電子設(shè)備。

【背景技術(shù)】
[0002]與在制造時(shí)所有電路都被固定的一般的集成電路不同，可編程邏輯器件(PLD)是一種在出貨之后的實(shí)際使用時(shí)利用者可以設(shè)定所希望的電路結(jié)構(gòu)而使其工作的器件。上述利用者可編程的器件的例子是小規(guī)模的可編程陣列邏輯(PAL ProgrammableArray Logic)及通用陣列邏輯(GAL:Generic Array Logic)及大規(guī)模的復(fù)雜可編程邏輯器件(CP LD: Comp I ex Programmable Logic Device)及現(xiàn)場(chǎng)可編程門陣列(FPGA:FieldProgrammable Gate Array);在本說明書中，將上述器件總稱為可編程邏輯器件(以下稱為PLD) ο
[0003]與現(xiàn)有的專用集成電路(ASIC!Applicat1n Specific Integrated Circuit)相t匕，PLD具有優(yōu)點(diǎn)如較短的開發(fā)時(shí)間及在設(shè)計(jì)規(guī)格變更上的靈活性等。因此，PLD對(duì)半導(dǎo)體裝置的應(yīng)用近年不斷地發(fā)展。
[0004]PLD由例如多個(gè)可編程邏輯元件(也稱為邏輯塊)及可編程邏輯元件間的布線構(gòu)成?？梢酝ㄟ^改變可編程邏輯元件的功能來改變PLD的功能。另外，也可以通過改變可編程邏輯元件間的電連接關(guān)系改變PLD的功能。
[0005]例如，可編程邏輯元件由查找表(LUT)及多路復(fù)用器等構(gòu)成?？梢酝ㄟ^設(shè)定儲(chǔ)存該查找表的數(shù)據(jù)的存儲(chǔ)元件中的特定的值，來特定可編程邏輯元件的功能。另外，可以通過設(shè)定儲(chǔ)存輸入到該多路復(fù)用器的信號(hào)的選擇信息的存儲(chǔ)元件中的特定的值，來特定可編程邏輯元件的功能。
[0006]例如，可編程邏輯元件間的布線由例如能夠控制多個(gè)布線與多個(gè)布線之間的連接的連接開關(guān)構(gòu)成?？删幊踢壿嬙g的布線的電連接關(guān)系可以通過設(shè)定儲(chǔ)存連接開關(guān)的導(dǎo)通/截止?fàn)顟B(tài)的數(shù)據(jù)的存儲(chǔ)元件中的特定的值來特定。
[0007]例如，將上述包括查找表的數(shù)據(jù)、輸入到多路復(fù)用器的信號(hào)的選擇信息、以及連接開關(guān)的導(dǎo)通/截止?fàn)顟B(tài)的數(shù)據(jù)的信息稱為配置數(shù)據(jù)。將儲(chǔ)存配置數(shù)據(jù)的存儲(chǔ)元件稱為配置存儲(chǔ)器。將設(shè)定配置存儲(chǔ)器中的配置數(shù)據(jù)稱為“配置”。尤其是，將設(shè)定新的配置存儲(chǔ)器(更新配置數(shù)據(jù))中的配置數(shù)據(jù)稱為“重配置”。通過生成(編程)所希望的配置數(shù)據(jù)并進(jìn)行配置，PLD的電路結(jié)構(gòu)可被變?yōu)閷?duì)應(yīng)于利用者的目的的電路結(jié)構(gòu)。
[0008]PLD通常在包括PLD的半導(dǎo)體裝置的工作停止時(shí)進(jìn)行配置(靜態(tài)配置)。相反地，為了進(jìn)一步利用PLD的特長，在半導(dǎo)體裝置工作時(shí)進(jìn)行配置(動(dòng)態(tài)配置)的技術(shù)受到關(guān)注。具體而言，準(zhǔn)備多個(gè)對(duì)應(yīng)于多個(gè)電路結(jié)構(gòu)(背景)的配置數(shù)據(jù)，切換上述電路的功能?？梢詫⒃揚(yáng)LD 稱為多背景 PLD (mult1-context PLD)。
[0009]對(duì)于專利文獻(xiàn)I中的動(dòng)態(tài)配置，對(duì)應(yīng)于多個(gè)電路結(jié)構(gòu)的各配置數(shù)據(jù)以不同的地址被儲(chǔ)存在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)中，并且配置存儲(chǔ)器由靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM:Static Random Access Memory)構(gòu)成。專利文獻(xiàn)I提出通過從DRAM的地址讀取所希望的電路結(jié)構(gòu)的配置數(shù)據(jù)并將該配置數(shù)據(jù)寫入作為配置存儲(chǔ)器的SRAM中，在短時(shí)間內(nèi)進(jìn)行配置。
[0010][參考文獻(xiàn)]
專利文獻(xiàn)1:日本專利申請(qǐng)公開平10-285014號(hào)公報(bào)。


【發(fā)明內(nèi)容】

[0011]但是，在專利文獻(xiàn)I所公開的結(jié)構(gòu)中，需要定期性地進(jìn)行刷新工作以在DRAM中保持配置數(shù)據(jù)，其結(jié)果是耗電量增大。由于DRAM為易失性存儲(chǔ)器，因此每次PLD啟動(dòng)時(shí)都需要在DRAM中儲(chǔ)存數(shù)據(jù)。因此，需要非易失性存儲(chǔ)器以儲(chǔ)存配置數(shù)據(jù)。并且，由于每次當(dāng)PLD啟動(dòng)時(shí)就需要從該非易失性存儲(chǔ)器向DRAM傳送大規(guī)模的數(shù)據(jù)的步驟；所以啟動(dòng)時(shí)間增加。
[0012]當(dāng)作為配置存儲(chǔ)器使用SRAM時(shí)，至少需要4個(gè)晶體管，所以整個(gè)PLD的元件數(shù)大幅增大及電路面積增大。
[0013]于是，本發(fā)明的一個(gè)方式的目的是提供一種能夠進(jìn)行動(dòng)態(tài)配置的實(shí)現(xiàn)了高速配置的耗電量低且啟動(dòng)時(shí)間短的PLD。
[0014]另一目的是提供一種作為配置存儲(chǔ)器其電路面積小于使用SRAM的PLD的PLD。
[0015]考慮到上述目的，本發(fā)明的一個(gè)方式提供一種高性能的PLD，該高性能的PLD與包括能夠儲(chǔ)存多個(gè)配置數(shù)據(jù)的非易失性存儲(chǔ)器的PLD相比，可以在以每比特的較少的晶體管及切換配置數(shù)據(jù)所需要的較短的時(shí)間工作時(shí)進(jìn)行重配置。
[0016]上述非易失性存儲(chǔ)器通過以具有極低的截止態(tài)電流(off-state current)的晶體管控制存儲(chǔ)節(jié)點(diǎn)的電荷來保持并儲(chǔ)存配置數(shù)據(jù)。以該結(jié)構(gòu)可以保持電荷，由此可以容易地實(shí)現(xiàn)非易失性存儲(chǔ)器。
[0017]具體地，包括在上述非易失性存儲(chǔ)器中的晶體管在其溝道形成區(qū)中包括與硅相比具有較寬的帶隙及較低的本征載流子密度的半導(dǎo)體材料。通過使溝道形成區(qū)包括具有上述特性的半導(dǎo)體材料，可以實(shí)現(xiàn)截止態(tài)電流極低的晶體管。該半導(dǎo)體材料的例子是帶隙大致為硅的帶隙的三倍寬的氧化物半導(dǎo)體、碳化硅、氮化鎵等。具有上述半導(dǎo)體材料的晶體管可以具有比包括通常的如硅、鍺等半導(dǎo)體材料的晶體管低得多的截止態(tài)電流。
[0018]本發(fā)明的一個(gè)方式是一種可編程邏輯器件，包括配置為陣列狀的多個(gè)可編程邏輯元件及選擇可編程邏輯元件間的電連接的開關(guān)。開關(guān)包括多個(gè)組，每個(gè)組包括包含其中形成有溝道的氧化物半導(dǎo)體層的第一晶體管、當(dāng)?shù)谝痪w管關(guān)閉時(shí)成為浮動(dòng)狀態(tài)的節(jié)點(diǎn)以及根據(jù)儲(chǔ)存于節(jié)點(diǎn)的配置數(shù)據(jù)決定源極與漏極間的電傳導(dǎo)的第二晶體管。組中的第二晶體管彼此并聯(lián)電連接。選擇一個(gè)組來設(shè)定開關(guān)的導(dǎo)通/截止?fàn)顟B(tài)并設(shè)定可編程邏輯元件間的電傳導(dǎo)。
[0019]在本發(fā)明的一個(gè)方式中，具體而言，例如，多個(gè)組中的每一個(gè)被構(gòu)造為如下。第一晶體管的柵極與第一布線電連接。第一晶體管的源極和漏極中的一方與第二布線電連接。第一晶體管的源極和漏極中的另一方與第二晶體管的柵極及電容器的一對(duì)電極中的一方電連接。第二晶體管的源極和漏極中的一方與開關(guān)的輸入端子電連接。第二晶體管的源極和漏極中的另一方與開關(guān)的輸出端子電連接。電容器的一對(duì)電極中的另一方與第三布線電連接。
[0020]在本發(fā)明的一個(gè)方式中，可編程邏輯元件可以包括對(duì)可編程邏輯元件的輸出端子輸入使能信號(hào)(enable signal)的電路。
[0021]根據(jù)本發(fā)明的一個(gè)方式，可以提供一種實(shí)現(xiàn)具有動(dòng)態(tài)配置能力的高速配置且啟動(dòng)時(shí)間短的低耗電量PLD。
[0022]另外，與作為配置存儲(chǔ)器使用SRAM的情況相比，可以提供晶體管數(shù)量少或電路面積小的PLD。

【專利附圖】

【附圖說明】
[0023]圖1A和IB是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖2是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖3是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖4是示出電路工作的一個(gè)方式的時(shí)序圖；
圖5是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖6是示出電路工作的一個(gè)方式的時(shí)序圖；
圖7是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖8是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖9是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖10是示出電路工作的一個(gè)方式的時(shí)序圖；
圖11是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖12A至12C是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖13A至13C是示出半導(dǎo)體裝置的一個(gè)方式的電路圖；
圖14是示出半導(dǎo)體裝置的一個(gè)方式的截面圖；
圖15A至15F各示出電子設(shè)備；
圖16不出單兀的電路圖和時(shí)序圖；
圖17是表示過驅(qū)動(dòng)電壓與延遲時(shí)間的關(guān)系的圖。

【具體實(shí)施方式】
[0024]下面，參照附圖詳細(xì)地說明本說明書所公開的發(fā)明的實(shí)施方式。注意，所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員可以很容易地理解一個(gè)事實(shí)，就是本說明書所公開的發(fā)明的方式及詳細(xì)內(nèi)容可以被變換為各種各樣的形式而不局限于以下說明。本說明書所公開的發(fā)明不應(yīng)該被解釋為僅限定在下面所示的實(shí)施方式所記載的內(nèi)容中。
[0025]注意，第一及第二等序數(shù)詞是為了方便起見而使用的，并且在本說明書中并不表示特定發(fā)明的事項(xiàng)的固有名稱。
[0026]“電連接”包括通過具有某種電作用的元件連接的情況。在此，只要電信號(hào)在連接對(duì)象間可以傳送及接收，就對(duì)具有某種電作用的元件沒有特別的限制。例如，作為具有某種電作用的元件的例子，如電極和布線，還有晶體管等的開關(guān)元件、電阻器、電感器、電容器、其他具有各種功能的元件等。
[0027]注意，本發(fā)明的半導(dǎo)體裝置在其范疇內(nèi)包括微處理器、圖像處理電路、半導(dǎo)體顯示裝置用控制器、DSP (Digital Signal Processor:數(shù)字信號(hào)處理器)以及微控制器等的使用半導(dǎo)體元件的各種半導(dǎo)體集成電路。本發(fā)明的半導(dǎo)體裝置在其范疇內(nèi)還包括使用如RF標(biāo)簽等上述任何半導(dǎo)體集成電路及半導(dǎo)體顯示裝置等各種裝置。半導(dǎo)體顯示裝置在其范疇內(nèi)還包括液晶顯示裝置、在各像素中具有以有機(jī)發(fā)光元件(OLED)為代表的發(fā)光元件的發(fā)光裝置、電子紙、DMD (Digital Micromirror Device:數(shù)字微鏡裝置)、F1DP (Plasma DisplayPanel:等離子體顯示面板)、FED (Field Emiss1n Display:場(chǎng)致發(fā)射顯示器)以及在驅(qū)動(dòng)電路中具有半導(dǎo)體元件的其他半導(dǎo)體顯示裝置。
[0028]實(shí)施方式I
在實(shí)施方式I中，參照?qǐng)D1A和圖1B、圖2、圖3及圖4說明PLD的一個(gè)方式。
[0029]圖1A示意性地示出PLD中的邏輯陣列的一部分。邏輯陣列101包括配置為陣列狀的多個(gè)可編程邏輯元件102 (在圖1A中可編程邏輯元件被記作PLE)。這里，“配置為陣列狀”是指可編程邏輯元件周期性地排列，其排列方式不局限于圖1A的排列方式。
[0030]另外，以圍繞可編程邏輯元件102的方式形成有多個(gè)布線。在圖1A中，這些布線由多個(gè)水平布線群103a及多個(gè)垂直布線群103b構(gòu)成。布線群是指布線束，例如是如圖1A所示的4個(gè)布線的束。水平布線群103a與垂直布線群103b相交的部分設(shè)置有開關(guān)盒104。水平布線群103a及垂直布線群103b與輸出端子105電連接，由此與設(shè)置在邏輯陣列101的外部的電路進(jìn)行信號(hào)的傳送及接收。
[0031]多個(gè)可編程邏輯元件102的輸入端子和輸出端子與設(shè)置在可編程邏輯元件102周圍的水平布線群103a和垂直布線群103b電連接。例如，可編程邏輯元件102在圖1A中分別在上下左右側(cè)具有4個(gè)端子，并且可以將上側(cè)及左側(cè)的端子用作輸入端子，將右側(cè)及下側(cè)的端子用作輸出端子。通過使用上述輸入/輸出端子，可以將各可編程邏輯元件102與其他的可編程邏輯元件102電連接。
[0032]可以利用設(shè)置于開關(guān)盒104內(nèi)的可編程的開關(guān)決定任意可編程邏輯元件102與其他的可編程邏輯元件102的電連接關(guān)系。圖1B是開關(guān)盒104的放大圖。例如，當(dāng)水平布線群103a及垂直布線群103b分別由4個(gè)布線構(gòu)成時(shí)，水平布線群103a與垂直布線群103b的交點(diǎn)為16個(gè)。若對(duì)所有交點(diǎn)設(shè)置開關(guān)群106時(shí)，則有信號(hào)延遲、芯片面積增大、成本增大等明顯的缺點(diǎn)。在這些缺點(diǎn)中，例如，如圖1B所示，僅對(duì)16個(gè)交點(diǎn)中的斜著的交點(diǎn)設(shè)置開關(guān)群106。換言之，在一個(gè)開關(guān)盒104中，一個(gè)水平布線僅有一個(gè)開關(guān)群106，該開關(guān)群106僅與一個(gè)垂直布線共用。
[0033]開關(guān)群106由多個(gè)開關(guān)構(gòu)成。圖2示出開關(guān)群106的結(jié)構(gòu)。開關(guān)群106設(shè)置于圖1B中的水平布線群103a中的I個(gè)布線111與垂直布線群103b中的I個(gè)布線110的交點(diǎn)。開關(guān)群106具有控制布線111與布線110的連接的功能。具體地，開關(guān)群106包括開關(guān)112至開關(guān)117。開關(guān)112具有控制布線110的點(diǎn)A與布線111的點(diǎn)C的電連接的功能。開關(guān)113具有控制布線110的點(diǎn)B與布線111的點(diǎn)C的電連接的功能。開關(guān)115具有控制布線110的點(diǎn)A與布線111的點(diǎn)D的電連接的功能。開關(guān)114具有控制布線110的點(diǎn)B與布線111的點(diǎn)D的電連接的功能。開關(guān)116具有控制布線110的點(diǎn)A與點(diǎn)B的電連接的功能。開關(guān)117具有控制布線111的點(diǎn)C與點(diǎn)D的電連接的功能。
[0034]開關(guān)112至開關(guān)117分別儲(chǔ)存有配置數(shù)據(jù)，并根據(jù)該配置數(shù)據(jù)選擇開關(guān)112至開關(guān)117的導(dǎo)通或關(guān)閉。
[0035](開關(guān)200的電路結(jié)構(gòu)) 圖3示出根據(jù)本實(shí)施方式的開關(guān)200。開關(guān)200對(duì)應(yīng)于圖2中的各開關(guān)112至開關(guān)117，并控制PLD中的可編程邏輯元件212 (在圖3中記作PLEl)與可編程邏輯元件218 (在圖3中記作PLE2)的連接。各可編程邏輯元件212及可編程邏輯元件218對(duì)應(yīng)于圖1A和IB中的多個(gè)可編程邏輯元件102中的一個(gè)，并包括組合電路、觸發(fā)器、邏輯元件及/或其他。組合電路由查找表、AND-OR電路等構(gòu)成，并可以根據(jù)配置數(shù)據(jù)重配置。例如，在圖3中，可編程邏輯元件212由查找表213、觸發(fā)器214及AND電路215構(gòu)成，可編程邏輯元件218由查找表219、觸發(fā)器220及AND電路221構(gòu)成。由布線216對(duì)觸發(fā)器214及220輸入同一時(shí)鐘信號(hào)，使可編程邏輯元件212及可編程邏輯元件218同步。由布線217對(duì)AND電路215及221輸入同一使能信號(hào)。
[0036]開關(guān)200由包括三個(gè)組的電路構(gòu)成，各組包括第一晶體管、第二晶體管及電容器。第一晶體管使用比硅帶隙寬且本征載流子密度比硅低的半導(dǎo)體材料。作為這樣的材料例如可以舉出氧化物半導(dǎo)體。在圖3中，表示氧化物半導(dǎo)體的記號(hào)“OS”被標(biāo)在使用氧化物半導(dǎo)體的晶體管的下方。第一晶體管的溝道形成區(qū)使用氧化物半導(dǎo)體。其間，第二晶體管優(yōu)選是對(duì)溝道形成區(qū)使用如硅等的半導(dǎo)體材料以與第一晶體管相比能夠更高速地工作。在本實(shí)施方式中，第二晶體管具體為η溝道晶體管。
[0037]如圖3所示，開關(guān)200具體為包括第一晶體管201a、201b、201c ;第二晶體管202a、202b、202c ;以及電容器204a、204b、204c。第一晶體管201a、201b、201c的柵極分別與布線206a、206b、206c電連接。寫入信號(hào)被輸入到布線206a、206b、206c。第一晶體管201a、201b、201c的源極與公共布線207電連接。寫入數(shù)據(jù)信號(hào)被輸入到布線207。第一晶體管201a、201b、201c的漏極與第二晶體管202a、202b、202c的各柵極電連接。第一晶體管201a、201b,201c的漏極還分別與電容器204a的一對(duì)電極中的一方、204b的一對(duì)電極中的一方、204c的一對(duì)電極中的一方電連接。第二晶體管202a至202c彼此電并聯(lián)連接。S卩，第二晶體管202a至202c的源極彼此連接，第二晶體管202a至202c的漏極彼此連接。第二晶體管202a至202c的源極通過布線210與可編程邏輯元件212的輸出端子電連接。第二晶體管202a至202c的漏極通過布線211與可編程邏輯元件218的輸入端子電連接。電容器204a的一對(duì)電極中的另一方與被輸入選擇信號(hào)的布線205a電連接。電容器204b的一對(duì)電極中的另一方與被輸入選擇信號(hào)的布線204b電連接。電容器204c的一對(duì)電極中的另一方與被輸入選擇信號(hào)的布線205c電連接。這里，將第一晶體管201a、201b、201c的漏極電連接于第二晶體管202a、202b、202c的各柵極及電容器204a、204b、204c的各電極的部位分別稱為節(jié)點(diǎn)203a、203b、203c。在該節(jié)點(diǎn)203a至203c中儲(chǔ)存配置數(shù)據(jù)。
[0038]由此，本實(shí)施方式的開關(guān)200由組230、231、232這三個(gè)組構(gòu)成，各組包括第一晶體管、第二晶體管及電容器。
[0039]可編程邏輯元件212的輸出信號(hào)被輸出至布線210，并通過開關(guān)200供應(yīng)給布線211，而輸入到可編程邏輯元件218。
[0040]通過將布線206a至206c的電位設(shè)定為高“H”，并對(duì)布線207供應(yīng)對(duì)應(yīng)于“H”或低“L”的電位，可以在節(jié)點(diǎn)203a至203c中儲(chǔ)存對(duì)應(yīng)于布線207的電位的電荷。注意，此時(shí)優(yōu)選將布線210和布線211中的至少一方設(shè)定為“L”。
[0041 ] 這里，通過作為第一晶體管20Ia至201c使用截止態(tài)電流極低的晶體管，可以在布線206a至206c處于“L”的期間使儲(chǔ)存于節(jié)點(diǎn)203a至203c的電荷保持一定。即，可以儲(chǔ)存被輸入的數(shù)據(jù)。當(dāng)將布線206a至206c設(shè)定為“L”并將布線205a至205c設(shè)定為“H”時(shí)，第二晶體管202a至202c的導(dǎo)通/截止?fàn)顟B(tài)根據(jù)分別儲(chǔ)存于節(jié)點(diǎn)203a至203c的電荷發(fā)生變化。換言之，通過選擇布線205a至205c中的一個(gè)，開關(guān)200的導(dǎo)通/截止?fàn)顟B(tài)可以根據(jù)儲(chǔ)存于節(jié)點(diǎn)203a、203b、203c的電荷瞬時(shí)地切換。
[0042]這里，當(dāng)使儲(chǔ)存于節(jié)點(diǎn)203a、203b、203c的電荷分別對(duì)應(yīng)于第一配置數(shù)據(jù)、第二配置數(shù)據(jù)、第三配置數(shù)據(jù)時(shí)，可以通過切換布線205a、205b、205c來切換配置數(shù)據(jù)。
[0043]上述結(jié)構(gòu)可以縮短從儲(chǔ)存多個(gè)配置數(shù)據(jù)的存儲(chǔ)裝置進(jìn)行讀取時(shí)所需要的時(shí)間。由此，可以提供能夠以高速切換配置數(shù)據(jù)的PLD。
[0044]由于當(dāng)信號(hào)經(jīng)由開關(guān)200時(shí)有時(shí)因開關(guān)電阻而信號(hào)的電位下降，因此優(yōu)選對(duì)布線211設(shè)置鎖存器。鎖存器可以使用反相器及上拉晶體管構(gòu)成。
[0045]圖3示出一個(gè)開關(guān)被設(shè)置在可編程邏輯元件間的情況；但是也可以采用多個(gè)開關(guān)串聯(lián)連接的方式；另外，通過采用該結(jié)構(gòu)可以形成控制多個(gè)布線之間的連接的交叉開關(guān)。當(dāng)信號(hào)經(jīng)由多個(gè)開關(guān)時(shí)，有時(shí)因開關(guān)電阻而信號(hào)的電位下降。
[0046]作為一個(gè)例子，圖12A示出在可編程邏輯元件間設(shè)置多個(gè)開關(guān)時(shí)的情況。通過設(shè)定配置數(shù)據(jù)，例如可以使左上部的可編程邏輯元件102與右下部的可編程邏輯元件102電連接。此時(shí)，這些可編程邏輯元件102通過三個(gè)開關(guān)盒104彼此電連接。因此，信號(hào)至少經(jīng)由三個(gè)串聯(lián)連接的開關(guān)。因此，為了防止信號(hào)的電位因開關(guān)電阻而下降，優(yōu)選每隔一定個(gè)數(shù)的開關(guān)就設(shè)置一個(gè)鎖存器。
[0047]如圖12B所示，可以通過使上拉晶體管51的輸入端子與反相器52的輸出端子電連接來構(gòu)成鎖存器。另外，如圖12C所示，可以通過使反相器53的輸入端子與反相器54的輸出端子連接，并使反相器53的輸出端子與反相器54的輸入端子連接來構(gòu)成鎖存器。
[0048](開關(guān)200的電路工作)
接著，將參照?qǐng)D4中的時(shí)序圖說明圖3所示的開關(guān)200的工作方法的一個(gè)例子。
[0049]這里，作為一個(gè)例子，布線206a至206c處于“H”時(shí)的電位為+V，并且布線206a至206c處于“L”時(shí)的電位為-V。布線205a至205c處于“H”時(shí)的電位為+V，并且布線205a至205c處于“L”時(shí)的電位為O。布線207處于“H”時(shí)的電位為+V，并且布線207處于“L”時(shí)的電位為O。布線210、211、216、217處于“H”時(shí)的電位為+V，布線210、211、216、217處于“L”時(shí)的電位為O。
[0050]作為初始狀態(tài)，考慮布線205c處于“H”且節(jié)點(diǎn)203c的電位為+V時(shí)的情況。換言之，開關(guān)200的導(dǎo)通/截止?fàn)顟B(tài)根據(jù)第三配置數(shù)據(jù)決定，并且開關(guān)200在初始狀態(tài)中為導(dǎo)通狀態(tài)。另外，節(jié)點(diǎn)203a、節(jié)點(diǎn)203b的電位在初始狀態(tài)中為-V。
[0051]首先，說明配置數(shù)據(jù)的寫入(時(shí)刻Tl至T6)。
[0052]在時(shí)刻T2，將布線206a及布線205a設(shè)定為“H”，將布線217設(shè)定為“L”，并將布線207設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)203a的電位變?yōu)镺 ;該電位相當(dāng)于使開關(guān)200關(guān)閉時(shí)的電位。即，該狀態(tài)相當(dāng)于作為第一配置數(shù)據(jù)儲(chǔ)存“L”時(shí)的狀態(tài)。注意，可編程邏輯元件212的輸出為 “L，，。
[0053]在時(shí)刻T3，將布線206a及布線205a設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)203a的電位變?yōu)?V。
[0054]在時(shí)刻T5，將布線206b及布線205b設(shè)定為“H”，將布線217設(shè)定為“L”，并且布線207為“H”。此時(shí)，節(jié)點(diǎn)203b的電位變?yōu)?V ;該電位相當(dāng)于使開關(guān)200導(dǎo)通時(shí)的電位。即，該狀態(tài)相當(dāng)于作為第二配置數(shù)據(jù)儲(chǔ)存“H”時(shí)的狀態(tài)。注意，可編程邏輯元件212的輸出為“L”。
[0055]在時(shí)刻T6，將布線206b及布線205b設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)203b的電位變?yōu)镺。
[0056]注意,優(yōu)選在輸入至布線216的時(shí)鐘信號(hào)的上升沿(positive edge)的時(shí)刻T1、T4之后在盡量早的時(shí)刻以盡量短的時(shí)間完成配置數(shù)據(jù)的寫入。具體地，優(yōu)選在從時(shí)刻Tl、Τ4經(jīng)過觸發(fā)器的保持時(shí)間后開始配置數(shù)據(jù)的寫入。通過采用上述結(jié)構(gòu)，可以在不影響PLD的工作的情況下進(jìn)行配置數(shù)據(jù)的重寫。
[0057]接著，說明配置數(shù)據(jù)的切換(時(shí)刻Τ7至Τ10)。
[0058]在時(shí)刻Τ8，將布線205a設(shè)定為“H”，將布線205c設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)203a的電位變?yōu)?，節(jié)點(diǎn)203c的電位變?yōu)镺。由此，開關(guān)200關(guān)閉，這意味著切換為第一配置數(shù)據(jù)的完成。
[0059]在時(shí)刻T10，將布線205a設(shè)定為“L”，將布線205b設(shè)定為“H”。此時(shí)，節(jié)點(diǎn)203a的電位變?yōu)?V，節(jié)點(diǎn)203b的電位變?yōu)?V。由此，開關(guān)200導(dǎo)通。這意味著切換為第二配置數(shù)據(jù)的完成。
[0060]注意，配置數(shù)據(jù)的切換優(yōu)選在輸入至布線216的時(shí)鐘信號(hào)的上升沿的時(shí)刻T7、T9之后盡早進(jìn)行。具體地，優(yōu)選在從時(shí)刻T7、T9經(jīng)過觸發(fā)器的保持時(shí)間之后進(jìn)行配置數(shù)據(jù)的切換。通過采用上述結(jié)構(gòu)，可以在不影響PLD的工作的情況下進(jìn)行配置數(shù)據(jù)的切換。
[0061]通過采用上述結(jié)構(gòu)，可以提供實(shí)現(xiàn)具有動(dòng)態(tài)配置能力的高速配置且啟動(dòng)時(shí)間短的低耗電量PLD。
[0062]在圖4所示的開關(guān)200的工作方法中，改變布線205a至205c的電位以對(duì)節(jié)點(diǎn)203a至203c寫入配置數(shù)據(jù)。但是，當(dāng)?shù)诙w管202a至202c的柵極電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，或者當(dāng)其他保持電容電連接于第二晶體管202a至202c的柵極并且柵極電容與保持電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，可以在不改變布線205a至205c的電位的情況下寫入配置數(shù)據(jù)。
[0063]另外，在圖4中的開關(guān)200的工作方法中，為了對(duì)節(jié)點(diǎn)203a至203c寫入配置數(shù)據(jù)，對(duì)布線217輸入使能信號(hào)0(可編程邏輯元件212的輸出為O)。但是，當(dāng)?shù)诙w管202a至202c的柵極電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，或者當(dāng)其他保持電容電連接于第二晶體管202a至202c的柵極并且柵極電容與保持電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，可以在對(duì)布線217輸入的使能信號(hào)維持為I的狀態(tài)下(不將可編程邏輯元件212的輸出設(shè)定為O的狀態(tài)下)寫入配置數(shù)據(jù)。
[0064]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0065]實(shí)施方式2
在本實(shí)施方式中，參照?qǐng)D5及圖6說明將使用P溝道第二晶體管代替用于實(shí)施方式I所示的開關(guān)200的η溝道第二晶體管的開關(guān)300。
[0066](開關(guān)300的結(jié)構(gòu))
圖5示出根據(jù)本實(shí)施方式的開關(guān)300。開關(guān)300對(duì)應(yīng)于圖2中的各開關(guān)112至開關(guān)117，其結(jié)構(gòu)除了將實(shí)施方式I所說明的開關(guān)200中的η溝道第二晶體管202a至202c換為極性不同的P溝道第二晶體管302a至302c的結(jié)構(gòu)之外，其他結(jié)構(gòu)與實(shí)施方式I所說明的開關(guān)200的結(jié)構(gòu)相同。
[0067]開關(guān)300控制PLD中的可編程邏輯元件312與可編程邏輯元件318的連接。各可編程邏輯元件312及可編程邏輯元件318對(duì)應(yīng)于圖1A和IB中的多個(gè)可編程邏輯元件102中的一個(gè)。例如，在圖5中，可編程邏輯元件312可以由查找表313、觸發(fā)器314、AND電路315構(gòu)成，并且可編程邏輯元件318可以由查找表319、觸發(fā)器320、AND電路321構(gòu)成。
[0068]與在實(shí)施方式I中說明的開關(guān)200同樣，開關(guān)300由包括三個(gè)組的電路構(gòu)成，該三個(gè)組的各組包括第一晶體管、第二晶體管及電容器。作為第一晶體管，使用帶隙比硅寬且本征載流子密度比硅低的半導(dǎo)體材料。第一晶體管的溝道形成區(qū)使用氧化物半導(dǎo)體。同時(shí)，第二晶體管優(yōu)選是對(duì)溝道形成區(qū)使用如硅等的半導(dǎo)體材料以與第一晶體管相比能夠更高速地工作。在本實(shí)施方式中，第二晶體管尤其是P溝道晶體管。
[0069]如圖5所示，開關(guān)300具體包括第一晶體管301a、301b及301c、第二晶體管302a、302b及302c以及電容器304a、304b及304c。第一晶體管301a、301b、301c的柵極分別與布線306a、306b、306c電連接。布線306a、306b、306c被輸入寫入信號(hào)。第一晶體管301a、301b、301c的源極與公共布線307電連接。布線307被輸入寫入數(shù)據(jù)信號(hào)。第一晶體管301a、301b、301c的漏極與第二晶體管302a、302b、302c的各柵極電連接。第一晶體管301a、301b,301c的漏極還分別與電容器304a的一對(duì)電極中的一方、304b的一對(duì)電極中的一方、304c的一對(duì)電極中的一方電連接。P溝道第二晶體管302a至302c彼此電并聯(lián)連接。SP，第二晶體管302a至302c的源極彼此連接，第二晶體管302a至302c的漏極彼此連接。另夕卜，第二晶體管302a至302c的源極通過布線310與可編程邏輯元件312的輸出端子電連接。第二晶體管302a至302c的漏極通過布線311與可編程邏輯元件318的輸入端子電連接。另外，電容器304a的一對(duì)電極中的另一方與分別被輸入選擇信號(hào)的布線305a電連接。電容器304b的一對(duì)電極中的另一方與分別被輸入選擇信號(hào)的布線305b電連接。電容器304c的一對(duì)電極中的另一方與分別被輸入選擇信號(hào)的布線305c電連接。這里,將第一晶體管301a、301b、301c的漏極、第二晶體管302a、302b、302c的柵極及電容器304a、304b、304c的一對(duì)電極彼此電連接的部位分別稱為節(jié)點(diǎn)303a、303b、303c。在該節(jié)點(diǎn)303a、303b、303c中儲(chǔ)存配置數(shù)據(jù)。
[0070]由此，本實(shí)施方式中的開關(guān)300由組330、331、332這三個(gè)組構(gòu)成，各組330、331、332各包括第一晶體管、第二晶體管及電容器。
[0071]可編程邏輯元件312的輸出信號(hào)被輸出至布線310，并通過開關(guān)300供應(yīng)給布線311，而輸入至可編程邏輯元件318。
[0072]通過將布線306a至306c的電位設(shè)定為高“H”，并對(duì)布線307提供對(duì)應(yīng)于“H”或低“L”的電位，可以在節(jié)點(diǎn)303a至303c中儲(chǔ)存對(duì)應(yīng)于布線307的電位的電荷。注意，此時(shí)優(yōu)選將布線310和布線311中的至少一方設(shè)定為“L”。
[0073]這里，通過作為第一晶體管30Ia至301c使用截止態(tài)電流極低的晶體管，可以在布線306a至306c處于“L”的期間使儲(chǔ)存于節(jié)點(diǎn)303a至303c的電荷保持一定。即，可以儲(chǔ)存被輸入的數(shù)據(jù)。當(dāng)將布線306a至306c設(shè)定為“L”并將布線305a至305c設(shè)定為“H”時(shí)，第二晶體管302a至302c的導(dǎo)通/截止?fàn)顟B(tài)根據(jù)分別儲(chǔ)存于節(jié)點(diǎn)303a至303c的電荷發(fā)生變化。換言之，通過選擇布線305a至305c中的一個(gè)，開關(guān)300的導(dǎo)通/截止?fàn)顟B(tài)可以根據(jù)儲(chǔ)存于節(jié)點(diǎn)303a、303b、303c的電荷瞬時(shí)地切換。
[0074]這里，當(dāng)使儲(chǔ)存于節(jié)點(diǎn)303a、303b、303c的電荷分別對(duì)應(yīng)于第一配置數(shù)據(jù)、第二配置數(shù)據(jù)、第三配置數(shù)據(jù)時(shí)，可以通過切換布線305a、305b、305c來切換配置數(shù)據(jù)。
[0075]采用上述可以縮短從儲(chǔ)存多個(gè)配置數(shù)據(jù)的存儲(chǔ)裝置進(jìn)行讀取時(shí)所需要的時(shí)間。由此，可以提供能夠以高速切換配置數(shù)據(jù)的PLD。
[0076]當(dāng)信號(hào)經(jīng)由開關(guān)300時(shí)，有時(shí)因開關(guān)電阻而信號(hào)的電位下降。為了防止電位下降的鎖存器可以如實(shí)施方式I所說明的那樣配置。
[0077](開關(guān)300的工作)
接著，將參照?qǐng)D6中的時(shí)序圖說明圖5所示的開關(guān)300的工作方法的一個(gè)例子。
[0078]這里，作為一個(gè)例子，布線306a至306c處于“H”時(shí)的電位為+V，并且布線306a至306c處于“L”時(shí)的電位為O。布線305a至305c處于“H”時(shí)的電位為+V，并且布線305a至305c處于“L”時(shí)的電位為O。布線307處于“H”時(shí)的電位為+V，并且布線307處于“L”時(shí)的電位設(shè)定為O。布線310、311、316、317處于“H”時(shí)的電位為+V，并且布線310、311、316、317處于“L”時(shí)的電位為O。
[0079]作為初始狀態(tài)，考慮布線305c處于“L”且節(jié)點(diǎn)303c的電位為O時(shí)的情況。換言之，開關(guān)300的導(dǎo)通/截止?fàn)顟B(tài)根據(jù)第三配置數(shù)據(jù)決定，并且開關(guān)300在初始狀態(tài)中為導(dǎo)通狀態(tài)。另外，節(jié)點(diǎn)303a、節(jié)點(diǎn)303b的電位在初始狀態(tài)中為+2V。
[0080]首先，說明配置數(shù)據(jù)的寫入(時(shí)刻Tl至T6)。
[0081]在時(shí)刻T2，將布線306a設(shè)定為“H”，將布線305a設(shè)定為“L”，將布線317設(shè)定為“L”，并將布線307設(shè)定為“H”。此時(shí)，節(jié)點(diǎn)303a的電位變?yōu)?V ;該電位相當(dāng)于使開關(guān)300關(guān)閉時(shí)的電位。即，該狀態(tài)相當(dāng)于作為第一配置數(shù)據(jù)儲(chǔ)存“H”時(shí)的狀態(tài)。注意，可編程邏輯元件312的輸出為“L”。
[0082]在時(shí)刻T3，將布線306a設(shè)定為“L”，并且將布線305a設(shè)定為“H”。此時(shí)，節(jié)點(diǎn)303a的電位變?yōu)?2V。
[0083]在時(shí)刻T5，將布線306b設(shè)定為“H”，將布線305b設(shè)定為“L”，將布線317設(shè)定為“L”，并且布線307為“L”。此時(shí)，節(jié)點(diǎn)303b的電位變?yōu)镺 ;該電位相當(dāng)于使開關(guān)300導(dǎo)通時(shí)的電位。即，該狀態(tài)相當(dāng)于作為第二配置數(shù)據(jù)儲(chǔ)存“H”時(shí)的狀態(tài)。注意，可編程邏輯元件312的輸出為“L”。
[0084]在時(shí)刻T6，將布線306b設(shè)定為“L”，將布線305b設(shè)定為“H”。此時(shí)，節(jié)點(diǎn)303b的電位變?yōu)?V。
[0085]注意,優(yōu)選在輸入至布線316的時(shí)鐘信號(hào)的上升沿(positive edge)的時(shí)刻T1、T4之后在盡量早的時(shí)刻以盡量短的時(shí)間完成配置數(shù)據(jù)的寫入。具體地，優(yōu)選在從時(shí)刻Tl、Τ4經(jīng)過觸發(fā)器的保持時(shí)間后開始配置數(shù)據(jù)的寫入。通過采用上述結(jié)構(gòu)，可以在不影響PLD的工作的情況下進(jìn)行配置數(shù)據(jù)的重寫。
[0086]接著，說明配置數(shù)據(jù)的切換(時(shí)刻Τ7至Τ10)。
[0087]在時(shí)刻Τ8，將布線305a設(shè)定為“L”，將布線305c設(shè)定為“H”。此時(shí)，節(jié)點(diǎn)303a的電位變?yōu)?V，節(jié)點(diǎn)303c的電位變?yōu)?V。由此，開關(guān)300關(guān)閉。這意味著切換為第一配置數(shù)據(jù)的完成。
[0088]在時(shí)刻T10，將布線305a設(shè)定為“H”，將布線305b設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)303a的電位變?yōu)?2V，節(jié)點(diǎn)303b的電位變?yōu)镺。由此，開關(guān)300變?yōu)閷?dǎo)通。這意味著切換為第二配置數(shù)據(jù)的完成。
[0089]注意，配置數(shù)據(jù)的切換優(yōu)選在輸入至布線316的時(shí)鐘信號(hào)的上升沿的時(shí)刻T7、T9之后盡早進(jìn)行。具體地，優(yōu)選在從時(shí)刻T7、T9經(jīng)過觸發(fā)器的保持時(shí)間之后進(jìn)行配置數(shù)據(jù)的切換。通過采用上述結(jié)構(gòu)，可以在不影響PLD的工作的情況下進(jìn)行配置數(shù)據(jù)的切換。
[0090]通過采用上述結(jié)構(gòu)，可以提供實(shí)現(xiàn)具有動(dòng)態(tài)配置能力的高速配置且啟動(dòng)時(shí)間短的低耗電量PLD。
[0091]值得注意的是，由于第二晶體管是P溝道晶體管，因此本實(shí)施方式的開關(guān)300不需要使用“-V”的電位。因此，與實(shí)施方式I中說明的開關(guān)200相比可以減少電源電壓的數(shù)量。另一方面，由于開關(guān)300作為第二晶體管使用P溝道晶體管，因此一般來說開關(guān)300的開關(guān)速度有比作為第二晶體管使用η溝道晶體管的實(shí)施方式I所記載的開關(guān)200小的可能性。為此，優(yōu)選對(duì)應(yīng)用途適當(dāng)?shù)剡x擇開關(guān)200或開關(guān)300。
[0092]在圖6所示的開關(guān)300的工作方法中，改變布線305a至305c的電位以對(duì)節(jié)點(diǎn)303a至303c寫入配置數(shù)據(jù)。但是，當(dāng)?shù)诙w管302a至302c的柵極電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，或者當(dāng)其他保持電容電連接于第二晶體管302a至302c的柵極并且柵極電容與保持電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，可以在不改變布線305a至305c的電位的情況下寫入配置數(shù)據(jù)。
[0093]另外，在圖6中的開關(guān)300的工作方法中，為了對(duì)節(jié)點(diǎn)303a至303c寫入配置數(shù)據(jù)，對(duì)布線317輸入使能信號(hào)0(可編程邏輯元件312的輸出為O)。但是，當(dāng)?shù)诙w管302a至302c的柵極電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，或者當(dāng)其他保持電容電連接于第二晶體管302a至302c的柵極并且柵極電容與保持電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，可以在對(duì)布線317輸入的使能信號(hào)維持為I的狀態(tài)下(不將可編程邏輯元件312的輸出設(shè)定為O的狀態(tài)下)寫入配置數(shù)據(jù)。
[0094]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0095]實(shí)施方式3
相對(duì)于實(shí)施方式I所示的使用三個(gè)各包括第一晶體管、第二晶體管及電容器的組的開關(guān)200，實(shí)施方式3將參照?qǐng)D7說明包括這些元件的至少三個(gè)組(以下稱為N組，這里N是指3以上的整數(shù)。)的開關(guān)400。
[0096]開關(guān)400對(duì)應(yīng)于圖2中的各開關(guān)112至開關(guān)117，其控制PLD中的可編程邏輯元件412與可編程邏輯元件418的連接。各可編程邏輯元件412及可編程邏輯元件418對(duì)應(yīng)于圖1A和IB中的多個(gè)可編程邏輯元件102中的一個(gè)。例如，在圖7中，可編程邏輯元件412可以由查找表413、觸發(fā)器414及AND電路415構(gòu)成，并且可編程邏輯元件418可以由查找表419、觸發(fā)器420及AND電路421構(gòu)成。
[0097]與實(shí)施方式I所記載的開關(guān)200同樣，開關(guān)400中的第一晶體管使用帶隙比硅寬且本征載流子密度比硅低的半導(dǎo)體材料。第一晶體管的溝道形成區(qū)使用氧化物半導(dǎo)體。同時(shí)，第二晶體管優(yōu)選是對(duì)溝道形成區(qū)使用如硅等的半導(dǎo)體材料以與第一晶體管相比能夠更高速地工作。在本實(shí)施方式中，第二晶體管尤其是η溝道晶體管。
[0098]如圖7所示，開關(guān)400具體包括第一組的第一晶體管401a、第二組的第一晶體管401b、第N組的第一晶體管401η (不表示從第三組至第N-1組的第一晶體管)；第一組的第二晶體管402a、第二組的第二晶體管402b、第N組的第二晶體管402η (不表示從第三組至第N-1組的第二晶體管)；以及第一組的電容器404a、第二組的電容器404b、第N組的電容器404η (不表示從第三組至第N-1組的電容器)。
[0099]第一晶體管401a、401b、401n的柵極分別與布線406a、406b、406n電連接。布線406a.406b.406n被輸入寫入信號(hào)。第一晶體管401a、401b、401n的源極與公共布線407電連接。布線407被輸入寫入數(shù)據(jù)信號(hào)。第一晶體管401a、401b、401n的漏極分別與第二晶體管402a、402b、402n的柵極以及電容器404a、404b、404n的一對(duì)電極中的一方電連接。P溝道第二晶體管402a、402b、402n彼此電并聯(lián)連接。S卩，第二晶體管402a、402b、402n的源極彼此連接，第二晶體管402a、402b、402n的漏極彼此連接。第二晶體管402a、402b、402n的源極通過布線410與可編程邏輯元件412的輸出端子電連接，第二晶體管402a、402b、402n的漏極通過布線411與可編程邏輯元件418的輸入端子電連接。電容器404a、404b、404n的一對(duì)電極中的另一方與分別被輸入讀取信號(hào)的布線405a、405b、405n電連接。電容器404η的一對(duì)電極中的另一方與分別被輸入讀取信號(hào)的布線405b電連接。電容器404η的一對(duì)電極中的另一方與分別被輸入讀取信號(hào)的布線405η電連接。這里，將第一晶體管401a、401b、401η的漏極、第二晶體管402a、402b、402n的柵極及電容器404a、404b、404η的一對(duì)電極彼此電連接的部位分別稱為節(jié)點(diǎn)403a、403b、403n。在該節(jié)點(diǎn)403a、403b、403n中儲(chǔ)存配置數(shù)據(jù)。
[0100]如此，本實(shí)施方式中的開關(guān)400由包括第一晶體管、第二晶體管及電容器的組430、431、432的N個(gè)組構(gòu)成。
[0101]可編程邏輯元件412的輸出信號(hào)輸出至布線410，通過開關(guān)400供應(yīng)至布線411，而輸入至可編程邏輯元件418。
[0102]注意，開關(guān)400可以根據(jù)實(shí)施方式I中說明的工作適當(dāng)?shù)毓ぷ鳌?br> [0103]采用上述結(jié)構(gòu)可以縮短從儲(chǔ)存多個(gè)配置數(shù)據(jù)的存儲(chǔ)裝置進(jìn)行讀取時(shí)所需要的時(shí)間。由此，可以提供能夠以高速切換配置數(shù)據(jù)的PLD。
[0104]值得注意的是，由于本實(shí)施方式所示的開關(guān)400可以同時(shí)儲(chǔ)存多個(gè)配置數(shù)據(jù)，因此在短時(shí)間內(nèi)多次變換PLD的結(jié)構(gòu)時(shí)是有效的。注意，可以根據(jù)用途適當(dāng)?shù)剡x擇開關(guān)400中的組的數(shù)目。
[0105]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0106]實(shí)施方式4
相對(duì)于實(shí)施方式I所示的使用三個(gè)由第一晶體管、第二晶體管及電容器構(gòu)成的組的開關(guān)200，實(shí)施方式4將參照【專利附圖】

【附圖說明】僅包括兩個(gè)組的開關(guān)500。
[0107]開關(guān)500對(duì)應(yīng)于圖2中的各開關(guān)112至開關(guān)117，其控制PLD中的可編程邏輯元件512與可編程邏輯元件518的連接。各可編程邏輯元件512及可編程邏輯元件518對(duì)應(yīng)于圖1A和IB中的多個(gè)可編程邏輯元件102中的一個(gè)。例如，在圖8中，可編程邏輯元件512可以由查找表513、觸發(fā)器514及AND電路515構(gòu)成，并且可編程邏輯元件518可以由查找表519、觸發(fā)器520及AND電路521構(gòu)成。
[0108]與實(shí)施方式I所記載的開關(guān)200同樣，開關(guān)500中的第一晶體管使用帶隙比硅寬且本征載流子密度比硅低的半導(dǎo)體材料。第一晶體管的溝道形成區(qū)使用氧化物半導(dǎo)體。同時(shí)，第二晶體管優(yōu)選是對(duì)溝道形成區(qū)使用如硅等的半導(dǎo)體材料以與第一晶體管相比能夠更高速地工作。在本實(shí)施方式中，第二晶體管尤其是η溝道晶體管。
[0109]如圖8所示，開關(guān)500具體包括第一組的第一晶體管501a、501b、第二晶體管502a,502b以及電容器504a、504b。第一晶體管501a、501b的柵極分別與布線506a、506b電連接。布線506a、506b被輸入寫入信號(hào)。第一晶體管501a、501b的源極與公共布線507電連接。布線507被輸入寫入數(shù)據(jù)信號(hào)。第一晶體管501a、501b的漏極分別與第二晶體管502a、502b的柵極以及電容器504a、504b的一對(duì)電極中的一方電連接。第二晶體管502a、502b彼此電并聯(lián)連接。S卩，第二晶體管502a、502b的源極彼此連接，第二晶體管502a、502b的漏極彼此連接。第二晶體管502a、502b的源極通過布線510與可編程邏輯元件512的輸出端子電連接，第二晶體管502a、502b的漏極通過布線511與可編程邏輯元件518的輸入端子電連接。電容器504a的一對(duì)電極中的另一方與被輸入讀取信號(hào)的布線505a電連接。電容器504b的一對(duì)電極中的另一方與被輸入讀取信號(hào)的布線505b電連接。這里，將第一晶體管501a、501b的漏極、第二晶體管502a、502b的柵極及電容器504a、504b的一對(duì)電極彼此電連接的部位分別稱為節(jié)點(diǎn)503a、503b。在該節(jié)點(diǎn)503a、503b中儲(chǔ)存配置數(shù)據(jù)。
[0110]如此，本實(shí)施方式中的開關(guān)500由各包括第一晶體管、第二晶體管及電容器的組530、531的兩個(gè)組構(gòu)成。
[0111]可編程邏輯元件512的輸出信號(hào)輸出至布線510，通過開關(guān)500供應(yīng)至布線511，而輸入至可編程邏輯元件518。
[0112]采用上述結(jié)構(gòu)可以縮短從儲(chǔ)存多個(gè)配置數(shù)據(jù)的存儲(chǔ)裝置進(jìn)行讀取時(shí)所需要的時(shí)間。由此，可以提供能夠以高速切換配置數(shù)據(jù)的PLD。
[0113]值得注意的是，在本實(shí)施方式中說明的開關(guān)500可以根據(jù)實(shí)施方式I中說明的工作適當(dāng)?shù)毓ぷ鳎⒖梢詫⒔M530及531中的沒有被選擇的一方的組的配置數(shù)據(jù)在另一方被選擇的期間中進(jìn)行變更。為此，通過依次重新設(shè)定沒被選擇的組的配置數(shù)據(jù)，僅具有兩個(gè)組的開關(guān)也可以實(shí)現(xiàn)PLD。
[0114]注意，在本實(shí)施方式中說明的開關(guān)500中，如圖8所示，可以在布線510與布線511之間設(shè)置晶體管540，以當(dāng)將配置數(shù)據(jù)寫入節(jié)點(diǎn)503a、503b時(shí)，使可編程邏輯元件512與可編程邏輯元件518之間短路。通過采用該結(jié)構(gòu)，節(jié)點(diǎn)503a及503b可以穩(wěn)定地儲(chǔ)存配置數(shù)據(jù)。
[0115]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0116]實(shí)施方式5
在本實(shí)施方式中，將參照?qǐng)D9及圖10說明不使用包括在實(shí)施方式I所示的開關(guān)200中的電容器而使用第三晶體管的開關(guān)600。
[0117](開關(guān)600的電路結(jié)構(gòu))
圖9示出本實(shí)施方式中的開關(guān)600。開關(guān)600對(duì)應(yīng)于圖2中的開關(guān)112至開關(guān)117，其控制PLD中的可編程邏輯元件612與可編程邏輯元件618之間的連接。各可編程邏輯元件612及可編程邏輯元件618對(duì)應(yīng)于圖1A和IB中的多個(gè)可編程邏輯元件102中的一個(gè)。例如，在圖9中，可編程邏輯元件612可以由查找表613、觸發(fā)器614、AND電路615構(gòu)成，可編程邏輯元件618可以由查找表619、觸發(fā)器620、AND電路621構(gòu)成。
[0118]開關(guān)600由具有三個(gè)組的電路構(gòu)成，各組包括第一晶體管、第二晶體管及第三晶體管。作為第一晶體管，使用帶隙比硅寬且本征載流子密度比硅低的半導(dǎo)體材料。第一晶體管的溝道形成區(qū)使用氧化物半導(dǎo)體。同時(shí)，第二晶體管及第三晶體管優(yōu)選都是對(duì)溝道形成區(qū)使用如硅等的半導(dǎo)體材料以與第一晶體管相比能夠更高速地工作。在本實(shí)施方式中，第二晶體管及第三晶體管尤其是η溝道晶體管。
[0119]如圖9所示，開關(guān)600具體包括第一晶體管601a、601b、601c ;第二晶體管602a、602b,602c ;以及第三晶體管608&、60813、608(3。第一晶體管601a、601b、601c的柵極分別與布線606a、606b、606c電連接。布線606a、606b、606c被輸入寫入信號(hào)。第一晶體管601a、601b、601c的源極與公共布線607電連接。布線607被輸入寫入數(shù)據(jù)信號(hào)。第一晶體管601a.601b.601c的漏極分別與第二晶體管602a、602b、602c的柵極電連接。第二晶體管602a.602b.602c的漏極分別與第三晶體管608a、608b、608c的源極電連接。因此，第二晶體管602a、602b、602c分別與第三晶體管608a、608b、608c電串聯(lián)連接。第三晶體管608a至608c的漏極彼此連接。第二晶體管602a至602c的源極通過布線610與可編程邏輯元件612的輸出端子電連接。第三晶體管608a至608c的漏極通過布線611與可編程邏輯元件618的輸入端子電連接。第三晶體管608a、608b、608c的柵極分別與布線605a、605b、605c電連接。這里，將第一晶體管601a、601b、601c的漏極與第二晶體管602a、602b、602c的柵極彼此電連接的部位分別稱為節(jié)點(diǎn)603a、603b、603c。在該節(jié)點(diǎn)603a、603b、603c中儲(chǔ)存配置數(shù)據(jù)。
[0120]由此，本實(shí)施方式中的開關(guān)600由各包括第一晶體管、第二晶體管及第三晶體管的組630、631、632的三個(gè)組構(gòu)成。
[0121]可編程邏輯元件612的輸出信號(hào)被輸出至布線610，通過開關(guān)600供應(yīng)給布線611，而輸入至可編程邏輯元件618。
[0122]當(dāng)將布線606a至606c的電位設(shè)定為高“H”并對(duì)布線607供應(yīng)對(duì)應(yīng)于“H”或低“L”的電位時(shí)，可以分別在節(jié)點(diǎn)603a至603c中儲(chǔ)存對(duì)應(yīng)于布線607的電位的電荷。注意，此時(shí)優(yōu)選將布線610和布線611中的至少一方設(shè)定為“L”。
[0123]這里，通過作為第一晶體管60Ia至601c使用截止態(tài)電流極低的晶體管，可以在布線606a至606c處于“L”的期間使儲(chǔ)存于節(jié)點(diǎn)603a至603c的電荷保持一定。即，可以儲(chǔ)存被輸入的數(shù)據(jù)。將布線606a至606c設(shè)定為“L”并將布線605a至605c設(shè)定為“H”時(shí)，以使第三晶體管608a至608c導(dǎo)通，由此對(duì)應(yīng)于儲(chǔ)存于節(jié)點(diǎn)603a至603c的電荷的第二晶體管602a至602c的導(dǎo)通/截止?fàn)顟B(tài)決定開關(guān)600的導(dǎo)通/截止?fàn)顟B(tài)。換言之,通過選擇布線605a至605c中的任一個(gè)，開關(guān)600的導(dǎo)通/截止?fàn)顟B(tài)可以根據(jù)儲(chǔ)存于節(jié)點(diǎn)603a、603b、603c的電荷瞬時(shí)地切換。
[0124]這里，當(dāng)使儲(chǔ)存于節(jié)點(diǎn)603a、603b、603c的電荷分別對(duì)應(yīng)于第一配置數(shù)據(jù)、第二配置數(shù)據(jù)、第三配置數(shù)據(jù)時(shí)，可以通過切換布線605a、605b、605c來切換配置數(shù)據(jù)。
[0125]上述結(jié)構(gòu)可以縮短從儲(chǔ)存多個(gè)配置數(shù)據(jù)的存儲(chǔ)裝置進(jìn)行讀取時(shí)所需要的時(shí)間。由此，可以提供能夠以高速切換配置數(shù)據(jù)的PLD。
[0126]當(dāng)信號(hào)經(jīng)由開關(guān)600時(shí)，有時(shí)對(duì)應(yīng)于開關(guān)的電阻的信號(hào)的電位下降。用于防止電位下降的鎖存器的配置可以參照實(shí)施方式I所說明的結(jié)構(gòu)。
[0127](開關(guān)600的工作)
接著，將參照?qǐng)D10中的時(shí)序圖說明圖9所示的開關(guān)600的工作方法的一個(gè)例子。
[0128]這里,作為一個(gè)例子，布線606a至606c處于“H”時(shí)的電位為+V,并且布線606a至606c處于“L”時(shí)的電位為O。布線605a至605c處于“H”時(shí)的電位為+V、并且布線605a至605c處于“L”時(shí)的電位為O。布線607處于“H”時(shí)的電位為+V，并且布線607處于“L”時(shí)的電位為O。布線610、611、616、617處于“H”時(shí)的電位為+V，并且布線610、611、616、617處于“L”時(shí)的電位為O。
[0129]作為初始狀態(tài)，考慮布線605c處于“H”且節(jié)點(diǎn)603c的電位為+V時(shí)的情況。換言之，開關(guān)600的導(dǎo)通/截止?fàn)顟B(tài)根據(jù)第三配置數(shù)據(jù)決定，并且開關(guān)600在初始狀態(tài)中為導(dǎo)通狀態(tài)。另外，節(jié)點(diǎn)603a、節(jié)點(diǎn)603b的電位在初始狀態(tài)中為O。
[0130]首先，說明配置數(shù)據(jù)的寫入(時(shí)刻TI至T6 )。
[0131]在時(shí)刻T2，將布線606a設(shè)定為“H”，將布線617設(shè)定為“L”，并將布線607設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)603a的電位變?yōu)镺 ;該電位相當(dāng)于使開關(guān)600關(guān)閉時(shí)的電位。即，該狀態(tài)相當(dāng)于作為第一配置數(shù)據(jù)儲(chǔ)存“L”時(shí)的狀態(tài)。注意，可編程邏輯元件612的輸出為“L”。
[0132]在時(shí)刻T3，將布線606a設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)603a的電位為O。
[0133]在時(shí)刻T5，將布線606b設(shè)定為“H”，將布線617設(shè)定為“L”，并且布線607為“H”。此時(shí)，節(jié)點(diǎn)603b的電位變?yōu)?V ;該電位相當(dāng)于使開關(guān)600導(dǎo)通時(shí)的電位。即，該狀態(tài)相當(dāng)于作為第二配置數(shù)據(jù)儲(chǔ)存“H”時(shí)的狀態(tài)。注意，可編程邏輯元件612的輸出為“L”。
[0134]在時(shí)刻T6，將布線606b設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)603b的電位為+V。
[0135]注意,優(yōu)選在輸入至布線616的時(shí)鐘信號(hào)的上升沿(positive edge)的時(shí)刻T1、T4之后在盡量早的時(shí)刻以盡量短的時(shí)間完成配置數(shù)據(jù)的寫入。具體地，優(yōu)選在從時(shí)刻Tl、Τ4經(jīng)過觸發(fā)器的保持時(shí)間后開始配置數(shù)據(jù)的寫入。通過采用上述結(jié)構(gòu)，可以在不影響PLD的工作的情況下進(jìn)行配置數(shù)據(jù)的重寫。
[0136]接著，說明配置數(shù)據(jù)的切換(時(shí)刻Τ7至Τ10)。
[0137]在時(shí)刻Τ8，將布線605a設(shè)定為“H”，將布線605c設(shè)定為“L”。此時(shí)，節(jié)點(diǎn)603a的電位為0，節(jié)點(diǎn)603c的電位為+V。由此，開關(guān)600關(guān)閉。這意味著切換為第一配置數(shù)據(jù)時(shí)的完成。
[0138]在時(shí)刻T10，將布線605a設(shè)定為“L”，將布線605b設(shè)定為“H”。此時(shí)，節(jié)點(diǎn)603a的電位為0，節(jié)點(diǎn)603b的電位為+V。由此，開關(guān)600變?yōu)閷?dǎo)通。這意味著切換為第二配置數(shù)據(jù)時(shí)的完成。
[0139]注意，配置數(shù)據(jù)的切換優(yōu)選在輸入至布線616的時(shí)鐘信號(hào)的上升沿的時(shí)刻T7、T9之后盡早進(jìn)行。具體地，優(yōu)選在從時(shí)刻T7、T9經(jīng)過觸發(fā)器的保持時(shí)間之后進(jìn)行配置數(shù)據(jù)的切換。通過采用上述結(jié)構(gòu)，可以在不影響PLD的工作的情況下進(jìn)行配置數(shù)據(jù)的切換。
[0140]通過采用上述結(jié)構(gòu)，可以提供實(shí)現(xiàn)具有動(dòng)態(tài)配置能力的高速配置且啟動(dòng)時(shí)間短的低耗電量PLD。
[0141]另外，在圖10中的開關(guān)600的工作方法中，使能信號(hào)O被輸入至布線617 (可編程邏輯元件612的輸出為O)以將配置數(shù)據(jù)寫入至節(jié)點(diǎn)603a至603c。但是，當(dāng)?shù)诙w管602a至602c的柵極電容充分大于源極-柵極間的電容及漏極_柵極間的電容時(shí)，或者當(dāng)其他保持電容電連接于第二晶體管602a至602c的柵極并且柵極電容與保持電容充分大于源極-柵極間的電容及漏極-柵極間的電容時(shí)，可以在輸入至布線617的使能信號(hào)為I的狀態(tài)下(可編程邏輯元件612的輸出不被設(shè)定為O的狀態(tài)下)寫入配置數(shù)據(jù)。
[0142]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0143]實(shí)施方式6
在本實(shí)施方式中，將參照?qǐng)D11說明PLD所包括的邏輯陣列中的多個(gè)開關(guān)之間的電連接的一個(gè)例子。
[0144]如實(shí)施方式I所述，邏輯陣列由多個(gè)可編程邏輯元件、布線及開關(guān)的排列而成。開關(guān)在縱向和橫向上排列形成矩陣。圖11是僅示出邏輯陣列中的開關(guān)60的示意圖。例如，開關(guān)60可以如實(shí)施方式I所述的開關(guān)200那樣包括第一晶體管61a、61b、61c、第二晶體管62a、62b、62c 以及電容器 66a、66b、66c。
[0145]這里，與開關(guān)60中的第一晶體管61a、61b、61c的源極電連接的布線63_1是與垂直方向排列的開關(guān)60共用布線。同樣地，布線63_2也被垂直方向排列的開關(guān)60共用并與其電連接。
[0146]另一方面，與開關(guān)60中的第一晶體管61a、61b、61c的柵極連接的布線64_la、64_lb、64_lc、64_2a、64_2b和64_2c被水平方向上排列的開關(guān)60共用。
[0147]在本實(shí)施方式中的開關(guān)中的電連接中，通過各開關(guān)60中的第一晶體管61a、61b、61c寫入配置數(shù)據(jù)，依次選擇布線64_lc、64_lb、64_la、64_2c、64_2b、64_2a，從最上面的行開始依次使第一晶體管導(dǎo)通，并通過布線63_1及63_2寫入配置數(shù)據(jù)。
[0148]另外，分別與電容器66a、66b、66c的一個(gè)電極電連接的布線65_la、65_lb、65_lc、65_2a、65_2b、65_2c被水平方向上的開關(guān)60共用，并且通過布線65a、65b、65c還被垂直方向上的開關(guān)60共用。因此，由于開關(guān)60所包括的三個(gè)組的各組中的電容器的一個(gè)電極與布線65a、65b、65c中所對(duì)應(yīng)的一個(gè)電連接，因此通過選擇布線65a、65b、65c中的一個(gè)，可以同時(shí)讀取儲(chǔ)存于共用被選擇的布線的組中的配置數(shù)據(jù)。
[0149]注意，可以將上述結(jié)構(gòu)分割為塊并可以在各塊中進(jìn)行如數(shù)據(jù)讀取及數(shù)據(jù)寫入等工作。
[0150]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0151]實(shí)施方式7
實(shí)施方式7將說明上述實(shí)施方式的可編程邏輯元件所包括的查找表(LUT)的結(jié)構(gòu)例子。LUT可以由多個(gè)多路復(fù)用器構(gòu)成。配置數(shù)據(jù)可以輸入到這些多個(gè)多路復(fù)用器的輸入終端和控制終端中的任一個(gè)。
[0152]圖13A示出可編程邏輯元件所包括的LUT30的一個(gè)方式。
[0153]在圖13A中，LUT30由七個(gè)雙輸入多路復(fù)用器(多路復(fù)用器31至多路復(fù)用器37)構(gòu)成。多路復(fù)用器31至多路復(fù)用器34的輸入端子相當(dāng)于LUT30的輸入端子Ml至M8。
[0154]多路復(fù)用器31至多路復(fù)用器34的控制端子彼此電連接并相當(dāng)于LUT30的輸入端子IN3。多路復(fù)用器31的輸出端子及多路復(fù)用器32的輸出端子與多路復(fù)用器35的兩個(gè)輸入端子電連接。多路復(fù)用器33的輸出端子及多路復(fù)用器34的輸出端子與多路復(fù)用器36的兩個(gè)輸入端子電連接。多路復(fù)用器35及多路復(fù)用器36的各控制端子彼此電連接并相當(dāng)于LUT30的輸入端子IN2。多路復(fù)用器35的輸出端子及多路復(fù)用器36的輸出端子與多路復(fù)用器37的兩個(gè)輸入端子電連接。多路復(fù)用器37的控制端子相當(dāng)于LUT30的輸入端子IN1。多路復(fù)用器37的輸出端子相當(dāng)于LUT30的輸出端子OUT。
[0155]可以通過對(duì)輸入端子Ml至輸入端子M8輸入來自配置存儲(chǔ)器的配置數(shù)據(jù)，來決定利用LUT30進(jìn)行的邏輯運(yùn)算的種類。
[0156]例如，在圖13A中，當(dāng)對(duì)LUT30的輸入端子Ml至輸入端子M8輸入數(shù)字值為“O”、“I”、“0”、“I”、“0”、“I”、“I”、“I”的配置數(shù)據(jù)時(shí)，可以得到圖13C中所示的等效電路的功能。
[0157]圖13B示出可編程邏輯元件所包括的LUT40的一個(gè)方式。
[0158]在圖13B中，LUT40使用三個(gè)雙輸入多路復(fù)用器(多路復(fù)用器41至多路復(fù)用器43)和雙輸入OR電路44構(gòu)成。
[0159]多路復(fù)用器41的輸出端子及多路復(fù)用器42的輸出端子與多路復(fù)用器43的兩個(gè)輸入端子電連接。OR電路44的輸出端子與多路復(fù)用器43的控制端子電連接。多路復(fù)用器43的輸出端子相當(dāng)于LUT40的輸出端子OUT。
[0160]當(dāng)從配置存儲(chǔ)器對(duì)多路復(fù)用器41的控制端子Al、輸入端子A2及輸入端子A3、多路復(fù)用器42的控制端子A6、輸入端子A4及輸入端子A5、0R電路44的輸入端子A7及輸入端子AS中的任一個(gè)輸入對(duì)應(yīng)于儲(chǔ)存于該配置存儲(chǔ)器中的配置數(shù)據(jù)的輸出信號(hào)時(shí)，可以決定利用LUT40進(jìn)行的邏輯運(yùn)算的種類。
[0161]例如，在圖13B中，當(dāng)從配置存儲(chǔ)器對(duì)LUT40的輸入端子A2、輸入端子A4、輸入端子A5、控制端子A6、輸入端子AS輸入對(duì)應(yīng)于數(shù)字值為“0”、“1”、“0”、“0”、“0”的儲(chǔ)存于該配置存儲(chǔ)器的配置數(shù)據(jù)的輸出信號(hào)時(shí)，可以得到圖13C中所示的等效電路的功能。另外，當(dāng)采用上述結(jié)構(gòu)時(shí)，控制端子Al、輸入端子A3、輸入端子A7分別相當(dāng)于輸入端子IN1、輸入端子IN2、輸入端子IN3。
[0162]另外，雖然圖13A及圖13B示出LUT30及LUT40各包括雙輸入的多路復(fù)用器的例子；但是LUT30及LUT40也可以使用三個(gè)以上的輸入的多路復(fù)用器構(gòu)成。
[0163]另外，LUT30、LUT40除了多路復(fù)用器之外還可以包括二極管、電阻器、邏輯電路(或者邏輯元件)、開關(guān)中的任一個(gè)或全部。作為邏輯電路(或者邏輯元件)，可以使用緩沖器、反相器、NAND電路、NOR電路、三態(tài)緩沖器、時(shí)鐘控制反相器等。作為開關(guān)，可以使用例如模擬開關(guān)、晶體管等。
[0164]雖然這里說明使用圖13A中的LUT30或圖13B中的LUT40進(jìn)行如圖13C所示的三輸入單輸出的邏輯運(yùn)算的情況；但是不局限于此。通過適當(dāng)?shù)剡x擇LUT30或LUT40及所輸入的配置數(shù)據(jù)的結(jié)構(gòu)，可以進(jìn)行四個(gè)以上的輸入及兩個(gè)以上的輸出的邏輯運(yùn)算。
[0165]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0166]實(shí)施方式8
參照?qǐng)D14，實(shí)施方式8將說明上述任一個(gè)實(shí)施方式中的開關(guān)的截面結(jié)構(gòu)及制造方法的例子，在該開關(guān)中，第一晶體管902的溝道形成區(qū)使用氧化物半導(dǎo)體，第二晶體管901的溝道形成區(qū)使用單晶硅片。
[0167]注意，可以將如硅的半導(dǎo)體材料諸如鍺、硅鍺、碳化單晶硅等用于開關(guān)所包括的第二晶體管901。例如，包括硅的晶體管可以使用通過SOI法制造的硅薄膜或通過氣相生長法制造的硅薄膜等；此時(shí)，可以將通過熔融法或浮法而制造的玻璃襯底、石英襯底、半導(dǎo)體襯底、陶瓷襯底等用作襯底。當(dāng)使用玻璃襯底且后面的加熱處理的溫度較高時(shí)，優(yōu)選使用應(yīng)變點(diǎn)為730°C以上的玻璃襯底。
[0168]圖14示出在開關(guān)中儲(chǔ)存一個(gè)配置數(shù)據(jù)的一個(gè)組的電路結(jié)構(gòu)的截面結(jié)構(gòu)的實(shí)施方式。此時(shí)，形成使用單晶硅片形成的第二晶體管901，并且在第二晶體管901的上部的層上形成使用氧化物半導(dǎo)體形成的第一晶體管902以及電容器903。換言之，本實(shí)施方式所示的開關(guān)是具有三維疊層結(jié)構(gòu)的半導(dǎo)體裝置，在該三維疊層結(jié)構(gòu)中，硅片被用作襯底且第一晶體管被設(shè)置在該硅片上。并且，本實(shí)施方式中的開關(guān)是包括將硅用于溝道形成區(qū)的晶體管和將氧化物半導(dǎo)體用于溝道形成區(qū)的晶體管的混合型半導(dǎo)體裝置。
[0169]另外，雖然在本實(shí)施方式中僅示出開關(guān)的部分結(jié)構(gòu)的截面，但是可編程邏輯元件等的其他電路也可以使用該疊層結(jié)構(gòu)。因此，可以將整個(gè)PLD以該疊層結(jié)構(gòu)一體化。
[0170]使用含有半導(dǎo)體材料的襯底900制造的第二晶體管901可以使用η溝道晶體管(nMOSFET)和p溝道晶體管(pMOSFET)中的任一種。在圖14所示的例子中，第二晶體管901因STI (Shallow Trench Isolat1n:淺溝槽隔離)905與其他的元件電分離。通過使用STI905，可以抑制元件分離部中的“鳥嘴”的發(fā)生并可以縮小元件分離部，該“鳥嘴”起因于L0C0S元件分離法。另一方面，在不要求結(jié)構(gòu)的微型化或小型化的半導(dǎo)體裝置中，不需要必須形成STI905而可以使用L0C0S等的元件分離法。在形成有第二晶體管901的襯底900中，形成有添加有硼、磷、砷等的賦予導(dǎo)電性的雜質(zhì)的阱904。
[0171]圖14中的第二晶體管901包括:設(shè)置在襯底900中的溝道形成區(qū)、以夾著溝道形成區(qū)的方式設(shè)置的雜質(zhì)區(qū)906(也稱為源區(qū)及漏區(qū))、設(shè)置在溝道形成區(qū)上的柵極絕緣膜907以及在柵極絕緣膜907上以與溝道形成區(qū)重疊的方式設(shè)置的柵電極層908。柵電極層可以具有疊層包括用來提高加工精度的第一材料的柵電極層與作為布線包括用來實(shí)現(xiàn)低電阻化的第二材料構(gòu)成的柵電極層的結(jié)構(gòu)。例如，柵電極層可以具有添加了賦予導(dǎo)電性的磷等雜質(zhì)的結(jié)晶硅與硅化鎳的疊層結(jié)構(gòu)。注意，并不局限于該結(jié)構(gòu)，可以根據(jù)要求的樣式適當(dāng)?shù)卣{(diào)整材料、疊層數(shù)以及形狀等。
[0172]另外，圖14所示的第二晶體管901也可以為鰭型結(jié)構(gòu)晶體管。在鰭型結(jié)構(gòu)中，半導(dǎo)體襯底的一部分被加工為板狀的突起形狀，并且柵電極層以與突起形狀的長邊方向交叉的方式設(shè)置。柵電極層覆蓋突起結(jié)構(gòu)的上表面及側(cè)面，柵電極層與突起結(jié)構(gòu)中夾著柵極絕緣膜。通過將第二晶體管形成為鰭型結(jié)構(gòu)的晶體管，可以縮小溝道寬度由此實(shí)現(xiàn)晶體管的集成化。另外，較多的電流可以流過晶體管，并且可以提高控制效率，由此可以降低晶體管的截止態(tài)電流及閾值電壓。
[0173]設(shè)置于襯底900中的雜質(zhì)區(qū)906連接有接觸插頭913、915。這里，接觸插頭913、915還用作第二晶體管901的源電極及漏電極。另外，雜質(zhì)區(qū)906與溝道形成區(qū)之間設(shè)置有與雜質(zhì)區(qū)906不同的雜質(zhì)區(qū)。該雜質(zhì)區(qū)根據(jù)引入的雜質(zhì)的濃度成為LDD區(qū)或擴(kuò)展區(qū)來控制溝道形成區(qū)附近的電場(chǎng)分布。在柵電極層908的側(cè)壁上隔著絕緣膜設(shè)置有側(cè)壁絕緣膜909。通過使用該絕緣膜及該側(cè)壁絕緣膜909，可以形成LDD區(qū)或擴(kuò)展區(qū)。
[0174]第二晶體管901被絕緣膜910覆蓋。絕緣膜910可以用作保護(hù)膜，而可以防止雜質(zhì)從外部進(jìn)入溝道形成區(qū)。通過利用使用氮化硅等材料的CVD法形成絕緣膜910，可以在將單晶硅用于溝道形成區(qū)時(shí)通過加熱處理進(jìn)行氫化。當(dāng)絕緣膜910使用具有拉應(yīng)力或壓應(yīng)力的絕緣膜時(shí)，可以使用于溝道形成區(qū)的半導(dǎo)體材料彎曲。通過對(duì)用于η溝道晶體管的溝道形成區(qū)的硅材料施加拉應(yīng)力或通過對(duì)用于P溝道晶體管的溝道形成區(qū)的硅材料施加壓應(yīng)力，可以提聞晶體管的場(chǎng)效應(yīng)遷移率。
[0175]并且，在絕緣膜910上設(shè)置有絕緣膜911，并利用CMP對(duì)絕緣膜911的表面進(jìn)行平坦化處理。由此，可以高精度地在包括第二晶體管901的層上層疊元件層。
[0176]在包括第二晶體管901的層上的層中形成包括將氧化物半導(dǎo)體膜用于溝道形成區(qū)的第一晶體管902及電容器903的層。第一晶體管902為頂柵結(jié)構(gòu)的晶體管。第一晶體管902包括接觸于氧化物半導(dǎo)體膜926的側(cè)面及上表面的源電極層927及漏電極層928，并且在氧化物半導(dǎo)體膜926之上的柵極絕緣膜929上包括柵電極層930。以覆蓋第一晶體管902的方式形成有絕緣膜932。下面，對(duì)第一晶體管902的制造方法進(jìn)行說明。
[0177]在絕緣膜924上形成氧化物半導(dǎo)體膜926。絕緣膜924可以使用氧化娃、氮化娃、氮氧化硅、氧氮化硅、氧化鋁、氮化鋁、氮氧化鋁等無機(jī)絕緣膜。尤其是，絕緣膜924優(yōu)選使用介電常數(shù)低(low-k)的材料，這是因?yàn)榭梢猿浞纸档推鹨蛴诟鞣N電極或布線的重疊的電容。注意，絕緣膜924可以使用含有任意上述材料的多孔絕緣膜。由于多孔絕緣膜具有比致密絕緣膜低的介電常數(shù)，所以可以進(jìn)一步降低由于電極或布線所導(dǎo)致的寄生電容。在本實(shí)施方式中，絕緣膜924是在膜厚度為50nm的氧化鋁膜上層疊膜厚度為300nm左右的氧化娃膜的疊層。
[0178]通過將形成在絕緣膜924上的氧化物半導(dǎo)體膜加工為所希望的形狀，可以形成氧化物半導(dǎo)體膜926。上述氧化物半導(dǎo)體膜的厚度為2nm以上200nm以下,優(yōu)選為3nm以上50nm以下，更優(yōu)選為3nm以上20nm以下。使用氧化物半導(dǎo)體的靶材并通過濺射法形成氧化物半導(dǎo)體膜。另外，氧化物半導(dǎo)體膜可以在稀有氣體(例如氬)氣氛下、在氧氣氛下或在稀有氣體(例如氬)及氧的混合氣氛下通過濺射法形成。
[0179]注意，在利用濺射法形成氧化物半導(dǎo)體膜之前，優(yōu)選通過進(jìn)行引入氬氣體來產(chǎn)生等離子體的反濺射來去除附著在絕緣膜924表面上的灰塵。反濺射是指不對(duì)靶材一側(cè)施加電壓而使用RF電源在氬氣氛中對(duì)襯底一側(cè)施加電壓來在襯底附近形成等離子體以進(jìn)行表面改性的方法。注意也可以使用氮、氦等代替氬氣氛。另外，也可以使用對(duì)氬氣氛添加氧、一氧化二氮等的氣氛。再者，也可以使用對(duì)氬氣氛添加氯、四氟化碳等的氣氛。
[0180]例如，作為氧化物半導(dǎo)體可以使用如下氧化物:氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金屬氧化物如In-Ga-Zn氧化物(也稱為IGZ0)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn 氧化物、In-Gd-Zn 氧化物、In-Tb-Zn 氧化物、In-Dy-Zn 氧化物、In-Ho-Zn 氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金屬氧化物如 In-Sn-Ga-Zn 氧化物、In-Hf-Ga-Zn 氧化物、In-Al-Ga-Zn 氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。氧化物半導(dǎo)體可以含有硅。
[0181]在本實(shí)施方式中，將通過使用包含In (銦)、Ga (鎵)及Zn (鋅)的靶材的濺射法得到的厚度為30nm的In-Ga-Zn類氧化物半導(dǎo)體的薄膜用作氧化物半導(dǎo)體膜。作為上述靶材，優(yōu)選使用原子數(shù)比為In:Ga:Zn=l:l:l、4:2:3、3:l:2、l:l:2、2:l:3或3:1:4的靶材。包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，優(yōu)選為95%以上且低于100%。通過使用高填充率的靶材，形成致密的氧化物半導(dǎo)體膜。
[0182]當(dāng)作為氧化物半導(dǎo)體膜使用In-Zn類材料時(shí)，所使用的靶材的組成比的原子數(shù)比為In:Zn=50:l至1:2 (換算為摩爾數(shù)比則為In2O3:Zn0=25:l至1:4)，優(yōu)選為In:Zn=20:l至1:1 (摩爾數(shù)比為In203:Zn0=10:l至1:2)，更優(yōu)選為In:Zn=15:l至1.5:1 (摩爾數(shù)比為In203:Zn0=15:2至3:4)。例如,在用于形成In-Zn-O類氧化物半導(dǎo)體的祀材中的原子數(shù)比為Ιη:Ζη:0=Χ:Υ:Ζ時(shí)，滿足Ζ>1.5Χ+Υ。通過保持Zn的比率為上述范圍內(nèi)的值，可以提高遷移率。
[0183]在通過濺射法形成作為氧化物半導(dǎo)體膜的In-Sn-Zn類氧化物半導(dǎo)體膜時(shí)，優(yōu)選使用原子數(shù)比為 In:Sn:Zn=l:l:l、2:l:3、l:2:2 或 20:45:35 的 In-Sn-Zn-O 靶材。
[0184]在本實(shí)施方式中，在如下條件下形成氧化物半導(dǎo)體膜:將襯底放置在保持為減壓狀態(tài)的處理室內(nèi)，在去除處理室內(nèi)的殘留水分的同時(shí)引入去除了氫及水分的濺射氣體，并使用上述靶材。進(jìn)行成膜時(shí)的襯底溫度可以為100°c以上且600°C以下，優(yōu)選為200°C以上且400°C以下。通過邊加熱襯底邊進(jìn)行成膜，可以降低包括在形成的氧化物半導(dǎo)體膜中的雜質(zhì)濃度。另外，可以減輕濺射帶來的損傷。為了去除殘留在處理室中的水分，優(yōu)選使用吸附型真空泵。例如，優(yōu)選使用低溫泵、離子泵、鈦升華泵。排氣單元可以使用配備有冷阱的渦輪泵。在對(duì)處理室進(jìn)行排氣的低溫泵中，例如排出氫原子、水(H2O)等包含氫原子的化合物等，由此可以降低在該處理室中形成的氧化物半導(dǎo)體膜中的雜質(zhì)的濃度。
[0185]作為成膜條件的一個(gè)例子，襯底與靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源功率為0.5kW，采用氧(氧流量比率為100%)氣氛。注意，優(yōu)選使用脈沖直流(DC)電源，這是因?yàn)榭梢詼p少在成膜時(shí)產(chǎn)生的灰塵并可以實(shí)現(xiàn)均勻的膜厚度分布。
[0186]當(dāng)將濺射裝置的處理室的泄漏率設(shè)定為IXKTuiPa.πι3/秒以下時(shí)，可以減少當(dāng)通過濺射法形成膜時(shí)混入到氧化物半導(dǎo)體膜中的堿金屬、氫化物等雜質(zhì)。另外，通過作為排氣系統(tǒng)使用上述吸附型真空泵，可以減少堿金屬、氫原子、氫分子、水或氫化物等雜質(zhì)從排氣系統(tǒng)倒流。
[0187]當(dāng)將靶材的純度設(shè)定為99.99%以上時(shí)，可以降低混入到氧化物半導(dǎo)體膜中的堿金屬、氫原子、氫分子、水、羥基或氫化物等。另外，當(dāng)使用上述靶材時(shí)，在氧化物半導(dǎo)體膜中可以降低鋰、鈉、鉀等的堿金屬的濃度。
[0188]為了使氧化物半導(dǎo)體膜盡量不包含氫、羥基及水分，作為成膜的預(yù)處理，優(yōu)選通過在濺射裝置的預(yù)熱室中對(duì)形成有絕緣膜924的襯底900進(jìn)行預(yù)熱，使吸附到襯底900的如水分或氫的雜質(zhì)脫離且進(jìn)行排氣。預(yù)熱的溫度是100°C以上且400°C以下，優(yōu)選是150°C以上且300°C以下。作為設(shè)置在預(yù)熱室中的排氣單元，優(yōu)選是低溫泵。注意，可以省略該預(yù)熱處理。
[0189]注意，作為用來形成氧化物半導(dǎo)體膜926的蝕刻，可以采用干蝕刻及濕蝕刻中的一種或兩種。作為用于干蝕刻的蝕刻氣體，優(yōu)選使用包含氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BC13)、四氯化硅(SiCl4)、四氯化碳(CCl4)等)?；蛘撸€可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(02)、或?qū)ι鲜鰵怏w添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
[0190]作為干蝕刻法,可以使用平行平板型RIE(Reactive 1n Etching:反應(yīng)離子蝕刻)法或ICP (Inductively Coupled Plasma:感應(yīng)稱合等離子體)蝕刻法。為了將該膜蝕刻成所希望的形狀，適當(dāng)?shù)卣{(diào)節(jié)蝕刻條件(施加到線圈型電極的電力量、施加到襯底一側(cè)的電極的電力量、襯底一側(cè)的電極溫度等)。
[0191]作為用于濕蝕刻的蝕刻液，可以使用將磷酸、醋酸和硝酸混合而成的溶液、或者如朽1檬酸或草酸的有機(jī)酸。在本實(shí)施方式中，使用IT0-07N (日本關(guān)東化學(xué)公司制造)。
[0192]可以利用噴墨法形成用來形成氧化物半導(dǎo)體膜926的抗蝕劑掩模。在通過噴墨法形成抗蝕劑掩模時(shí)不需要光掩模；由此可以降低制造成本。
[0193]注意，優(yōu)選在下一個(gè)工序中形成導(dǎo)電膜之前進(jìn)行反濺射，以去除附著在氧化物半導(dǎo)體膜926和絕緣膜924的表面上的抗蝕劑殘留物等。
[0194]注意，有時(shí)在通過濺射法等形成的氧化物半導(dǎo)體膜中包含多量的水分或氫(包括羥基)等的雜質(zhì)。水分或氫容易形成施主能級(jí)，從而用作氧化物半導(dǎo)體中的雜質(zhì)。于是，在本發(fā)明的一個(gè)方式中，為了減少氧化物半導(dǎo)體膜中的水分或氫等雜質(zhì)(脫水化或脫氫化)，優(yōu)選在減壓氣氛、氮或稀有氣體等惰性氣體氣氛、氧氣氣氛或超干燥空氣(使用CRDS (cavityring-down laser spectroscopy:光腔衰蕩光譜法)方式的露點(diǎn)計(jì)進(jìn)行測(cè)定時(shí)的水分量是20ppm (露點(diǎn)換算為_55°C)以下,優(yōu)選的是Ippm以下,更優(yōu)選的是1ppb以下的空氣)氣氛下對(duì)氧化物半導(dǎo)體膜926進(jìn)行加熱處理。
[0195]通過對(duì)氧化物半導(dǎo)體膜926進(jìn)行加熱處理，可以去除氧化物半導(dǎo)體膜926中的水分或氫。具體地，可在250 °C以上且750 °C以下的溫度下執(zhí)行加熱處理，優(yōu)選在400 °C以上且低于基板的應(yīng)變點(diǎn)的溫度下。例如，可以以500°C進(jìn)行大約3分鐘以上且6分鐘以下的加熱處理。當(dāng)使用RTA (Rapid Thermal Anneal:快速熱退火)法作為加熱處理時(shí),可以在短時(shí)間內(nèi)進(jìn)行脫水化或脫氫化；由此可以以超過玻璃襯底的應(yīng)變點(diǎn)的溫度進(jìn)行處理。
[0196]在本實(shí)施方式中，使用加熱處理裝置中之一的電爐。
[0197]注意，加熱處理裝置不局限于電爐，可以具備利用來自電阻發(fā)熱體等的發(fā)熱體的熱傳導(dǎo)或熱輻射來加熱被處理物的裝置。例如，可以使用GRTA (Gas Rapid ThermalAnneal:氣體快速熱退火)裝置、LRTA (Lamp Rapid Thermal Anneal:燈快速熱退火)裝置等RTA裝置。LRTA裝置是利用從燈如鹵素?zé)?、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發(fā)出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進(jìn)行加熱處理的裝置。作為氣體，使用如氬等的稀有氣體或者如氮等的即使進(jìn)行加熱處理也不與被處理物產(chǎn)生反應(yīng)的惰性氣體。
[0198]在加熱處理中，優(yōu)選在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，弓丨入到加熱處理裝置的氮或氦、氖、氬等的稀有氣體的純度優(yōu)選為6N (99.9999%)以上，更優(yōu)選為7N (99.99999%)以上(即，雜質(zhì)濃度為Ippm以下，優(yōu)選為0.1ppm以下)。
[0199]通過上述工序可以降低氧化物半導(dǎo)體膜926中的氫濃度，而使半導(dǎo)體膜926為高純度。由此可以使氧化物半導(dǎo)體膜的穩(wěn)定。另外，通過使用該氫濃度降低而高度純化的氧化物半導(dǎo)體膜，可以制造耐壓性高且截止態(tài)電流顯著低的晶體管?？梢栽谛纬裳趸锇雽?dǎo)體膜之后的任何時(shí)候進(jìn)行上述熱處理。
[0200]另外，也可以通過在氧氣氛下對(duì)氧化物半導(dǎo)體膜926進(jìn)行加熱處理以對(duì)氧化物半導(dǎo)體添加氧，而減少在氧化物半導(dǎo)體膜926中成為施主的氧缺陷。加熱處理的溫度例如是100°C以上且低于350°C，優(yōu)選是150°C以上且低于250°C。上述用于氧氣氛下的加熱處理的氧氣體優(yōu)選不包含水、氫等?；蛘?，導(dǎo)入到加熱處理裝置中的氧氣的純度優(yōu)選為6N(99.9999%)以上，更優(yōu)選設(shè)定為7N (99.99999%)以上(B卩，氧中的雜質(zhì)濃度為Ippm以下，優(yōu)選為0.1ppm以下)。
[0201]或者，可以通過離子注入法或離子摻雜法等對(duì)氧化物半導(dǎo)體膜926添加氧，以減少成為施主的氧缺陷。例如，以2.45GHz的微波成為等離子體狀態(tài)的氧可以被添加到氧化物半導(dǎo)體膜926中。
[0202]下面，對(duì)氧化物半導(dǎo)體膜的結(jié)構(gòu)進(jìn)行說明。
[0203]氧化物半導(dǎo)體膜大致分為單晶氧化物半導(dǎo)體膜和非單晶氧化物半導(dǎo)體膜。非單晶氧化物半導(dǎo)體膜包括非晶氧化物半導(dǎo)體膜、微晶氧化物半導(dǎo)體膜、多晶氧化物半導(dǎo)體膜及CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor:c 軸取向結(jié)晶氧化物半導(dǎo)體)膜等中的任一個(gè)。
[0204]非晶氧化物半導(dǎo)體膜具有無序的原子排列并不具有結(jié)晶成分。其典型例子是即便在微小區(qū)域中也不存在結(jié)晶部且整個(gè)膜都為非晶的氧化物半導(dǎo)體膜。
[0205]微晶氧化物半導(dǎo)體膜例如包括Inm以上且小于1nm的尺寸的微晶(也稱為納米晶)。因此，微晶氧化物半導(dǎo)體膜具有比非晶氧化物半導(dǎo)體膜高的原子排列的有序度。因此，微晶氧化物半導(dǎo)體膜的缺陷態(tài)密度低于非晶氧化物半導(dǎo)體膜。
[0206]CAAC-OS膜是包含多個(gè)結(jié)晶部的氧化物半導(dǎo)體膜之一，大部分的結(jié)晶部的尺寸為能夠容納于一邊短于10nm的立方體內(nèi)的尺寸。因此，有時(shí)包括在CAAC-OS膜中的結(jié)晶部的尺寸為能夠容納于一邊短于10nm、短于5nm或短于3nm的立方體內(nèi)的尺寸。CAAC-0S膜的缺陷態(tài)密度低于微晶氧化物半導(dǎo)體膜。下面，對(duì)CAAC-OS膜進(jìn)行詳細(xì)地說明。
[0207]在CAAC-0S 膜的透射電子顯微鏡(TEM !Transmiss1n Electron Microscope)圖像中，結(jié)晶部與結(jié)晶部之間的邊界，即，觀察不到明確的晶界(grain boundary)。因此,在CAAC-OS膜中，不容易發(fā)生起因于晶界的電子遷移率的降低。
[0208]根據(jù)從大致平行于樣品面的方向觀察的CAAC-OS膜的TEM圖像(截面TEM圖像)，在結(jié)晶部中金屬原子排列為層狀。各金屬原子層具有反映被形成CAAC-OS膜的面(下面，將在形成有CAAC-OS膜之上的面稱為被形成面)或CAAC-OS膜的頂面的形狀并以平行于CAAC-OS膜的被形成面或頂面的方式排列。
[0209]注意，在本說明書中，“平行”是指兩條直線形成的角為-10°以上且10°以下，因此包括角為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角為80°以上且100°以下，因此包括角為85°以上且95°以下的情況。
[0210]另一方面，根據(jù)從大致垂直于樣品面的方向觀察的CAAC-OS膜的TEM圖像(平面TEM圖像)，在結(jié)晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結(jié)晶部之間金屬原子的排列沒有規(guī)律性。
[0211]從截面TEM圖像及平面TEM圖像發(fā)現(xiàn)CAAC-0S膜的結(jié)晶部中的取向性。
[0212]使用X射線衍射(XRD:X-Ray Diffract1n)裝置對(duì)CAAC-0S膜進(jìn)行結(jié)構(gòu)分析。例如，當(dāng)利用out-of-plane (面外)法分析包括InGaZnO4的結(jié)晶的CAAC-OS膜時(shí),在衍射角(2 Θ )為31°附近時(shí)出現(xiàn)峰值。該峰值來源于InGaZnO4結(jié)晶的(009)面，這意味著CAAC-OS膜中的結(jié)晶具有c軸取向性，并且c軸朝向大致垂直于CAAC-OS膜的被形成面或頂面的方向。
[0213]另一方面，當(dāng)利用從大致垂直于c軸的方向使X線入射到樣品的in-plane (面內(nèi))法分析CAAC-OS膜時(shí)，在2 Θ為56°附近時(shí)出現(xiàn)峰值。該峰值來源于InGaZnO4結(jié)晶的(110)面。在此，將2Θ固定為56°附近并在以樣品面的法線向量為軸(Φ軸)旋轉(zhuǎn)樣品的條件下進(jìn)行分析(Φ掃描)。當(dāng)該樣品是InGaZnO4的單晶氧化物半導(dǎo)體膜時(shí)，出現(xiàn)六個(gè)峰值。該六個(gè)峰值來源于相等于(110)面的結(jié)晶面。另一方面，當(dāng)該樣品是CAAC-OS膜時(shí)，即使在將2q固定為56°附近的狀態(tài)下進(jìn)行Φ掃描也不能明確地觀察到峰值。
[0214]由上述結(jié)果可知，在具有c軸取向的CAAC-OS膜中，雖然a軸及b軸的方向在結(jié)晶部之間不同，但是c軸都朝向平行于被形成面或頂面的法線向量的方向。因此，在上述截面TEM圖像中觀察到的排列為層狀的各金屬原子層相當(dāng)于與結(jié)晶的ab面平行的面。
[0215]注意，結(jié)晶部在形成CAAC-OS膜或進(jìn)行加熱處理等晶化處理時(shí)形成。如上所述，結(jié)晶的c軸朝向平行于CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當(dāng)CAAC-OS膜的形狀因蝕刻等而發(fā)生改變時(shí)，結(jié)晶的c軸不一定平行于CAAC-OS膜的被形成面或頂面的法線向量。
[0216]此外，CAAC-OS膜中的晶化度不一定均勻。例如，當(dāng)CAAC-OS膜的結(jié)晶部是由CAAC-OS膜的頂面近旁的結(jié)晶成長而形成時(shí)，有時(shí)頂面附近的晶化度高于被形成面附近的晶化度。另外，當(dāng)對(duì)CAAC-OS膜添加雜質(zhì)時(shí)，被添加了雜質(zhì)的區(qū)域的晶化度改變，CAAC-OS膜中的晶化度根據(jù)區(qū)域而不同。
[0217]注意，當(dāng)利用out-of-plane法分析包括InGaZnO4結(jié)晶的CAAC-OS膜時(shí)，除了在2 Θ為31°附近的峰值之外，有時(shí)還在2 Θ為36。附近觀察到峰值。由于在2Θ為36°附近的峰值來源于ZnGa2O4結(jié)晶的(311)面，因此包括InGaZnO4結(jié)晶的CAAC-OS膜的一部分中含有ZnGa2O4結(jié)晶。優(yōu)選的是，在CAAC-OS膜中2 Θ的峰值出現(xiàn)在31°附近而不出現(xiàn)在36°附近。
[0218]在使用CAAC-OS膜的晶體管中，起因于可見光或紫外光的照射的電特性的變動(dòng)小。因此，該晶體管具有高可靠性。
[0219]注意，氧化物半導(dǎo)體膜例如也可以是包括非晶氧化物半導(dǎo)體膜、微晶氧化物半導(dǎo)體膜和CAAC-OS膜中的兩種以上的疊層膜。
[0220]CAAC-OS膜例如使用多晶的金屬氧化物靶材并通過濺射法形成。當(dāng)離子碰撞到該靶材時(shí)，有時(shí)包含在靶材中的結(jié)晶區(qū)域沿著a-b面劈開，即具有平行于a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時(shí)，通過該平板狀的濺射粒子保持結(jié)晶狀態(tài)到達(dá)襯底，可以形成 CAAC-OS 膜。
[0221]CAAC-OS膜優(yōu)選在如下條件下成膜。
[0222]通過降低成膜時(shí)進(jìn)入CAAC-OS膜的雜質(zhì)的量，可以抑制因雜質(zhì)導(dǎo)致的結(jié)晶狀態(tài)的破壞，例如，通過降低存在于處理室內(nèi)的雜質(zhì)(氫、水、二氧化碳及氮等)的濃度或通過降低成膜氣體中的雜質(zhì)濃度。具體地，使用露點(diǎn)為_80°C以下，優(yōu)選為-100°C以下的成膜氣體。
[0223]通過增加成膜時(shí)的襯底溫度，在濺射粒子到達(dá)襯底之后容易發(fā)生濺射粒子的遷移。具體地，成膜時(shí)的襯底溫度在100°c以上且740°C以下的范圍內(nèi)，優(yōu)選在200°C以上且500°C以下的范圍內(nèi)。通過增加成膜時(shí)的襯底溫度，當(dāng)平板狀的濺射粒子到達(dá)襯底時(shí)，在襯底上發(fā)生遷移，所以濺射粒子的平坦的面附著到襯底。
[0224]優(yōu)選的是，通過增加成膜氣體中的氧比例并對(duì)電力進(jìn)行最優(yōu)化，以減輕成膜時(shí)的等離子體損傷。成膜氣體中的氧比例為30vol.%以上，優(yōu)選為100vol.%。
[0225]以下，作為靶材的一個(gè)例子示出In-Ga-Zn類氧化物靶材。
[0226]將InOx粉末、GaOy粉末及ZnOz粉末混合，進(jìn)行加壓處理，然后在1000°C以上且1500°C以下的溫度下進(jìn)行加熱處理，由此得到作為多晶的In-Ga-Zn類氧化物靶材。注意，X、Y及 Z 都為正數(shù)。這里，InOx, GaOY、ZnOz 的摩爾比例如為 2:2: 1、8:4:3、3:1: 1、1:1: 1、4:2:3或3:1:2?？梢愿鶕?jù)要制造的靶材適當(dāng)?shù)馗淖兎勰┑男螒B(tài)及其摩爾比。
[0227]堿金屬由于不是氧化物半導(dǎo)體的構(gòu)成元素，因此是雜質(zhì)。堿土金屬在它不是構(gòu)成氧化物半導(dǎo)體的元素時(shí)也是雜質(zhì)。當(dāng)與氧化物半導(dǎo)體膜接觸的絕緣膜為氧化物時(shí)，在堿金屬中，Na容易作為Na+擴(kuò)散到該絕緣膜中。另外，在氧化物半導(dǎo)體膜內(nèi)，Na劈開包括在氧化物半導(dǎo)體中的金屬與氧的鍵合或插在其中，而引起因閾值電壓晶體管電特性的劣化(例如，閾值電壓的負(fù)向漂移而導(dǎo)致的常導(dǎo)通狀態(tài)(normally-on state)或遷移率的降低等)及特性的偏差。具體地，利用二次離子質(zhì)譜分析法測(cè)量的Na濃度優(yōu)選為5X 1lfVcm3以下，更優(yōu)選為IXlOlfVcm3以下，進(jìn)一步優(yōu)選為IXlO1Vcm3以下。同樣地，Li濃度優(yōu)選為5X 115/cm3以下，更優(yōu)選為IXlO1Vcm3以下。同樣地，K濃度優(yōu)選為5X1015/cm3以下，更優(yōu)選為I X 115/cm3 以下。
[0228]接著，利用光刻工序形成源電極層927及漏電極層928。具體地，可以以如下方式形成電極層927及漏電極層928，即利用濺射法或真空蒸鍍法在絕緣膜924上形成導(dǎo)電膜之后，將該導(dǎo)電膜加工(進(jìn)行構(gòu)圖化)為預(yù)定的形狀。
[0229]源電極層927及漏電極層928可以具有單層結(jié)構(gòu)或兩層以上的疊層結(jié)構(gòu)并可以使用選自鋁、鉻、銅、鉭、鈦、鑰、鎢的元素；含有上述元素的合金膜等來形成。或者，源電極層927及漏電極層928可以具有在鋁、銅等的金屬膜的下側(cè)或上側(cè)層疊鉻、鉭、鈦、鑰、釹、鈧、釔、鎢等的高熔點(diǎn)金屬膜的結(jié)構(gòu)。優(yōu)選將鋁或銅與高熔點(diǎn)金屬材料組合而使用以避免耐熱性弱或腐蝕性高的問題，。
[0230]例如，源電極層927及漏電極層928可以具有包含硅的鋁膜的單層結(jié)構(gòu)、在鋁膜上層疊鈦膜的兩層結(jié)構(gòu)、或依次層疊鈦膜、鋁膜、鈦膜的三層結(jié)構(gòu)等。Cu-Mg-Al合金、Mo-Ti合金、T1、Mo與氧化膜具有高密接性；因此，當(dāng)源電極層927及漏電極層928具有在Cu-Mg-Al合金、Mo-Ti合金、Ti或者M(jìn)o的導(dǎo)電膜上層疊Cu的導(dǎo)電膜的疊層結(jié)構(gòu)時(shí)，可以提高絕緣膜924與源電極層927及漏電極層928的密接性。
[0231]源電極層927及漏電極層928也可以由導(dǎo)電金屬氧化物形成。作為導(dǎo)電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫混合物、氧化銦氧化鋅混合物或使上述金屬氧化物材料包含硅或氧化硅的材料。
[0232]在形成導(dǎo)電膜之后進(jìn)行加熱處理的情況下，優(yōu)選使導(dǎo)電膜具有承受該加熱處理的耐熱性。
[0233]在本實(shí)施方式中，將膜厚度為10nm的鎢膜用于源電極層927及漏電極層928。
[0234]注意，適當(dāng)?shù)卣{(diào)節(jié)各個(gè)材料及蝕刻條件，以便在導(dǎo)電膜的蝕刻中盡可能不去除氧化物半導(dǎo)體膜926。根據(jù)蝕刻條件，有時(shí)氧化物半導(dǎo)體膜926的露出的部分被部分地蝕刻，從而形成槽部(凹部)。
[0235]在本實(shí)施方式中，作為成為源電極層927及漏電極層928的導(dǎo)電膜使用鎢膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對(duì)上述導(dǎo)電膜選擇性地進(jìn)行濕蝕亥IJ。作為過氧化氫氨水，具體使用以5:2:2的體積比混合31wt%的過氧化氫水、28wt%的氨水和水。或者，也可以使用包含四氟化碳(CF4)、氯(Cl2)、氧的氣體對(duì)上述導(dǎo)電膜進(jìn)行干蝕刻。
[0236]為了縮減在光刻工序中使用的光掩模數(shù)及工序數(shù)，還可以通過使用由多級(jí)灰度掩模形成的抗蝕劑掩模進(jìn)行蝕刻工序，該多級(jí)灰度掩模是使透過的光具有多種強(qiáng)度的掩模。由于使用多級(jí)灰度掩模形成的抗蝕劑掩模具有多種厚度的形狀且可以通過進(jìn)行蝕刻改變其形狀，因此可以將使用多級(jí)灰度掩模形成的抗蝕劑掩模用在加工為不同圖案的多個(gè)蝕刻工序中。由此，可以通過一個(gè)多級(jí)灰度掩模形成至少對(duì)應(yīng)于兩種以上的不同圖案的抗蝕劑掩模。其結(jié)果是，可以縮減曝光掩模數(shù)，還可以縮減與其對(duì)應(yīng)的光刻工序，所以可以實(shí)現(xiàn)工序的簡化。
[0237]另外，也可以在氧化物半導(dǎo)體膜926與源電極層927及漏電極層928之間設(shè)置用作源區(qū)及漏區(qū)的氧化物導(dǎo)電膜。氧化物導(dǎo)電膜的材料優(yōu)選作為成分含有氧化鋅，并優(yōu)選不含有氧化銦。作為這樣的氧化物導(dǎo)電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵坐寸ο
[0238]例如，在形成氧化物導(dǎo)電膜時(shí)，可以一同進(jìn)行形成氧化物導(dǎo)電膜的蝕刻以及形成源電極層927及漏電極層928的蝕刻。
[0239]通過設(shè)置用作源區(qū)及漏區(qū)的氧化物導(dǎo)電膜，可以降低氧化物半導(dǎo)體膜926與源電極層927及漏電極層928之間的電阻，由此可以實(shí)現(xiàn)晶體管的高速工作。另外，通過設(shè)置用作源區(qū)及漏區(qū)的氧化物導(dǎo)電膜，可以提高晶體管的耐壓。
[0240]接著，也可以進(jìn)行使用N20、N2或Ar等氣體的等離子體處理。通過該等離子體處理，去除附著到露出的氧化物半導(dǎo)體膜表面的水等。等離子體處理可以使用氧和氬的混合氣體進(jìn)行。
[0241]在進(jìn)行等離子體處理之后，以覆蓋源電極層927及漏電極層928與氧化物半導(dǎo)體膜926的方式形成柵極絕緣膜929。然后，在柵極絕緣膜929上，以與氧化物半導(dǎo)體膜926重疊的方式形成柵電極層930，由此形成成為電容器的上部電極層931的導(dǎo)電膜。
[0242]柵極絕緣膜929例如可以使用氧氮化硅膜形成。注意，柵極絕緣膜929優(yōu)選盡量地不含有水分或氫等雜質(zhì)，并且柵極絕緣膜929可以是單層的絕緣膜或多個(gè)絕緣膜的疊層。若柵極絕緣膜929中含有氫，該氫則侵入氧化物半導(dǎo)體膜926中或者氫抽出氧化物半導(dǎo)體膜926中的氧，而使氧化物半導(dǎo)體膜926具有低電阻(η型導(dǎo)電性)，而其結(jié)果是有可能生成寄生溝道。因此，為了使柵極絕緣膜929盡量不含有氫，成膜時(shí)不使用氫是十分重要的。柵極絕緣膜929優(yōu)選使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化硅膜、氮氧化硅膜、氮化鋁膜或氮氧化鋁膜等。當(dāng)使用多個(gè)層疊的絕緣膜時(shí)，將氮的比率低的氧化硅膜、氧氮化硅膜等絕緣膜形成地與上述阻擋性高的絕緣膜相比更接近氧化物半導(dǎo)體膜926。然后，在其間夾著氮比率低的絕緣膜且以與源電極層927、漏電極層928及氧化物半導(dǎo)體膜926重疊的方式形成阻擋性高的絕緣膜。通過使用阻擋性高的絕緣膜，可以防止水分或氫等雜質(zhì)侵入到氧化物半導(dǎo)體膜926內(nèi)、柵極絕緣膜929內(nèi)或者氧化物半導(dǎo)體膜926與其他絕緣膜的界面及其近旁。此外，以與氧化物半導(dǎo)體膜926接觸的方式形成氮比率低的如氧化硅膜、氧氮化硅膜等絕緣膜可以防止阻擋性高的絕緣膜直接接觸于氧化物半導(dǎo)體膜 926。
[0243]在本實(shí)施方式中，將利用濺射法形成的膜厚度為20nm的氧氮化硅膜用作柵極絕緣膜929。成膜時(shí)的襯底溫度可以為室溫以上400°C以下，在本實(shí)施方式中為300°C。
[0244]也可以在形成柵極絕緣膜929之后進(jìn)行加熱處理。該加熱處理在氮、超干燥空氣或稀有氣體(氬、氦等)的氣氛下優(yōu)選以200°C以上且400°C以下，例如250°C以上且350°C以下的溫度下進(jìn)行。氣體的含水量為20ppm以下，優(yōu)選為Ippm以下，更優(yōu)選為1ppb以下。在本實(shí)施方式中，例如，在氮?dú)夥障乱?50°C進(jìn)行I小時(shí)的加熱處理。通過在設(shè)置了含有氧的柵極絕緣膜929之后進(jìn)行加熱處理，即使因?qū)ρ趸锇雽?dǎo)體膜926進(jìn)行的之前的加熱處理而使氧化物半導(dǎo)體膜926中產(chǎn)生氧缺陷，也可以從柵極絕緣膜929向氧化物半導(dǎo)體膜926中供應(yīng)氧。通過將氧供應(yīng)到氧化物半導(dǎo)體膜926，可以降低氧化物半導(dǎo)體膜926中成為施主的氧缺陷，并恢復(fù)化學(xué)計(jì)量組成比。其結(jié)果是，可以使氧化物半導(dǎo)體膜926實(shí)質(zhì)上為i型，并可以減輕因氧缺陷造成的晶體管的電特性偏差，由此可以改善電特性。只要是在形成柵極絕緣膜929之后，就對(duì)進(jìn)行該加熱處理的時(shí)序沒有特別的限定。當(dāng)該加熱處理與其他的工序兼用時(shí)，可以在不增加工序數(shù)的情況下使氧化物半導(dǎo)體膜926實(shí)質(zhì)上為i型。
[0245]可以在在柵極絕緣膜929上形成導(dǎo)電膜，然后通過對(duì)該導(dǎo)電膜進(jìn)行圖案化而形成柵電極層930及上部電極層931。
[0246]柵電極層930及上部電極層931分別為1nm至400nm,優(yōu)選為10nm至300nm。在本實(shí)施方式中，通過如下方法形成柵電極層930及上部電極層931:在利用濺射法在膜厚度為30nm的氮化鉭上層疊膜厚度為135nm的鎢來形成柵極用的導(dǎo)電膜之后，通過對(duì)該導(dǎo)電膜進(jìn)行蝕刻來將其加工(構(gòu)圖)為所希望的形狀。注意，還可以利用噴墨法形成抗蝕劑掩模。利用噴墨法形成抗蝕劑掩模時(shí)不需要光掩模；由此可以降低制造成本。
[0247]通過上述工序，形成第一晶體管902。
[0248]注意，以第一晶體管902為單柵結(jié)構(gòu)的晶體管進(jìn)行了說明；如有需要，可以制造包括彼此電連接的多個(gè)柵電極而形成包括多個(gè)溝道形成區(qū)的多柵結(jié)構(gòu)的晶體管。
[0249]在上述制造方法中，源電極層927及漏電極層928在氧化物半導(dǎo)體膜926之后形成。因此，如圖14所示，源電極層927及漏電極層928形成在氧化物半導(dǎo)體膜926之上。或者，源電極層927及漏電極層928可以形成在氧化物半導(dǎo)體膜926之下，即，可以設(shè)置于氧化物半導(dǎo)體膜926與絕緣膜924之間。
[0250]注意，接觸于氧化物半導(dǎo)體膜926的絕緣膜，即，絕緣膜924及柵極絕緣膜929可以使用含有第13族元素及氧的絕緣材料形成。氧化物半導(dǎo)體材料包含第13族元素的材料較多，包含第13族元素的絕緣材料與氧化物半導(dǎo)體的搭配良好。因此，當(dāng)將含有第13族元素的絕緣材料用于與氧化物半導(dǎo)體膜接觸的絕緣膜時(shí)，可以使與氧化物半導(dǎo)體膜保持良好的界面狀態(tài)。
[0251]作為包含第13族元素的絕緣材料的例子，有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多于含鎵量(at.%)的物質(zhì)，氧化鎵鋁是指含鎵量(at.%)等于或多于含鋁量(at.%)的物質(zhì)。
[0252]例如，以接觸于包含鎵的氧化物半導(dǎo)體膜的方式形成包含氧化鎵的絕緣膜，由此可以降低界面的氫堆積?；蛘撸褂冒趸X的材料形成絕緣膜是有效的。注意，因?yàn)檠趸X具有不容易透過水的特性，所以為了防止水侵入到氧化物半導(dǎo)體膜中，優(yōu)選使用包含氧化鋁的材料。
[0253]優(yōu)選通過在氧氣氛下進(jìn)行熱處理、氧摻雜等，不僅對(duì)接觸于氧化物半導(dǎo)體膜926的絕緣膜的表面并對(duì)其內(nèi)部添加氧，從而使其處于包含多于化學(xué)計(jì)量組成的氧比例的狀態(tài)。在此，“氧摻雜”包括將等離子體化的氧添加到塊體中的氧等離子體摻雜?？梢允褂秒x子注入法或離子摻雜法進(jìn)行氧摻雜。
[0254]通過進(jìn)行氧摻雜處理，可以形成包括氧比例多于化學(xué)計(jì)量組成的區(qū)域的絕緣膜。當(dāng)使具備這種區(qū)域的絕緣膜與氧化物半導(dǎo)體膜接觸時(shí)，絕緣膜中的過剩的氧被供應(yīng)到氧化物半導(dǎo)體膜中，而可以減少氧化物半導(dǎo)體膜中或氧化物半導(dǎo)體膜與絕緣膜的界面中的氧缺陷。由此，可以使氧化物半導(dǎo)體膜成為i型或無限趨近于i型。
[0255]注意，也可以將包括氧比例多于化學(xué)計(jì)量組成的區(qū)域的絕緣膜用于與氧化物半導(dǎo)體膜926接觸的絕緣膜中的位于上層的絕緣膜和位于下層的絕緣膜中的一方；但是，優(yōu)選用于與氧化物半導(dǎo)體膜926接觸的絕緣膜的雙方。通過將包括氧比例多于化學(xué)計(jì)量組成的氧的區(qū)域的絕緣膜用于與氧化物半導(dǎo)體膜926接觸的絕緣膜中的位于上層及下層的絕緣膜，以形成夾著氧化物半導(dǎo)體膜926的結(jié)構(gòu)，可以進(jìn)一步提高上述效果。
[0256]用于氧化物半導(dǎo)體膜926的上層或下層的絕緣膜可以包含相同的構(gòu)成元素或不同的構(gòu)成元素。與氧化物半導(dǎo)體膜926接觸的絕緣膜可以是各包括氧比例多于化學(xué)計(jì)量組成的區(qū)域的絕緣膜的疊層。
[0257]注意，在本實(shí)施方式中，第一晶體管902具有頂柵結(jié)構(gòu)。第一晶體管902包括背柵電極層923。通過設(shè)置背柵電極層可以更容易地得到第一晶體管902的常截止特性。例如，當(dāng)將背柵電極層923的電位設(shè)定為GND或固定電位時(shí)，可以使第一晶體管902的閾值電壓進(jìn)一步向正方向漂移，由此可以形成常截止化的晶體管。
[0258]為了使上述第二晶體管901、第一晶體管902及電容器903電連接來形成電路，在各層間以及上層上層疊用于連接的布線層的單層或多個(gè)層。
[0259]在圖14中，例如為了形成圖3中的開關(guān)的一個(gè)組，第二晶體管901的源極和漏極中的一方通過接觸插頭913與布線層914電連接。布線層914與可編程邏輯元件的輸出端子電連接。第二晶體管901的源極和漏極中的另一方通過接觸插頭915與布線層916電連接。布線層916與其它的可編程邏輯元件的輸入端子電連接。第二晶體管901的柵極通過接觸插頭917、布線層918、接觸插頭921、布線層922、接觸插頭925與第一晶體管902的漏電極層928電連接。該漏電極層928在圖14中沿右方向延伸而用作電容器903的下部電極層。在漏電極層928上設(shè)置有第一晶體管902的柵極絕緣膜929。該柵極絕緣膜929在形成有電容器903的區(qū)域用作電容器903的電極間介電膜。該電極間介電膜上設(shè)置有上部電極層931，上部電極層931通過接觸插頭935與布線層936電連接。布線層936是用來選擇儲(chǔ)存有開關(guān)中的一個(gè)配置數(shù)據(jù)的組的布線。
[0260]布線層914、918、916、922、936及背柵電極層923埋入絕緣膜中。這些布線層等優(yōu)選使用例如銅、鋁等低電阻的導(dǎo)電性材料?；蛘?，布線層可以將利用CVD法形成的石墨烯作為導(dǎo)電性材料來形成。石墨烯是指具有Sp2鍵的I原子層的碳分子片或者2層至100層的碳分子片的疊層。作為該石墨烯的制造方法的例子，有在金屬催化劑上形成石墨烯的熱CVD法；以及通過照射紫外光在局部生成等離子體，不使用催化劑而由甲烷形成石墨烯的等離子體CVD法。
[0261]通過采用上述低電阻的導(dǎo)電性材料，可以降低通過布線層傳播的信號(hào)的RC延遲。當(dāng)作為布線層使用銅時(shí)，為了防止銅向溝道形成區(qū)擴(kuò)散，形成阻擋膜。例如，阻擋膜可以是由氮化鉭、氮化鉭與鉭的疊層、氮化鈦、氮化鈦與鈦的疊層等形成的膜，但是只要具有防止布線材料的擴(kuò)散的功能且具有與布線材料或絕緣膜等的附著性，就不局限于包含上述材料的膜。阻擋膜可以獨(dú)自地形成或可以將形成阻擋膜的材料包含于布線材料中，并通過加熱處理使其析出于設(shè)置在絕緣膜中的開口的內(nèi)壁來形成。
[0262]絕緣膜911、912、919、920、933、934可以使用氧化硅、氧氮化硅、氮氧化硅、BPSG(Boron Phosphorus Silicate Glass:硼憐娃玻璃)、PSG (Phosphorus Silicate Glass:磷硅玻璃)、添加有碳的氧化硅(S1C)、添加有氟的氧化硅(S1F)、作為以Si(OC2H5)4S原料的氧化娃的 TEOS (Tetraethyl orthosilicate:四乙氧基娃燒)、HSQ (HydrogenSilsesqu1xane:氫娃倍半環(huán)氧乙燒)、MSQ(Methyl Silsesqu1xane:甲基娃倍半環(huán)氧乙燒)、OSG(Organo Silicate Glass:有機(jī)娃酸鹽玻璃)、有機(jī)聚合物類材料等的絕緣體。當(dāng)進(jìn)行半導(dǎo)體裝置的微型化時(shí)，由于布線之間的寄生電容變?yōu)槊黠@而信號(hào)延遲增大，所以氧化硅的相對(duì)介電常數(shù)(k=4.0至4.5)過高，因此優(yōu)選使用k為3.0以下的材料。并且，由于在將布線埋入該絕緣膜之后進(jìn)行CMP處理，所以要求絕緣膜具有機(jī)械強(qiáng)度。只要確保該機(jī)械強(qiáng)度，就可以使它們多孔(porous)化而具有低介電常數(shù)。絕緣膜通過濺射法、CVD法、包括旋涂法(Spin On Glass:旋涂玻璃,也稱為SOG)的涂敷法等形成。
[0263]在絕緣膜911、912、919、920、933、934上，也可以在將布線材料埋入上述絕緣膜中之后，另外設(shè)置用作利用CMP等進(jìn)行平坦化處理時(shí)的蝕刻停止膜的絕緣膜。
[0264]布線層914、918、916、922、936以及背柵電極層923上設(shè)置有阻擋膜，阻擋膜上設(shè)置有保護(hù)膜。阻擋膜是用來防止銅等的布線材料的擴(kuò)散的膜。阻擋膜可以使用氮化硅或SiC、SiB0N等的絕緣材料形成。注意，較厚的阻擋膜會(huì)增大布線間電容；因此優(yōu)選選擇具有阻擋性且低介電常數(shù)的材料。
[0265]接觸插頭913、915、917、921、925、935各通過在絕緣膜中形成高寬高比的開口(輔助孔)并埋入鎢等導(dǎo)電材料而形成。優(yōu)選通過各向異性高的干蝕刻來形成開口，尤其優(yōu)選通過反應(yīng)離子刻蝕法(RIE法)來形成開口。開口的內(nèi)壁形成有由鈦膜、氮化鈦膜或上述膜的疊層膜等形成的阻擋膜(擴(kuò)散防止膜)，阻擋膜的內(nèi)部被填充有摻雜了鎢或磷等的多晶硅等材料。例如，可以通過包層CVD (blanket CVD)法在輔助孔內(nèi)埋入鎢，并利用CMP使接觸插頭的上表面平坦化。
[0266]另外，最上層設(shè)置有保護(hù)絕緣膜937，用來防止來自外部的水分或污染物侵入半導(dǎo)體裝置。保護(hù)絕緣膜937可以具有使用氮化硅、氧氮化硅、氮氧化硅等材料的單層或疊層。
[0267]通過采用上述半導(dǎo)體裝置的結(jié)構(gòu)，使用包括第一半導(dǎo)體材料且能夠進(jìn)行高速工作的晶體管與包括截止態(tài)電流極小的第二半導(dǎo)體材料的晶體管的組合，從而可以制造包括能夠以低耗電量進(jìn)行高速工作的邏輯電路的PLD等半導(dǎo)體裝置。
[0268]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0269]實(shí)施方式9
根據(jù)本發(fā)明的一個(gè)方式的半導(dǎo)體裝置或PLD可以用于如下各領(lǐng)域的電子設(shè)備:數(shù)字信號(hào)處理裝置、軟件無線電裝置(software-defined rad1 devices)、航空電子設(shè)備(如通信設(shè)備、導(dǎo)航系統(tǒng)、自動(dòng)駕駛系統(tǒng)(autopilot systems)、飛行管理系統(tǒng)等與航空有關(guān)的電子設(shè)備)、醫(yī)學(xué)圖像處理裝置、語音識(shí)別裝置、暗號(hào)裝置、機(jī)械裝置的模擬器、射電天文學(xué)中的射電望遠(yuǎn)鏡等。還可以應(yīng)用于ASIC原型(ASIC prototyping)、生物信息學(xué)(b1informatics)令頁域。
[0270]作為民生設(shè)備的例子，有顯示設(shè)備、個(gè)人計(jì)算機(jī)、具備記錄媒體的圖像再現(xiàn)裝置(能夠再現(xiàn)如DVD (Digital Versatile Disc:數(shù)字通用磁盤)等記錄媒體并具有能夠顯示其圖像的顯示器的裝置)等電子設(shè)備。作為其他例子，還有移動(dòng)電話、包括便攜式在內(nèi)的游戲機(jī)、便攜式信息終端、電子書閱讀器、例如攝像機(jī)和數(shù)碼相機(jī)等影像拍攝裝置、護(hù)目鏡型顯示器(頭戴式顯示器)、導(dǎo)航系統(tǒng)、音頻再現(xiàn)裝置(例如，汽車音頻系統(tǒng)和數(shù)字音頻播放器等)、復(fù)印機(jī)、傳真機(jī)、打印機(jī)、多功能打印機(jī)等。圖15A至15F示出這些電子設(shè)備的具體例子。
[0271]圖15A示出便攜式游戲機(jī)，其包括框體5001、框體5002、顯示部5003、顯示部5004、麥克風(fēng)5005、揚(yáng)聲器5006、操作鍵5007、觸屏筆5008等。注意，雖然圖15A所示的便攜式游戲機(jī)包括兩個(gè)顯示部5003和顯示部5004，但顯示部的數(shù)目不限于兩個(gè)。
[0272]圖15B不出便攜式信息終端,其包括第一框體5601、第二框體5602、第一顯不部5603、第二顯示部5604、連接部5605、操作鍵5606等。第一顯示部5603設(shè)置在第一框體5601中，第二顯不部5604設(shè)置在第二框體5602中。第一框體5601與第二框體5602通過連接部5605連接，第一框體5601與第二框體5602之間的角度可以通過連接部5605改變。第一顯示部5603中的圖像可以根據(jù)第一框體5601與第二框體5602之間的角度進(jìn)行切換。也可以對(duì)第一顯示部5603和第二顯示部5604中的至少一個(gè)使用附加有位置輸入裝置的功能的顯示裝置。注意，可以通過在顯示裝置設(shè)置觸摸屏來附加位置輸入裝置的功能?；蛘撸梢酝ㄟ^在顯示裝置的像素部設(shè)置也稱為光電傳感器的光電轉(zhuǎn)換元件來附加位置輸入裝置的功能。
[0273]圖15C示出筆記本式個(gè)人計(jì)算機(jī)，其包括框體5401、顯示部5402、鍵盤5403及指向裝置5404等。
[0274]圖1?示出電冷藏冷凍箱，其包括框體5301、冷藏室門5302、冷凍室門5303等。
[0275]圖15E示出攝像機(jī)，其包括第一框體5801、第二框體5802、顯示部5803、操作鍵5804、透鏡5805、連接部5806等。操作鍵5804及透鏡5805設(shè)置在第一框體5801中，顯示部5803設(shè)置在第二框體5802中。第一框體5801與第二框體5802通過連接部5806連接，第一框體5801與第二框體5802之間的角度可以通過連接部5806改變。顯示部5803中的圖像可以根據(jù)第一框體5801與第二框體5802之間的角度進(jìn)行切換。
[0276]圖15F示出一般的汽車，其包括車體5101、車輪5102、儀表盤5103及燈5104等。
[0277]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0278]實(shí)施方式10
接著，對(duì)具有使用氧化物半導(dǎo)體(OS)膜的晶體管的開關(guān)與包括使用硅(Si)膜的晶體管和一對(duì)反相器的開關(guān)之間的工作上的區(qū)別進(jìn)行說明。
[0279]圖16示出包括使用OS膜的晶體管的組720a以及包括使用硅(Si)膜的晶體管和一對(duì)反相器的組720b的電路圖。圖16還示出組720a及組720b中的節(jié)點(diǎn)FD的電位的時(shí)序圖以及供應(yīng)到布線721且含有配置數(shù)據(jù)的信號(hào)IN的電位的時(shí)序圖。
[0280]在組720a及組720b各組中，晶體管701的導(dǎo)通狀態(tài)或截止?fàn)顟B(tài)且由布線722的電位控制，對(duì)應(yīng)于由布線721供應(yīng)的配置數(shù)據(jù)的電位被保持于節(jié)點(diǎn)FD，來控制晶體管702的導(dǎo)通狀態(tài)或截止?fàn)顟B(tài)。注意，圖16所示的時(shí)序圖示出晶體管702是η溝道晶體管時(shí)的例子。
[0281]在組720b中，節(jié)點(diǎn)FD的電位通過反相器780及反相器781被保持。另一方面，在組720a中，節(jié)點(diǎn)FD的電位使用包括OS膜的的晶體管701的極小的截止態(tài)電流被保持。因此，當(dāng)晶體管701在組720a中為截止?fàn)顟B(tài)時(shí)，節(jié)點(diǎn)FD用作與其它的電極或布線之間的絕緣性極高的浮遊電極。因此，與組720b相比，組720a可以使用更少的晶體管保持節(jié)點(diǎn)FD的電位。
[0282]由于節(jié)點(diǎn)FD在組720a中變?yōu)楦∵[狀態(tài)，可以期待下述增壓(Boosting)效果。具體而言，當(dāng)節(jié)點(diǎn)FD在組720a中為浮遊狀態(tài)時(shí)，隨著信號(hào)IN的電位從低電平變?yōu)楦唠娖剑蚓w管702所具有的各種電容，節(jié)點(diǎn)FD的電位上升。當(dāng)被寫入組720a的配置數(shù)據(jù)為“O”時(shí)，晶體管702處于弱反模式，因此在源極與柵極間形成電容Cgs，而柵極使節(jié)點(diǎn)FD的電位上升。另一方面，當(dāng)寫入組720a的配置數(shù)據(jù)為“I”時(shí)，晶體管702處于強(qiáng)反模式，溝道形成區(qū)與柵極間形成電容Cox，而柵極如電容Cgs使節(jié)點(diǎn)FD的電位上升。因此，當(dāng)配置數(shù)據(jù)為“I”時(shí)，引起節(jié)點(diǎn)FD的電位上升的晶體管702的電容比配置數(shù)據(jù)為“O”時(shí)要大。因此，與配置數(shù)據(jù)為“O”時(shí)相比，組720a可以在配置數(shù)據(jù)為“I”時(shí)獲得伴隨信號(hào)IN的電位變化節(jié)點(diǎn)FD的電位上升更高的增壓效果。通過上述增壓效果，組720a的開關(guān)速度在配置數(shù)據(jù)為“I”時(shí)提高，在配置數(shù)據(jù)為“O”時(shí)晶體管702被關(guān)閉。
[0283]在包含于一般的PLD的布線資源中的開關(guān)中，采用用來提高集成密度的η溝道晶體管。但是，上述開關(guān)存在由于通過η溝道晶體管的柵極的信號(hào)的電位因閾值電壓而下降，而使開關(guān)速度降低的問題。提出了一種對(duì)η溝道晶體管的柵極施加高電位的過驅(qū)動(dòng)方法以提高開關(guān)速度；但是，采用該方法有可能導(dǎo)致用作開關(guān)的η溝道晶體管的可靠性下降。相反地，在本發(fā)明的一個(gè)方式中，當(dāng)配置數(shù)據(jù)為“I”時(shí)，上述增壓效果可以以不使用過驅(qū)動(dòng)的方式提高組720a的開關(guān)速度；因此可以在不影響可靠性的情況下提高開關(guān)速度。
[0284]在組720b中，節(jié)點(diǎn)FD的電位因增壓效果而上升，但是通過反相器780及反相器781立刻回到原來的電位。因此，組720b無法利用增壓效果提高開關(guān)速度。
[0285]與文獻(xiàn)I (K.C.Chun, P.Jain, J.H.Lee, and C.H.Kim, "A 3T GainCell Embedded DRAM Utilizing Preferential Boosting for High Density and LowPower On-Die Caches", IEEE Journal of Solid-State Circuits, vol.46, n0.6,pp.1495-1505, June 2011)、文獻(xiàn) 2 (F.Eslami and M.Sima, "Capacitive Boostingfor FPGA Interconnect1n Networks", Int.Conf.0n Field Programmable Logic andApplicat1ns, 2011, pp.453-458)不同，組720a可以期待其他有利的效果。
[0286]由于文獻(xiàn)I中的電路結(jié)構(gòu)以提高DRAM的數(shù)據(jù)保持時(shí)間及讀取速度為目的，因此存儲(chǔ)單元的數(shù)量多且連接于存儲(chǔ)單元的輸出的讀取用的位線(RBL)具有高寄生電容。相反地，在組720a中，由于信號(hào)OUT被供應(yīng)至CMOS的柵極，因此組720a的輸出側(cè)的寄生電容比文獻(xiàn)I的情況要小。為此，伴隨晶體管702的電容Cgs引起的節(jié)點(diǎn)FD的電位上升以及漏極與柵極間形成的電容Cgd，可以獲得信號(hào)OUT的電位上升的間接增壓效果。換言之，當(dāng)將組720a作為控制布線間的連接的開關(guān)電路時(shí)，因?yàn)殚g接增壓效果而可以進(jìn)一步提高開關(guān)速度。另夕卜，與文獻(xiàn)2的情況相比，組720a可以使用更少的晶體管保持上升了的節(jié)點(diǎn)FD的電位。
[0287]為了驗(yàn)證上述增壓效果，制造兩種各段的輸出都配置有組720a或組720b的101段的環(huán)形振蕩器(RO)電路的TEG，并利用振蕩頻率對(duì)組720a或組720b的延遲時(shí)間進(jìn)行了評(píng)價(jià)。包括在RO電路的TEG的反相器中的η溝道晶體管和P溝道晶體管的溝道寬度W分別為16 μ m和32 μ m。組720a及組720b所包括的晶體管702的溝道寬度W為16 μ m。組720a所具有的晶體管701的溝道寬度W為4 μ m，組720b所包括的晶體管701的溝道寬度W為8 μ m。組720b的反相器780及反相器781所包括的η溝道晶體管與ρ溝道晶體管的溝道寬度W分別為4 μ m和8 μ m。包括娃膜的η溝道晶體管及ρ溝道晶體管的溝道長度L都為0.5 μ m。作為組720a中的晶體管701，使用包括含有In-Ga-Zn類氧化物的CAAC-OS膜且溝道長度LSlym的晶體管。晶體管701層疊于使用硅膜的晶體管上。
[0288]將RO電路的TEG中的電源電壓(VDDkq)與組720b的反相器780及反相器781的電源電壓(VDDmem)的差稱為過驅(qū)動(dòng)電壓(Overdrive Voltage),并測(cè)定了對(duì)應(yīng)于過驅(qū)動(dòng)電壓的一段RO的延遲時(shí)間。注意，施加至布線722及布線721的高電平電位與低電平電位的電位差相當(dāng)于VDDmem。
[0289]圖17示出延遲時(shí)間的測(cè)定結(jié)果。在圖17中，橫軸表示過驅(qū)動(dòng)電壓(mV),縱軸表示一段RO的延遲時(shí)間。注意，在圖17中，縱軸的延遲時(shí)間表示相對(duì)于VDDkq為2.00V、過驅(qū)動(dòng)電壓為OV時(shí)的延遲時(shí)間的測(cè)定值的值。在圖17中，VDDkq為2.0OV時(shí)的延遲時(shí)間以實(shí)線表示，VDDeo為2.25V時(shí)的延遲時(shí)間以點(diǎn)劃線表示，VDDeo為2.50V時(shí)的延遲時(shí)間以虛線表示。
[0290]如圖17所示，包括組720a的RO電路比包括組720b的RO電路的延遲時(shí)間短，由此可以確認(rèn)延遲時(shí)間根據(jù)組720a與組720b的結(jié)構(gòu)而不同。
[0291]另外，如圖17所不，在組720b中，VDDrq越低通過提聞過驅(qū)動(dòng)電壓開關(guān)速度被提聞的過驅(qū)動(dòng)效果越顯著。但是，即使施加VDDkq的0.2倍以上的過驅(qū)動(dòng)電壓，在組720b的開關(guān)速度還是不比720a的開關(guān)速度高。注意，當(dāng)配置數(shù)據(jù)被寫入到組720a中時(shí)，因晶體管701的閾值電壓節(jié)點(diǎn)FD的電位下降，因此節(jié)點(diǎn)FD的電位變?yōu)榈陀赩DD.。盡管這樣，值得注意的是沒有被施加過驅(qū)動(dòng)電壓的組720a的開關(guān)速度還是比被施加過驅(qū)動(dòng)電壓的組720b高。
[0292]還確認(rèn)到在施加相同的過驅(qū)動(dòng)電壓時(shí),包括組720a的RO電路的耗電量小于包括組720b的RO電路的耗電量。
[0293]利用對(duì)應(yīng)于上述RO電路的TEG的SPICE模擬，評(píng)價(jià)伴隨包括組720a的RO電路中的信號(hào)IN的電位的上升的節(jié)點(diǎn)FD的電位的上升。在模擬中，VDDkqS 2.5V。模擬的結(jié)果示出:伴隨信號(hào)IN的電位的上升，當(dāng)配置數(shù)據(jù)為“I”時(shí)，節(jié)點(diǎn)FD的電位上升0.75V，當(dāng)配置數(shù)據(jù)為“O”時(shí)，節(jié)點(diǎn)FD的電位上升0.07V。
[0294]如上所述，結(jié)果表明，在包括組720a的半導(dǎo)體裝置即使在不使用過驅(qū)動(dòng)電壓僅使用單一的電源電壓時(shí)也可以實(shí)現(xiàn)耗電量降低、開關(guān)速度提高等高性能。
[0295]本實(shí)施方式可以與其他實(shí)施方式適當(dāng)?shù)亟M合而實(shí)施。
[0296]附圖標(biāo)記說明
30 =LUT ；31:多路復(fù)用器；32:多路復(fù)用器；33:多路復(fù)用器；34:多路復(fù)用器；35:多路復(fù)用器；36:多路復(fù)用器；37:多路復(fù)用器；40 =LUT ；41:多路復(fù)用器；42:多路復(fù)用器；43:多路復(fù)用器;44:0R電路；51:晶體管；52:反相器；53:反相器；54:反相器；60:開關(guān)；61a:第一晶體管；61b:第一晶體管；61c:第一晶體管；62a:第二晶體管；62b:第二晶體管；62c:第二晶體管；63_1:布線；63_2:布線；64_la:布線；64_lb:布線；64_lc:布線；64_2a:布線；64_2b:布線；64_2c:布線；65a:布線；65b:布線；65c:布線；65_la:布線；65_lb:布線；65_lc:布線；65_2a:布線；65_2b:布線；65_2c:布線；66a:電容器；66b:電容器；66c:電容器；101:邏輯陣列；102:可編程邏輯元件；103a:水平布線群；103b:垂直布線群；104:開關(guān)盒；105:輸出端子；106:開關(guān)群；110:布線；111:布線；112:開關(guān)；113:開關(guān)；114:開關(guān)；115:開關(guān)；116:開關(guān)；117:開關(guān)；200:開關(guān)；201a:第一晶體管；201b:第一晶體管；201c:第一晶體管；202a:第二晶體管；202b:第二晶體管；202c:第二晶體管；203a:節(jié)點(diǎn)；203b:節(jié)點(diǎn);203c:節(jié)點(diǎn)；204a:電容器；204b:電容器；204c:電容器；205a:布線；205b:布線；205c:布線；206a:布線；206b:布線；206c:布線；207:布線；210:布線；211:布線；212:可編程邏輯元件；213:查找表；214:觸發(fā)器；215:AND:電路；216:布線；217布線；218:可編程邏輯元件；219:查找表；220:觸發(fā)器；221 =AND電路；230:組；231:組；232:組；300:開關(guān)；301a:第一晶體管；301b:第一晶體管；301c:第一晶體管；302a:第_.晶體管；302b:第二晶體管；302c:第二晶體管；303a:節(jié)點(diǎn)；303b:節(jié)點(diǎn)；303c:節(jié)點(diǎn)；304a:電容器；304b:電容器；304c:電容器；305a:布線;305b:布線；305c:布線;306a:布線；306b:布線；306c:布線；307:布線；310:布線；311:布線；312:可編程邏輯元件；313:查找表；314:觸發(fā)器；315 =AND電路；316:布線；317:布線；318:可編程邏輯元件；319:查找表；320:觸發(fā)器；321 =AND電路；330:組；331:組；332:組；400:開關(guān)；401a:第一晶體管；401b:第一晶體管；401n:第一晶體管；402a:第二晶體管；402b:第二晶體管；402n:第二晶體管；403a:節(jié)點(diǎn)；403b:節(jié)點(diǎn)；403n:節(jié)點(diǎn)；404a:電容器；404b:電容器；404n:電容器；405a:布線；405b:布線；405n:布線；406a:布線；406b:布線；406n:布線；407:布線；410:布線；411:布線；412:可編程邏輯元件；413:查找表；414:觸發(fā)器；415 =AND電路；418:可編程邏輯元件；419:查找表；420:觸發(fā)器；421 =AND電路；430:組；431:組；432:組；500:開關(guān)；501a:第一晶體管；501b:第一晶體管；502a:第二晶體管；502b:第二晶體管；503a:節(jié)點(diǎn)；503b:節(jié)點(diǎn)；504a:電容器；504b:電容器;505a:布線；505b:布線；506a:布線；506b:布線；507:布線；510:布線；511:布線；512:可編程邏輯元件；513:查找表；514:觸發(fā)器；515 =AND電路；518:可編程邏輯元件；519:查找表；520:觸發(fā)器；521 =AND電路；530:組；531:組；540:晶體管；600:開關(guān)；601a:第一晶體管；601b:第一晶體管；601c --第一晶體管；602a:第二晶體管；602b:第二晶體管；602c:第二晶體管；603a:節(jié)點(diǎn)；603b:節(jié)點(diǎn)；603c:節(jié)點(diǎn)；605a:布線；605b:布線；605c:布線；606a:布線；606b:布線；606c:布線；607:布線；608a:第三晶體管；608b:第三晶體管；608c:第三晶體管；610:布線；611:布線；612:可編程邏輯元件；613:查找表；614:觸發(fā)器；615 =AND電路；616:布線；617:布線；618:可編程邏輯元件；619:查找表；620:觸發(fā)器；621 =AND電路；630:組；631:組；632:組；701:晶體管;702:晶體管;720a:組;720b:組；721:布線；722:布線;780:反相器；781:反相器；900:襯底；901:第二晶體管；902:第一晶體管;903:電容器；904:阱；906:雜質(zhì)區(qū)；907:柵極絕緣膜；908:柵電極層；909:側(cè)壁絕緣膜；910:絕緣膜；911:絕緣膜；912:絕緣膜；913:接觸插頭；914:布線層；915:接觸插頭；916:布線層；917:接觸插頭；918:布線層；919:絕緣膜；920:絕緣膜；921:接觸插頭；922:布線層；923:背柵電極層；924:絕緣膜；925:接觸插頭；926:氧化物半導(dǎo)體膜；927:源電極層；928:漏電極層；929:柵極絕緣膜；930:柵電極層；931:上部電極層；932:絕緣膜；933:絕緣膜；934:絕緣膜；935:接觸插頭；936:布線層；937:保護(hù)絕緣膜；5001:框體；5002:框體；5003:顯示部；5004:顯示部；5005:麥克風(fēng)；5006:揚(yáng)聲器；5007:操作鍵；5008:觸屏筆；5101:車體；5102:車輪；5103:儀表盤；5104:燈；5301:框體；5302:冷藏室門；5303:冷凍室門；5401:框體；5402:顯示部；5403:鍵盤；5404:指向裝置；5601:框體；5602:框體;5603:顯示部;5604:顯示部；5605:連接部；5606:操作鍵；5801:框體；5802:框體；5803:顯示部；5804:操作鍵；5805:透鏡；5806:連接部；IN1:輸入端子；IN2:輸入端子；IN3:輸入端子；IN4:輸入端子；A1:控制端子；A2:輸入端子；A3:輸入端子；A4:輸入端子；A5:輸入端子；A6:控制端子；A7:輸入端子；A8:輸入端子；M1:輸入端子；M2:輸入端子；M3:輸入端子；M4:輸入端子；M5:輸入端子；M6:輸入端子；M7:輸入端子；M8:輸入端子；OUT:輸出端子
本申請(qǐng)基于2012年5月2日提交到日本專利局的日本專利申請(qǐng)N0.2012-105031，通過引用將其完整內(nèi)容并入在此。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括: 開關(guān)；以及 第一可編程邏輯元件和第二可編程邏輯元件， 其中，所述開關(guān)包括: 第二布線；以及 多個(gè)電路組， 所述多個(gè)電路組各包括: 第一布線； 第一晶體管，其中所述第一晶體管的柵極電連接到所述第一布線且所述第一晶體管的源極電連接到所述第二布線；以及 第二晶體管，其中所述第二晶體管的柵極電連接到所述第一晶體管的漏極， 所述多個(gè)電路組的所述第二晶體管的源極彼此電連接， 所述多個(gè)電路組的所述第二晶體管的漏極彼此電連接， 所述第一可編程邏輯元件電連接到所述多個(gè)電路組的所述第二晶體管的所述源極， 并且，所述第二可編程邏輯元件電連接到所述多個(gè)電路組的所述第二晶體管的所述漏極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中，所述多個(gè)電路組還各包括電容器和第三布線， 并且，所述電容器的一個(gè)電極電連接到所述第二晶體管的所述柵極且所述電容器的另一個(gè)電極電連接到所述第三布線。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中，所述第一晶體管在溝道形成區(qū)中含有氧化物半導(dǎo)體， 并且，所述第二晶體管在溝道形成區(qū)中含有硅。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中，所述多個(gè)電路組的個(gè)數(shù)為2。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中，所述第二晶體管是P溝道晶體管。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，還包括第三晶體管， 其中，所述第三晶體管的源極電連接到所述多個(gè)電路組的所述第二晶體管的所述源極， 并且，所述第三晶體管的漏極電連接到所述多個(gè)電路組的所述第二晶體管的所述漏極。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中，所述第一晶體管位于所述第二晶體管的上方。
8.一種包括根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的電子設(shè)備。
9.一種半導(dǎo)體裝置，包括: 開關(guān)；以及 第一可編程邏輯元件和第二可編程邏輯元件， 其中，所述開關(guān)包括: 第二布線；以及 多個(gè)電路組， 所述多個(gè)電路組各包括: 第一布線以及第三布線； 第一晶體管，其中所述第一晶體管的柵極電連接到所述第一布線且所述第一晶體管的源極電連接到所述第二布線； 第二晶體管，其中所述第二晶體管的柵極電連接到所述第一晶體管的漏極；以及第三晶體管，其中所述第三晶體管的源極電連接到所述第二晶體管的漏極且所述第三晶體管的柵極電連接到所述第三布線， 所述多個(gè)電路組的所述第二晶體管的源極彼此電連接， 所述多個(gè)電路組的所述第三晶體管的漏極彼此電連接， 所述第一可編程邏輯元件電連接到所述多個(gè)電路組的所述第二晶體管的所述源極， 并且，所述第二可編程邏輯元件電連接到所述多個(gè)電路組的所述第三晶體管的所述漏極。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置， 其中，所述第一晶體管在溝道形成區(qū)中含有氧化物半導(dǎo)體， 并且，所述第二晶體管及所述第三晶體管在溝道形成區(qū)中含有硅。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置， 其中，所述多個(gè)電路組的個(gè)數(shù)為2。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置， 其中，所述第二晶體管及所述第三晶體管都是P溝道晶體管。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置， 其中，所述第一晶體管位于所述第二晶體管的上方。
14.一種包括根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置的電子設(shè)備。
15.一種半導(dǎo)體裝置，包括: 開關(guān)；以及 第一可編程邏輯元件及第二可編程邏輯元件， 其中，所述開關(guān)包括多個(gè)電路組，該多個(gè)電路組各包括第一晶體管和第二晶體管， 在各個(gè)所述多個(gè)電路組中，所述第二晶體管的柵極電連接到所述第一晶體管的漏極， 所述多個(gè)電路組的所述第二晶體管彼此電并聯(lián)連接， 并且，所述開關(guān)配置為通過選擇所述多個(gè)電路組中的一個(gè)來決定所述第一可編程邏輯元件與所述第二可編程邏輯元件的電連接。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置， 其中，所述第二晶體管的所述柵極與所述第一晶體管的所述漏極間的節(jié)點(diǎn)配置為當(dāng)所述第一晶體管為截止?fàn)顟B(tài)時(shí)處于浮動(dòng)狀態(tài)。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置， 其中，所述第一晶體管在溝道形成區(qū)中含有氧化物半導(dǎo)體， 并且，所述第二晶體管在溝道形成區(qū)中含有硅。
18.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置， 其中，所述多個(gè)電路組的所述第二晶體管的源極彼此電連接， 所述多個(gè)電路組的所述第二晶體管的漏極彼此電連接， 所述第一可編程邏輯元件電連接到所述多個(gè)電路組的所述第二晶體管的所述源極， 并且，所述第二可編程邏輯元件電連接到所述多個(gè)電路組的所述第二晶體管的所述漏極。
19.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置， 其中，所述第一晶體管位于所述第二晶體管的上方。
20.一種包括根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置的電子設(shè)備。
【文檔編號(hào)】H03K19/177GK104247268SQ201380022919
【公開日】2014年12月24日 申請(qǐng)日期:2013年4月15日 優(yōu)先權(quán)日:2012年5月2日
【發(fā)明者】黑川義元 申請(qǐng)人:株式會(huì)社半導(dǎo)體能源研究所