用于并行信號的對齊的技術(shù)的制作方法
【專利摘要】串行通道中的每個接收器電路均生成與主時鐘信號對齊的同步時鐘信號以允許無損壞地將數(shù)據(jù)同步傳送到主時鐘域上。每個接收器電路中的串并轉(zhuǎn)換器電路響應(yīng)于同步時鐘信號中的一個同步時鐘信號將串行數(shù)據(jù)信號轉(zhuǎn)換為并行數(shù)據(jù)信號。相位檢測電路基于同步時鐘信號和主時鐘信號之間的相位偏移生成相移的指示。時鐘信號生成電路基于相移的指示提供對同步時鐘信號的相位的調(diào)節(jié)。串并轉(zhuǎn)換器電路基于對同步時鐘信號的相位的調(diào)節(jié)來調(diào)節(jié)由并行數(shù)據(jù)信號所指示的比特的位置。
【專利說明】用于并行信號的對齊的技術(shù)
【技術(shù)領(lǐng)域】
[0001]本公開涉及電子電路，并且更具體地涉及用于并行信號的對齊的技術(shù)。
【背景技術(shù)】
[0002]數(shù)據(jù)通常以高數(shù)據(jù)速率在集成電路之間被串行傳送。當需要比所希望的串行數(shù)據(jù)速率更大的帶寬時，數(shù)據(jù)通過分配被散布在多個串行數(shù)據(jù)流上，在給定的介質(zhì)上被運送并且在接收端被匯集。被傳送經(jīng)過介質(zhì)的每個串行數(shù)據(jù)流可能經(jīng)歷不同的傳播延遲，使得每個串行數(shù)據(jù)流失去與形成鏈接的其它串行數(shù)據(jù)流相關(guān)聯(lián)的對齊。
[0003]集成電路接收來自另一集成電路的串行數(shù)據(jù)信號。接收集成電路可以將串行數(shù)據(jù)信號中的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)以允許數(shù)字邏輯以較低的速度進行操作。例如，接收集成電路可以將傳入的串行數(shù)據(jù)信號轉(zhuǎn)換成并行數(shù)據(jù)的連續(xù)字節(jié)或字。并行數(shù)據(jù)具有比串行數(shù)據(jù)低的數(shù)據(jù)速率。并行數(shù)據(jù)以比用于對串行數(shù)據(jù)進行采樣的時鐘頻率低的時鐘頻率被存儲在接收集成電路中。

【發(fā)明內(nèi)容】

[0004]根據(jù)一些實施例，多個串并轉(zhuǎn)換器電路將多個串行數(shù)據(jù)信號轉(zhuǎn)換成每個均具有其自己的同步時鐘信號的多個并行數(shù)據(jù)信號。多個相位檢測器電路被用于生成主時鐘信號與每個同步時鐘信號之間的相位偏移的指示。針對每個串行通道，控制電路基于主時鐘信號與該通道中的同步時鐘信號之間的相位偏移的指示生成相移的指示。時鐘信號生成電路基于相移的指示提供對同步時鐘信號的相位的調(diào)節(jié)。串并轉(zhuǎn)換器電路通過對同步時鐘信號的相位的調(diào)節(jié)來調(diào)節(jié)累積的串行比特何時被傳送到主時鐘信號的域。存儲電路響應(yīng)于主時鐘信號存儲并行數(shù)據(jù)信號的值。
[0005]根據(jù)其它實施例，串并轉(zhuǎn)換器電路、相位檢測器電路和控制電路使得由串行通道中的接收器電路生成的同步時鐘信號中的每個同步時鐘信號與主時鐘信號更緊密地對齊，以允許無損壞地將數(shù)據(jù)同步傳送到主時鐘域上。每個同步時鐘信號與主時鐘信號之間的偏移由相應(yīng)的串行通道中的字對齊電路中的存儲電路的建立和保持時間決定。因此，每個串行通道響應(yīng)于主時鐘信號存儲并行數(shù)據(jù)信號中的比特的準確值。由串行通道中的接收器電路生成的同步時鐘信號在比特周期內(nèi)與彼此對齊。此外，串行數(shù)據(jù)信號中的比特被轉(zhuǎn)換為具有減少的延遲的并行信號，并且由接收器電路生成的并行數(shù)據(jù)信號是字對齊的。因此，由接收器電路所生成的并行數(shù)據(jù)信號相對于彼此被進行抗扭斜處理。
[0006]根據(jù)進一步實施例，串并轉(zhuǎn)換器電路將串行數(shù)據(jù)信號轉(zhuǎn)換為第一并行數(shù)據(jù)信號。桶形移位器電路基于第一并行數(shù)據(jù)信號生成第二并行數(shù)據(jù)信號。桶形移位器電路包括多路復用器電路，該多路復用器電路對由第二并行數(shù)據(jù)信號指示的比特相對于用于表示字邊界的預定圖案的對齊進行移位。每個多路復用器電路可以通過多個比特相對通過單個比特的粒度進行調(diào)節(jié)或者被刪除。對串并數(shù)據(jù)傳輸?shù)牟倏v可以與并行域桶形移位器相組合地被使用。[0007]本發(fā)明的各種目的、特征和優(yōu)點在考慮到以下的詳細描述和附圖的情況下將變得清楚。
【專利附圖】

【附圖說明】
[0008]圖1圖示了根據(jù)本發(fā)明的實施例的將數(shù)據(jù)在串行和并行之間進行轉(zhuǎn)換的多通道高速串行接口(HSSI)電路的示例。
[0009]圖2圖示了根據(jù)本發(fā)明的實施例的用于一個通道的接收器電路的示例。
[0010]圖3圖示了根據(jù)本發(fā)明的實施例的圖2的解串器電路的示例。
[0011]圖4圖示了根據(jù)本發(fā)明的實施例的圖3的控制和存儲邏輯電路的示例。
[0012]圖5圖示了根據(jù)本發(fā)明的實施例的圖2的控制電路的示例。
[0013]圖6A圖示了根據(jù)本發(fā)明的實施例的圖5的UP采樣器電路的示例。
[0014]圖6B圖示了根據(jù)本發(fā)明的實施例的圖5的DN采樣器電路的示例。
[0015]圖7A圖示了根據(jù)本發(fā)明的實施例、當主時鐘信號的相位超前于低速時鐘信號的相位時圖2和圖5中所示的信號中的一些信號的示例性波形。
[0016]圖7B圖示了根據(jù)本發(fā)明的實施例、當?shù)退贂r鐘信號的相位超前于主時鐘信號的相位時圖2和圖5中所示的信號中的一些信號的示例性波形。
[0017]圖8A圖示了根據(jù)本發(fā)明的實施例的字對齊電路的示例。
[0018]圖SB圖示了根據(jù)本發(fā)明的可替換實施例的字對齊電路的另一示例。
[0019]圖9圖示了根據(jù)本發(fā)明的實施例的圖案檢測器電路的示例。
[0020]圖10圖示了根據(jù)本發(fā)明的實施例的圖8A和圖8B的桶形移位器電路的示例。
[0021]圖11圖示了根據(jù)本發(fā)明的實施例的圖8A和圖8B的桶形移位器電路中的存儲電路的示例。
[0022]圖12圖示了根據(jù)本發(fā)明的實施例的圖8A和圖SB的桶形移位器電路中的選擇器電路的示例。
[0023]圖13圖示了根據(jù)本發(fā)明的可替換實施例的圖8A和圖8B的桶形移位器電路中的選擇器電路的另一示例。
[0024]圖14圖示了根據(jù)本發(fā)明的實施例的圖8A和圖8B的桶形移位器電路的另一示例。
[0025]圖15圖示了根據(jù)本發(fā)明的實施例的針對被選擇的數(shù)據(jù)信號ZN的示例性波形。
[0026]圖16是可以包括本發(fā)明的實施例的現(xiàn)場可編程門陣列(FPGA)的簡化的部分框圖。
[0027]圖17圖示了可以體現(xiàn)本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)的框圖。
【具體實施方式】
[0028]圖1圖示了根據(jù)本發(fā)明的實施例的將數(shù)據(jù)在串行與并行之間進行轉(zhuǎn)換的包含多個通道的高速串行接口(HSSI)電路100的示例。HSSI電路100包括接收器電路101、103、105和107。HSSI電路100還包括發(fā)送器電路102、104、106和108。圖1還圖示了協(xié)議邏輯電路110。HSSI100和協(xié)議邏輯電路110在集成電路中。作為不意在進行限制的示例，集成電路可以是現(xiàn)場可編程門陣列，并且協(xié)議邏輯電路110可以包括可編程邏輯電路。
[0029]接收器電路101、103、105和107從包含HSSI100的集成電路外部的源相應(yīng)地接收4個串行數(shù)據(jù)信號DSINA、DSINB、DSINC和DSIND。主周期性時鐘信號MSTCLK被提供至每個接收器電路101、103、105和107的輸入。每個接收器電路101、103、105和107生成時鐘信號RDCLK，如以下所描述的。主時鐘信號MSTCLK具有與時鐘信號RDCLK相同的頻率。
[0030]在實施例中，主時鐘信號MSTCLK由時鐘信號RDCLK中的一個導出。例如，由接收器電路101生成的時鐘信號RDCLK可以被用作主時鐘信號MSTCLK。在該示例中，由接收器電路101生成的時鐘信號RDCLK與時鐘信號MSTCLK對齊。在該示例中，接收器電路101沒有如圖2中所示的相位檢測器或者如圖5中所示的相位評估和相位調(diào)節(jié)電路系統(tǒng)。根據(jù)另一實施例，外部電路系統(tǒng)減少時鐘信號RDCLK中的一個中的抖動以生成被用作MSTCLK的時鐘信號。在該實施例中，附加的相位調(diào)節(jié)電路系統(tǒng)被用于減少由外部電路系統(tǒng)生成的MSTCLK中的相位延遲。
[0031]接收器電路101、103、105和107響應(yīng)于時鐘信號MSTCLK分別將4個串行數(shù)據(jù)信號 DSINA、DSINB、DSINC 和 DSIND 轉(zhuǎn)換為 4 組并行數(shù)據(jù)信號 DPINA、DPINB、DPINC 和 DPIND。每組并行數(shù)據(jù)信號DPINA、DPINB、DPINC和DPIND包括兩個或更多個并行信號。
[0032]協(xié)議邏輯電路110生成4組并行數(shù)據(jù)信號DPOUTA、DPOUTB、DPOUTC和DP0UTD。每組并行數(shù)據(jù)信號DPOUTA、DPOUTB、DPOUTC和DPOUTD包括兩個或更多個并行信號。發(fā)送器電路102、104、106和108分別將4組并行數(shù)據(jù)信號DPOUTA、DPOUTB、DPOUTC和DPOUTD轉(zhuǎn)換為4 個串行數(shù)據(jù)信號 DSOUTA、DSOUTB, DSOUTC 和 DSUTD。
[0033]圖2圖示了根據(jù)本發(fā)明的實施例的接收器電路200的示例。接收器電路200是圖1中所示的接收器電路101、103、105和107的每個的示例。在實施例中，接收器電路101、103、105和107的每個包括接收器電路200的實例。
[0034]接收器電路200包括時鐘數(shù)據(jù)恢復(⑶R)電路201、解串器電路202、相位檢測器電路203、控制電路204和字對齊電路205。單個串行數(shù)據(jù)信號DSIN被提供至時鐘數(shù)據(jù)恢復電路201的輸入。串行數(shù)據(jù)信號DSIN包含串行比特，包括數(shù)據(jù)比特和協(xié)議比特。串行數(shù)據(jù)信號DSIN可以例如是接收器電路101、103、105和107中的相應(yīng)的一個接收器電路中的串行數(shù)據(jù)信號DSINA、DSINB、DSINC和DSIND中的一個。
[0035]時鐘數(shù)據(jù)恢復電路201基于串行數(shù)據(jù)信號DSIN生成恢復的時鐘信號HFCLK。時鐘數(shù)據(jù)恢復電路201還可以基于串行數(shù)據(jù)信號DSIN生成其它恢復的時鐘信號。時鐘數(shù)據(jù)恢復電路201可以利用例如振動器電路來生成恢復的時鐘信號?？梢员挥迷跁r鐘數(shù)據(jù)恢復電路201中的時鐘數(shù)據(jù)恢復電路的示例在2012年3月15日公布的共同轉(zhuǎn)讓的美國專利申請2012/0063556中被描述，該美國專利申請的全部內(nèi)容通過引用被合并于此。
[0036]時鐘數(shù)據(jù)恢復電路201包括將串行數(shù)據(jù)信號DSIN轉(zhuǎn)換為偶數(shù)數(shù)據(jù)信號DEV和奇數(shù)數(shù)據(jù)信號DOD的采樣器電路。DEV和DOD信號包括響應(yīng)于時鐘信號HFCLK分別在串行數(shù)據(jù)信號DSIN的偶數(shù)和奇數(shù)比特周期中被采樣的比特。偶數(shù)數(shù)據(jù)信號DEV和奇數(shù)數(shù)據(jù)信號DOD被提供至解串器電路202的輸入。解串器電路202的示例性實施例在2011年7月19日發(fā)布的共同轉(zhuǎn)讓的美國專利7，982，639中被公開，該美國專利的全部內(nèi)容通過引用被合并于此。
[0037]圖3圖示了根據(jù)本發(fā)明的實施例的解串器電路202的示例。解串器電路202包括串進并出(SIPO)移位寄存器電路301-302、寄存器電路303-304、可變分頻器電路305以及控制和存儲邏輯電路306。SIPO移位寄存器電路301和302的每個包括被串聯(lián)耦接在一起的5個觸發(fā)器(FF)電路。每個寄存器電路303和304包括5個觸發(fā)器(FF)電路。觸發(fā)器電路是存儲電路。
[0038]時鐘信號HFCLK被提供至SIPO移位寄存器電路301-302的每個中的5個觸發(fā)器電路中的每個觸發(fā)器電路的時鐘輸入以及被提供至可變分頻器電路305的輸入。由CDR電路201生成的偶數(shù)數(shù)據(jù)信號DEV和奇數(shù)數(shù)據(jù)信號DOD被相應(yīng)地提供至SIPO移位寄存器電路301和302的輸入。
[0039]可變分頻器電路305響應(yīng)于時鐘信號HFCLK生成周期性同步時鐘信號RDCLK?？勺兎诸l器電路305將雙沿時鐘信號HFCLK的頻率除以4以生成單沿時鐘信號RDCLK的頻率?？勺兎诸l器電路305使得時鐘信號RDCLK的頻率為時鐘信號HFCLK的頻率的四分之一?？勺兎诸l器電路305使得時鐘信號RDCLK具有50%的占空比。時鐘信號RDCLK也被稱為低速時鐘信號，并且時鐘信號HFCLK也被稱為高速時鐘信號。解串器電路202針對RDCLK的每個上升沿執(zhí)行到RDCLK時鐘域上的8比特傳送的同步對齊，如下面所描述的。
[0040]解串器電路202具有串并轉(zhuǎn)換器電路，該電路響應(yīng)于時鐘信號HFCLK將偶數(shù)和奇數(shù)數(shù)據(jù)信號DEV和DOD中的串行比特轉(zhuǎn)換為并行數(shù)據(jù)信號DPRL中的并行比特。根據(jù)各種實施例，解串器電路202可以將數(shù)據(jù)信號DEV和DOD轉(zhuǎn)換為4個、8個、16個、32個、64個或者128個并行數(shù)據(jù)信號DPRL。
[0041 ] 在圖3的示例中，串并轉(zhuǎn)換器電路包括SIPO移位寄存器電路301-302、寄存器電路303-304以及控制和存儲邏輯電路306。SIPO移位寄存器電路301-302將數(shù)據(jù)信號DEV和DOD轉(zhuǎn)換為10個并行數(shù)據(jù)信號DSP0-DSP9。偶數(shù)數(shù)據(jù)信號DEV被提供至SIPO移位寄存器電路301的數(shù)據(jù)輸入，并且奇數(shù)數(shù)據(jù)信號DOD被提供至SIPO移位寄存器電路302的數(shù)據(jù)輸入。
[0042]由數(shù)據(jù)信號DEV所指示的比特響應(yīng)于時鐘信號HFCLK被串行移位至SIPO移位寄存器電路301中的5個觸發(fā)器電路中。由數(shù)據(jù)信號DEV所指示的附加比特響應(yīng)于時鐘信號HFCLK的每個上升沿被串行移位至SIPO移位寄存器電路301中。存儲在SIPO移位寄存器電路301中的5個觸發(fā)器電路的輸出處的信號被稱為信號DSP0、DSP2、DSP4、DSP6和DSP8。信號DSP0、DSP2、DSP4、DSP6和DSP8指示從數(shù)據(jù)信號DEV接收的5個比特。信號DSP0、DSP2、DSP4、DSP6和DSP8中的每一個被提供至寄存器電路303中的5個觸發(fā)器中的不同的一個觸發(fā)器的數(shù)據(jù)輸入，如圖3所示。時鐘信號RDCLK被提供至寄存器電路303中的5個觸發(fā)器中的每一個觸發(fā)器的時鐘輸入。寄存器電路303中的5個觸發(fā)器為響應(yīng)于時鐘信號RDCLK的每個上升沿的單沿觸發(fā)器。寄存器電路303中的5個觸發(fā)器響應(yīng)于時鐘信號RDCLK中的每個上升沿將在它們的輸出處的信號DSP0、DSP2、DSP4、DSP6和DSP8所指示的5個比特相應(yīng)地存儲在信號DPXO、DPX2、DPX4、DPX6和DPX8中。
[0043]由數(shù)據(jù)信號DOD所指示的比特響應(yīng)于時鐘信號HFCLK被串行移位到SIPO移位寄存器電路302中的5個觸發(fā)器電路中。由數(shù)據(jù)信號DOD所指示的附加比特響應(yīng)于時鐘信號HFCLK的每個上升沿被串行移位至SIPO移位寄存器電路302中。存儲在SIPO移位寄存器電路302中的5個觸發(fā)器電路的輸出處的信號被稱為信號DSP1、DSP3、DSP5、DSP7和DSP9。信號DSPU DSP3、DSP5、DSP7和DSP9指示從數(shù)據(jù)信號DOD接收的5個比特。信號DSPUDSP3、DSP5、DSP7和DSP9中的每一個被提供至寄存器電路304中的5個觸發(fā)器中的不同的一個觸發(fā)器的數(shù)據(jù)輸入，如圖3中所示。時鐘信號RDCLK被提供至寄存器電路304中的5個觸發(fā)器中的每一個觸發(fā)器的時鐘輸入。寄存器電路304中的5個觸發(fā)器為響應(yīng)于時鐘信號RDCLK的每個上升沿的單沿觸發(fā)器。寄存器電路304中的5個觸發(fā)器響應(yīng)于時鐘信號RDCLK的每個上升沿將在它們的輸出處的信號DSP1、DSP3、DSP5、DSP7和DSP9所指示的5個比特相應(yīng)地存儲在信號DPX1、DPX3、DPX5、DPX7和DPX9中。
[0044]當時鐘信號RDCLK的頻率是時鐘信號HFCLK的頻率的四分之一時，時鐘信號RDCLK的每個周期具有與時鐘信號HFCLK的四個周期相同的持續(xù)時間。因此，由信號DPXO所指示的比特是時鐘信號RDCLK的前一個周期中的信號DPX8所指示的比特的重復，并且由信號DPXl所指示的比特是時鐘信號RDCLK的前一個周期中的信號DPX9所指示的比特的重復。例如，如果數(shù)據(jù)信號DEV和DOD的數(shù)據(jù)速率為8Gbps，HFCLK為4GHz并且RDCLK為1GHz，則電路303-304響應(yīng)于時鐘信號RDCLK的每個上升沿在信號DPX2-DPX9中提供8個獨特的比特。
[0045]可變分頻器305也基于周跳信號CYCSLP中的每個脈沖改變時鐘信號RDCLK的周期和相位。響應(yīng)于周跳信號CYCSLP中的每個脈沖，可變分頻器電路305使時鐘信號RDCLK的周期增大時鐘信號HFCLK的一個周期，生成具有與時鐘信號HFCLK的5個周期相同的持續(xù)時間的時鐘信號RDCLK的一個拉長的周期。在時鐘信號RDCLK的拉長的周期期間，在時鐘信號RDCLK中的下一個上升沿之前，來自信號DEV的5個新的比特被串行移位到移位寄存器301中，并且來自信號DOD的5個新的比特被串行移位到移位寄存器302中。因此，在由時鐘信號RDCLK的每個拉長的周期之后的信號DPX0-DPX9所指示的10個比特相對于由時鐘信號RDCLK的前一個周期中的信號DPX0-DPX9所指示的10個比特而言是獨特的。因而，由時鐘信號RDCLK的每個拉長的周期之后的信號DPX0-DPX9所指示的10個比特不包含任何重復比特。
[0046]信號DPX0-DPX9被提供至控制和存儲邏輯電路306的輸入?？刂坪痛鎯壿嬰娐?06響應(yīng)于時鐘信號RDCLK基于信號DPX0-DPX9生成并行數(shù)據(jù)信號DPRL，如下所述。
[0047]圖4圖示了根據(jù)本發(fā)明的實施例的控制和存儲邏輯電路306的示例?？刂坪痛鎯壿嬰娐?06包括解復用器電路401、寄存器電路402和計數(shù)器電路403。計數(shù)器電路403生成選擇計數(shù)信號SCN。選擇計數(shù)信號SCN被提供至解復用器電路401的選擇輸入。計數(shù)器電路403響應(yīng)于時鐘信號RDCLK的每個上升沿改變選擇計數(shù)信號SCN的二進制值。
[0048]寄存器電路303-304的10個輸出數(shù)據(jù)信號DPX0-DPX9被提供至解復用器電路401的10個解復用輸入。解復用器電路401生成包括例如并行輸出數(shù)據(jù)信號DMX0-DMX9的10個并行輸出數(shù)據(jù)信號的倍數(shù)。例如，解復用器電路401可以生成10、20、30、40、50等等個并行輸出數(shù)據(jù)信號。解復用器電路401連續(xù)且循環(huán)地響應(yīng)于選擇計數(shù)信號SCN將由數(shù)據(jù)信號DPX0-DPX9所指示的比特提供至每個具有10個并行輸出數(shù)據(jù)信號DMX0-DMX9等的連續(xù)組。
[0049]作為示例，由數(shù)據(jù)信號DPX0-DPX9指示的第一組10個并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號DMX0-DMX9。由數(shù)據(jù)信號DPX0-DPX9指示的第二組10個并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號DMX10-DMX19。由數(shù)據(jù)信號DPX0-DPX9指示的第三組10個并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號DMX20-DMX29，并且依此類推直到信號DPX0-DPX9中的并行比特已被提供至解復用器電路401的所有并行輸出數(shù)據(jù)信號為止。之后，由數(shù)據(jù)信號DPX0-DPX9指示的下一組10個并行比特被相應(yīng)地提供至輸出數(shù)據(jù)信號DMX0-DMX9，并且該過程按上述方式重復。[0050]解復用器電路401的并行輸出數(shù)據(jù)信號DMX0-DMX9等被提供至寄存器電路402的輸入。寄存器電路402包括響應(yīng)于時鐘信號RDCLK的每個上升沿存儲解復用器電路401的并行輸出數(shù)據(jù)信號DMX0-DMX9等的觸發(fā)器。寄存器電路402還包括響應(yīng)于時鐘信號RDCLK的每個上升沿存儲并行輸出數(shù)據(jù)信號DPRL的觸發(fā)器。寄存器電路402只將解復用器電路401的每組10個并行輸出數(shù)據(jù)信號中的8個并行數(shù)據(jù)信號所指示的8個并行比特提供至并行輸出數(shù)據(jù)信號DPRL。寄存器電路402不將從解復用器電路401的每組10個并行輸出數(shù)據(jù)信號中的信號DPX0-DPX1接收的2個比特提供至并行輸出數(shù)據(jù)信號DPRL。
[0051]例如，寄存器電路402只將由并行數(shù)據(jù)信號DMX2-DMX9、DMX12-DMX19、DMX22-DMX29等所指示的并行比特提供至并行輸出數(shù)據(jù)信號DPRL。由解復用器電路401的余下的并行輸出數(shù)據(jù)信號DMX0-DMX1、DMXIO-DMXIK DMX20-DMX21等所指示的比特不被提供給任意并行輸出數(shù)據(jù)信號DPRL。因而，由并行輸出數(shù)據(jù)信號DMX0-DMX1、DMX10-DMX11、DMX20-DMX21等所指示的比特被解串器電路202丟棄。電路306只將由并行數(shù)據(jù)信號DPX2-DPX9所指示的比特提供給并行輸出數(shù)據(jù)信號DPRL。由另外兩個并行數(shù)據(jù)信號DPX0-DPX1所指示的比特不被提供給任意并行輸出數(shù)據(jù)信號DPRL。當時鐘信號RDCLK的前一周期是時鐘信號HFCLK的周期的四倍時，由并行數(shù)據(jù)信號DPX0-DPX1所指示的比特包含重復比特，并且因而沒有新的比特被電路202丟棄。
[0052]在周跳信號CYCSLP中的脈沖之后，時鐘信號RDCLK的周期被拉長至時鐘信號HFCLK的周期的五倍。當時鐘信號RDCLK的周期是時鐘信號HFCLK的周期的五倍時，相對于由時鐘信號RDCLK的前一周期中的數(shù)據(jù)信號DPX0-DPX9所指示的比特，寄存器電路303-304在時鐘信號RDCLK的下一個上升沿上生成并行數(shù)據(jù)信號DPX0-DPX9中的10個新的比特。因而，由并行數(shù)據(jù)信號DPX0-DPX1所指示的比特包含兩個新的比特，這兩個比特不是由時鐘信號RDCLK的當前或前一周期中的數(shù)據(jù)信號DPX0-DPX9中的任意數(shù)據(jù)信號所指示的比特的重復。由并行數(shù)據(jù)信號DPX0-DPX1所指示的比特不被提供給任意并行輸出數(shù)據(jù)信號DPRL，如上所述。因而，解串器電路202不響應(yīng)于信號CYCSLP中的每個脈沖將由并行數(shù)據(jù)信號DPX0-DPX1所指示的兩個新的比特提供給數(shù)據(jù)信號DPRL。因此，這兩個比特被丟棄。因此，解串器電路202響應(yīng)于信號CYCSLP中的每個脈沖將并行數(shù)據(jù)信號DPRL中的比特的位置偏移2個比特。
[0053]再次參考圖2，主時鐘信號MSTCLK被提供至相位檢測器電路203的第一輸入。時鐘信號RDCLK被提供至相位檢測器電路203的第二輸入。相位檢測器電路203基于時鐘信號MSTCLK與RDCLK之間的相位差生成兩個數(shù)字相位檢測信號UP和DN。當時鐘信號MSTCLK的相位超前于時鐘信號RDCLK的相位時，相位檢測器電路203在時鐘信號MSTCLK的每個周期期間生成相位檢測信號UP中的邏輯高脈沖。當時鐘信號MSTCLK的相位滯后于時鐘信號RDCLK的相位時，相位檢測器電路203在時鐘信號MSTCLK的每個周期期間生成相位檢測信號DN中的邏輯高脈沖。
[0054]圖5圖示了根據(jù)本發(fā)明的實施例的控制電路204的示例?？刂齐娐?04包括UP采樣器電路501、DN采樣器電路502、計數(shù)器電路503、相位評估器電路504、判決偏移電路505和循環(huán)調(diào)節(jié)電路506。相位檢測信號UP和DN被相應(yīng)地提供至UP采樣器電路501和DN采樣器電路502的輸入。周期性時鐘信號ASCLK被提供至UP采樣器電路501和DN采樣器電路502的時鐘輸入。時鐘信號ASCLK相對于主時鐘信號MSTCLK是異步的。由相位評估器電路504所生成的重置信號RST被提供至UP采樣器電路501、DN采樣器電路502和計數(shù)器電路503的輸入。UP采樣器電路501生成數(shù)字計數(shù)信號UPCNT，并且DN采樣器電路502生成數(shù)字計數(shù)信號DNCNT。
[0055]圖6A圖示了根據(jù)本發(fā)明的實施例的UP采樣器電路501的示例。UP采樣器電路501包括寄存器電路601-602 (例如觸發(fā)器)和計數(shù)器電路603。如圖6A中所示，相位檢測信號UP被提供至寄存器電路601的輸入，重置信號RST被提供至計數(shù)器電路603的重置輸入，并且時鐘信號ASCLK被提供至寄存器電路601-602和計數(shù)器電路603的時鐘輸入。寄存器601響應(yīng)于時鐘信號ASCLK中的每個上升沿將相位檢測信號UP的值存儲在信號UPA中。寄存器602響應(yīng)于時鐘信號ASCLK中的每個上升沿將信號UPA的值存儲在信號UPB中。寄存器601-602是從相位檢測信號UP中去除毛刺以生成信號UPB的亞穩(wěn)硬化寄存器。
[0056]計數(shù)器電路603響應(yīng)于時鐘信號ASCLK并且響應(yīng)于信號UPB生成數(shù)字計數(shù)信號UPCNT。計數(shù)器電路603響應(yīng)于重置信號RST中的每個上升沿將計數(shù)信號UPCNT的二進制值重置為O。計數(shù)器電路603響應(yīng)于當信號UPB處于邏輯高狀態(tài)時出現(xiàn)的時鐘信號ASCLK的每個上升沿將計數(shù)信號UPCNT的二進制值增加I。當信號UPB處于邏輯低狀態(tài)時，計數(shù)器電路603保持計數(shù)信號UPCNT的二進制值不變。
[0057]圖7A圖示了當時鐘信號MSTCLK的相位超前于時鐘信號RDCLK的相位時針對圖2和圖5中所示的信號中的一些信號的示例性波形。圖7A示出了針對時鐘信號MSTCLK、RDCLK和ASCLK、相位檢測信號UP和DN、計數(shù)信號UPCNT和計數(shù)信號DNCNT的示例性波形。在圖7A的示例中，時鐘信號MSTCLK和RDCLK具有相同頻率，但時鐘信號MSTCLK的相位超前于時鐘信號RDCLK的相位。在圖7A的示例中，相位檢測器電路203生成相位檢測信號UP中的邏輯高脈沖。
[0058]相位檢測信號UP中的每個邏輯高脈沖開始于當時鐘信號RDCLK處于邏輯低狀態(tài)時出現(xiàn)的時鐘信號MSTCLK中的上升沿上。相位檢測信號UP中的每個邏輯高脈沖結(jié)束于當時鐘信號MSTCLK處于邏輯高狀態(tài)時出現(xiàn)的時鐘信號RDCLK中的上升沿上。當時鐘信號ASCLK中的上升沿與信號UP中的邏輯高脈沖重合時，計數(shù)器電路603使計數(shù)信號UPCNT的二進制值從O增大為1，然后從I增大為2，如圖7A中所示。在圖7A中，信號DN保持在邏輯低狀態(tài)，并且計數(shù)信號DNCNT的二進制值保持為O。
[0059]圖6B圖示了根據(jù)本發(fā)明的實施例的DN采樣器電路502的示例。DN采樣器電路502包括寄存器電路611-612(例如觸發(fā)器)和計數(shù)器電路613。如圖6B所示，相位檢測信號DN被提供至寄存器電路611的輸入，重置信號RST被提供至計數(shù)器電路613的重置輸入，并且時鐘信號ASCLK被提供至寄存器611-612和計數(shù)器電路613的時鐘輸入。寄存器611響應(yīng)于時鐘信號ASCLK的每個上升沿存儲相位檢測信號DN的值以生成信號DNA。寄存器612響應(yīng)于時鐘信號ASCLK的每個上升沿存儲信號DNA的值以生成信號DNB。寄存器611-612是從相位檢測信號DN中去除毛刺以生成信號DNB的亞穩(wěn)硬化寄存器。
[0060]計數(shù)器電路613響應(yīng)于時鐘信號ASCLK并且響應(yīng)于信號DNB生成數(shù)字計數(shù)信號DNCNT。計數(shù)器電路613響應(yīng)于重置信號RST中的每個上升沿將計數(shù)信號DNCNT的二進制值重置為O。計數(shù)器電路613響應(yīng)于當信號DNB處于邏輯高狀態(tài)時出現(xiàn)的時鐘信號ASCLK的每個上升沿將計數(shù)信號DNCNT的二進制值增加I。當信號DNB處于邏輯低狀態(tài)時，計數(shù)器電路613保持計數(shù)信號DNCNT的二進制值不變。[0061]圖7B圖示了當時鐘信號RDCLK的相位超前于時鐘信號MSTCLK的相位時針對圖2和圖5中所示的信號中的一些信號的示例性波形。圖7B示出了針對時鐘信號MSTCLK、RDCLK和ASCLK、相位檢測信號UP和DN、計數(shù)信號UPCNT和計數(shù)信號DNCNT的示例性波形。在圖7B的示例中，時鐘信號MSTCLK和RDCLK具有相同頻率，但時鐘信號RDCLK的相位超前于時鐘信號MSTCLK的相位。在圖7B的示例中，相位檢測器電路203生成相位檢測信號DN中的邏輯高脈沖。
[0062]相位檢測信號DN中的每個邏輯高脈沖開始于當時鐘信號MSTCLK處于邏輯低狀態(tài)時出現(xiàn)的時鐘信號RDCLK中的上升沿上。相位檢測信號DN中的每個邏輯高脈沖結(jié)束于當時鐘信號RDCLK處于邏輯高狀態(tài)時出現(xiàn)的時鐘信號MSTCLK中的上升沿上。當時鐘信號ASCLK中的上升沿與信號DN中的邏輯高脈沖重合時，計數(shù)器電路613使計數(shù)信號DNCNT的二進制值從O增大為1，然后從I增大為2，如圖7B所示。在圖7B中，信號UP保持在邏輯低狀態(tài)，并且計數(shù)信號UPCNT的二進制值保持為O。
[0063]再次參考圖5，計數(shù)器電路503響應(yīng)于時鐘信號ASCLK生成數(shù)字計數(shù)信號SCNT。重置信號RST從相位評估器電路504被提供至計數(shù)器電路503。計數(shù)器電路503響應(yīng)于重置信號RST中的每個上升沿將計數(shù)信號SCNT的二進制值重置為O。計數(shù)器電路503響應(yīng)于時鐘信號ASCLK中的每個上升沿使計數(shù)信號SCNT的二進制值增加I。計數(shù)信號SCNT的二進制值指示從重置信號RST中的上一個上升沿開始已出現(xiàn)過的時鐘信號ASCLK中的上升沿的數(shù)目。
[0064]計數(shù)信號SCNT、UPCNT和DNCNT被提供至相位評估器電路504的輸入。相位評估器電路504接收或存儲正整數(shù)S。該數(shù)S表示被用于確定時鐘信號MSTCLK與RDCLK之間的相位偏移的UP和DN信號的樣本的最小數(shù)目。該數(shù)S還指示在相位評估器電路504基于UPCNT或DNCNT信號更新其數(shù)字輸出信號PHCP之前出現(xiàn)的時鐘信號ASCLK的周期的最小數(shù)目。當計數(shù)信號SCNT的二進制值等于或大于數(shù)S時，相位評估器電路504基于UPCNT信號確定上偏移值或者基于DNCNT信號確定下偏移值。
[0065]如果當計數(shù)信號SCNT的二進制值等于數(shù)S時UPCNT信號具有大于閾值的非零二進制值，則相位評估器電路504將UPCNT信號的二進制值除以SCNT信號的二進制值以生成上偏移值。上偏移值指示信號UP處于邏輯高狀態(tài)的時鐘信號ASCLK的上升沿占時鐘信號ASCLK的S個上升沿的比例分數(shù)。然后，相位評估器電路504使其輸出信號PHCP的二進制值指示上偏移值。閾值等于被選擇以濾出相位噪聲的最小數(shù)字。
[0066]如果當計數(shù)信號SCNT的二進制值等于數(shù)S時DNCNT信號具有大于閾值的非零二進制值，則相位評估器電路504將DNCNT信號的二進制值除以SCNT信號的二進制值以生成下偏移值。下偏移值指示信號DN處于邏輯高狀態(tài)的時鐘信號ASCLK的上升沿占時鐘信號ASCLK的S個上升沿的比例分數(shù)。然后，相位評估器電路504使其輸出信號PHCP的二進制值指示下偏移值。PHCP信號的二進制值可以例如為負值以指示下偏移值并且可以為正值以指示上偏移值。在實施例中，信號PHCP的二進制值可以指示與分數(shù)的上偏移或下偏移值相對應(yīng)的百分比數(shù)。
[0067]如果當計數(shù)信號SCNT的二進制值等于數(shù)S時UPCNT信號和DNCNT信號都具有小于閾值的二進制值，則相位評估器電路504使其輸出信號PHCP的二進制值等于O。在計數(shù)信號SCNT等于數(shù)S之后，相位評估器電路504基于計數(shù)信號UPCNT和/或DNCNT更新其輸出信號PHCP，然后生成重置信號RST中的邏輯高脈沖。計數(shù)器電路603、613和503響應(yīng)于重置信號RST中的每個邏輯高脈沖相應(yīng)地將計數(shù)信號UPCNT、DNCNT和SCNT的二進制值重置為O。
[0068]信號PHCP被提供至判決偏移電路505的輸入。根據(jù)這里所描述的一些實施例，例如，關(guān)于圖13-14，一個或多個字邊界信號WORDBD被提供至判決偏移電路505的附加的輸入，如圖5所示。根據(jù)這里所描述的其它實施例，例如，關(guān)于圖10和圖12，字邊界信號WORDBD不被提供至判決偏移電路505的輸入。
[0069]在其中字邊界信號WORDBD不被提供至判決偏移電路505的輸入的實施例中，判決偏移電路505只基于相位評估器電路504的輸出信號PHCP的值生成判決偏移信號DC0F。判決偏移電路505將由信號PHCP所指示的上或下偏移值轉(zhuǎn)換為正整數(shù)V。然后，判決偏移電路505使判決偏移信號DCOF指示數(shù)V。如果信號PHCP指示上偏移值U (例如正數(shù))，則判決偏移電路505使得數(shù)V等于上偏移值U乘以由解串器電路202所生成的并行數(shù)據(jù)信號DPRL的數(shù)M (BP V=UXM)ο如果信號PHCP指示下偏移值D (例如負數(shù))，則判決偏移電路505基于下偏移值D和由解串器電路202所生成的并行數(shù)據(jù)信號DPRL的數(shù)M生成數(shù)V，使得 V=(l+D) XM0
[0070]例如，如果解串器電路202生成針對16位數(shù)據(jù)字的16個并行信號DPRL，并且信號PHCP指示上偏移值1/4，則判決偏移電路505生成判決偏移信號DCOF中的值1/4X 16=4。作為另一示例，如果解串器電路202生成16個并行信號DPRL，并且信號PHCP指示下偏移值-3/8，則判決偏移電路505生成基于(1-3/8) X 16=10的判決偏移信號DCOF中的值10。
[0071]判決偏移信號DCOF被提供至循環(huán)調(diào)節(jié)電路506的輸入。循環(huán)調(diào)節(jié)電路506基于由判決偏移信號DCOF所指示的數(shù)V生成其數(shù)字輸出信號CYCSLP中的脈沖。在實施例中，循環(huán)調(diào)節(jié)電路506生成信號CYCSLP中的V/2個邏輯高脈沖。每個邏輯高脈沖包括信號CYCSLP中的上升沿和之后的信號CYCSLP中的下降沿。在該實施例中，信號CYCSLP中所生成的邏輯高脈沖的數(shù)目等于由判決偏移信號DCOF所指示的數(shù)V除以2。在一些實施例中，循環(huán)調(diào)節(jié)電路506使信號CYCSLP中所生成的每個脈沖被分隔開最小的時間量，該時間量取決于可變分頻器電路305對信號CYCSLP中的脈沖做出響應(yīng)的時間量。
[0072]再次參考圖3，信號CYCSLP被提供至可變分頻器電路305的輸入。如上所述，可變分頻器電路305將時鐘信號HFCLK的頻率除以4以生成時鐘信號RDCLK的頻率。響應(yīng)于周跳信號CYCSLP中的每個脈沖，時鐘信號RDCLK的一個周期被拉長為時鐘信號HFCLK的周期的5倍，導致對時鐘信號RDCLK的相位的調(diào)節(jié)。
[0073]響應(yīng)于指示時鐘信號RDCLK與MSTCLK之間的相位差大于預定的相位差的UP和DN相位檢測信號，控制電路204生成周跳信號CYCSLP中的一個或多個脈沖以調(diào)節(jié)時鐘信號RDCLK的相位。上述相位評估器電路504所使用的閾值基于預定的相位差。控制電路204繼續(xù)生成周跳信號CYCSLP中的脈沖，直到UP和DN相位檢測信號指示時鐘信號RDCLK與MSTCLK的相位之間的差小于預定的相位差為止。
[0074]隨著時鐘信號RDCLK和MSTCLK的相位移動得更加接近于對齊，UP信號中的脈沖或者DN信號中的脈沖變得更窄，直到UPCNT信號或DNCNT信號在S個樣本之后相應(yīng)地小于閾值為止。當UPCNT信號和DNCNT信號在S個樣本之后小于閾值時，控制電路204不生成周跳信號CYCSLP中的脈沖，并且可變分頻器電路305使得時鐘信號RDCLK的相位和頻率保持不變。
[0075]接收器電路101、103、105和107中的每個接收器電路生成在相位偏移內(nèi)與主時鐘信號MSTCLK對齊的同步時鐘信號RDCLK。因此，由4組并行數(shù)據(jù)信號DPINA、DPINB、DPINC和DPIND中的每一組并行數(shù)據(jù)信號所指示的數(shù)據(jù)比特沒有扭斜地彼此對齊，如下面將更詳細描述的。
[0076]在圖3中所示并且關(guān)于圖3所描述的實施例中，解串器電路202響應(yīng)于信號CYCSLP中的每個脈沖從在數(shù)據(jù)信號DEV和DOD中接收到的一組10個比特中丟棄兩個比特。因而，響應(yīng)于信號CYCSLP中的每個脈沖，解串器電路202只將在數(shù)據(jù)信號DEC和DOD中接收到的一組10個比特中的8個比特提供給并行數(shù)據(jù)信號DPRL，使得由并行數(shù)據(jù)信號DPRL所指示的每個數(shù)據(jù)字中的比特的位置被調(diào)節(jié)兩個比特。
[0077]作為示例，如果數(shù)據(jù)信號DEV和DOD包含8比特的數(shù)據(jù)字，其中每個數(shù)據(jù)字中的比特被編號為0-7 (B卩，比特O是每個數(shù)據(jù)字中的第一個比特，比特I是每個數(shù)據(jù)字中的第
二個比特，等等)，則解串器電路202可以響應(yīng)于信號CYCSLP中的脈沖將8個并行數(shù)據(jù)信號DPRL0-DPRL7 (即信號DPRL)中的比特的字邊界從比特6，7，0、1、2、3、4、5相應(yīng)地調(diào)節(jié)為比特0、1、2、3、4、5、6、7。作為另一示例，如果數(shù)據(jù)信號DEV和DOD包含8比特的數(shù)據(jù)字，其中每個數(shù)據(jù)字中的比特被編號為0-7，則解串器電路202可以響應(yīng)于信號CYCSLP中的兩個脈沖將8個并行數(shù)據(jù)信號DPRL0-DPRL7中的比特的字邊界從比特4、5、6、7、0、1、2、3調(diào)節(jié)為比特0、1、2、3、4、5、6、7。圖3的實施例可以例如被用在接收具有4比特、8比特、16比特、32比特、64比特或128比特的數(shù)據(jù)字的數(shù)據(jù)信號的接收器電路中。
[0078]根據(jù)解串器電路202的其它實施例，一個、兩個、三個或者更多個的任意數(shù)量的比特響應(yīng)于信號CYCSLP中的每個脈沖從數(shù)據(jù)信號DEV和DOD中接收到的每個N比特數(shù)據(jù)字中被丟棄以調(diào)節(jié)并行數(shù)據(jù)信號DPRL中的比特的字邊界。作為不意在進行限制的具體示例，如果串行輸入數(shù)據(jù)分別具有8比特、16比特或者32比特的數(shù)據(jù)字，則解串器電路202可以響應(yīng)于信號CYCSLP中的每個脈沖只將數(shù)據(jù)信號DEV和DOD中接收到的9個比特中的8個比特、17個比特中的16個比特或者33個比特中的32個比特提供給并行數(shù)據(jù)信號DPRL。根據(jù)解串器電路202的可替換實施例，一個、兩個、三個或者更多個的任意數(shù)量的重復比特響應(yīng)于信號CYCSLP中的每個脈沖被添加到數(shù)據(jù)信號DEV和DOD中接收到的每個N比特數(shù)據(jù)字中，以調(diào)節(jié)并行數(shù)據(jù)信號DPRL中的比特的字邊界。
[0079]圖8A圖示了根據(jù)本發(fā)明的實施例的字對齊電路800的示例。字對齊電路800是圖2中所示的字對齊電路205的示例。字對齊電路800包括圖案檢測器電路801和桶形移位器電路802。在圖8A的實施例中，并行數(shù)據(jù)信號DPRL從解串器電路202的輸出被提供至圖案檢測器電路801的輸入以及桶形移位器電路802的輸入。主時鐘信號MSTCLK被提供至圖案檢測器電路801和桶形移位器電路802的輸入。字邊界圖案信號WBP被提供至圖案檢測器電路801的輸入。
[0080]圖案檢測器電路801生成字邊界信號W0RDBD，該信號指示在并行數(shù)據(jù)信號DPRL中每個數(shù)據(jù)字開始的比特位置。桶形移位器電路802生成并行數(shù)據(jù)信號DPIN。桶形移位器電路802生成等于并行數(shù)據(jù)信號DPRL中的相應(yīng)比特的值的并行數(shù)據(jù)信號DPIN中的比特。桶形移位器電路802可配置為基于信號WORDBD對并行數(shù)據(jù)信號DPRL中接收到的比特的位置進行移位，以使得每個數(shù)據(jù)字中的第一個比特在并行數(shù)據(jù)信號DPIN中的第一個數(shù)據(jù)信號中(即在信號DPINO中)并且每個數(shù)據(jù)字中的連續(xù)比特相應(yīng)地在并行數(shù)據(jù)信號DPIN中的連續(xù)的數(shù)據(jù)信號(即信號DPINl、DPIN2等)中。
[0081]圖8B圖示了根據(jù)本發(fā)明的可替換實施例的字對齊電路820的另一示例。字對齊電路820是圖2中所示的字對齊電路205的另一示例。字對齊電路820包括圖案檢測器電路821和桶形移位器電路822。并行數(shù)據(jù)信號DPRL從解串器電路202的輸出被提供至桶形移位器電路822的輸入。主時鐘信號MSTCLK被提供至圖案檢測器電路821和桶形移位器電路822的輸入。字邊界圖案信號WBP被提供至圖案檢測器電路821的輸入。
[0082]并行數(shù)據(jù)信號DPIN被提供至圖案檢測器電路821的輸入。圖案檢測器電路821生成字邊界信號W0RDBD，該信號指示在并行數(shù)據(jù)信號DPIN中每個數(shù)據(jù)字開始的比特位置(即字邊界)。圖案檢測器電路821執(zhí)行對信號DPIN中的字邊界的比特位置的串行搜索。
[0083]桶形移位器電路822生成并行數(shù)據(jù)信號DPIN。桶形移位器電路822生成等于并行數(shù)據(jù)信號DPRL中的相應(yīng)比特的值的并行數(shù)據(jù)信號DPIN中的比特。桶形移位器電路822可配置為基于信號WORDBD對并行數(shù)據(jù)信號DPRL中接收到的比特的位置進行移位，以使得每個數(shù)據(jù)字中的第一個比特在并行數(shù)據(jù)信號DPIN中的第一個數(shù)據(jù)信號中并且每個數(shù)據(jù)字中的連續(xù)比特相應(yīng)地在并行數(shù)據(jù)信號DPIN中的連續(xù)的數(shù)據(jù)信號中。
[0084]圖9圖示 了根據(jù)本發(fā)明的實施例的圖案檢測器電路900的實施例。圖案檢測器電路900是圖案檢測器電路801和圖案檢測器電路821的示例。圖案檢測器電路900包括控制邏輯電路950、AND邏輯門電路910和比較器電路901、911和921。如果解串器電路202生成針對信號DSIN中接收到的M比特的數(shù)據(jù)字的M個并行數(shù)據(jù)信號DPRL，則圖案檢測器電路900包括M組比較器電路901、911、921等。此外，圖案檢測器電路900包括M組比較器電路中的每組比較器電路中的M個比較器電路，包括M個比較器電路901A、901B、901C等、M個比較器電路911A、911B、911C等和M個比較器電路921A、921B、921C等。圖案檢測器電路900還包括M個AND邏輯門電路910A、910B、910C等。
[0085]11個并行數(shù)據(jù)信號0?0、0?1、0?2、0?3、0?4……DP(M-1)被提供至圖案檢測器電路900的輸入。在圖案檢測器電路801中，并行數(shù)據(jù)信號0?0、0?1、0?2、0?3、0?4……DP(M-1)是并行數(shù)據(jù)信號DPRL。在圖案檢測器電路821中，并行數(shù)據(jù)信號DP0、DP1、DP2、DP3、DP4……
DP(M-1)是并行數(shù)據(jù)信號DPIN。M個字邊界圖案信號WBPO、WBP1、WBP2、WBP3、WBP4......WBP(M-1)(即信號WBP)被提供至圖案檢測器電路900的輸入。
[0086]比較器901分別將并行數(shù)據(jù)信號DP0、DP1、DP2、DP3、DP4……DP(M-1)與字邊界圖
案信號 WBPO、WBP1、WBP2、WBP3、WBP4......WBP(M-1)進行比較以生成比較信號 CPAO、CPAl、
CPA2、CPA3、CPA4......CPA(M-1)。比較器 911 分別將并行數(shù)據(jù)信號 DP1、DP2、DP3、DP4......DP(M-1)、DP0 與字邊界圖案信號 WBP0、WBP1、WBP2、WBP3......WBP(M_2)、WBP(M-1)進行比較
以生成比較信號CPB0、CPB1、CPB2、CPB3......CPB (M-2)、CPB (M-1)。比較器921分別將并行
數(shù)據(jù)信號 DP2、DP3、DP4......DP (M_l)、DPO、DPI 與字邊界圖案信號 WBPO、WBPl、WBP2、WBP3、
WBP4......WBP(M-3)、WBP(M-2)、WBP(M-1)進行比較以生成比較信號 CPCO, CPCU CPC2......CPB (M-3)、CPB (M-2)、CPB (M-1)。
[0087]AND邏輯門電路910A、910B、910C等通過分別對輸入信號CPAO-CPA (M-1)、CPBO-CPB(M-1) XPCO-CPC(M-1)等執(zhí)行AND邏輯函數(shù)來生成數(shù)字輸出信號PT0、PT1、PT2等?？刂七壿嬰娐?50基于AND邏輯門電路910A、910B、910C等的數(shù)字輸出信號PTO、PTU PT2等生成字邊界信號WORDBD。
[0088]各種串行數(shù)據(jù)信號通信協(xié)議使用比表示正被傳送的數(shù)據(jù)所需要的最小數(shù)目多的比特。額外的比特包括被用于指示用于塊同步的字對齊邊界的協(xié)議比特。字邊界圖案信號WBP具有被設(shè)置為預定的數(shù)字圖案的固定的值。字邊界圖案信號WBP的預定的數(shù)字圖案被選擇為匹配指示數(shù)據(jù)比特流中的字邊界的協(xié)議比特。圖案檢測器電路900將信號WBPO-WBP (M-1)與開始于并行數(shù)據(jù)信號DPO-DP(M-1)中的M個比特位置中的每個比特位置處的比特進行比較以確定字邊界的比特位置。字邊界指示比特流中的每個數(shù)據(jù)字開始的比特位置。M是并行數(shù)據(jù)信號DPRL的數(shù)目和每個數(shù)據(jù)字中的比特的數(shù)目。
[0089]控制邏輯電路950基于信號PT0、PT1、PT2等確定字邊界。圖案檢測器電路900只使得AND邏輯門910的輸出信號ΡΤ0、ΡΤ1、ΡΤ2等中的一個輸出信號處于邏輯高狀態(tài)。如果信號PTO處于邏輯高狀態(tài)，則字邊界開始于與信號DPO相對應(yīng)的比特位置。如果信號PTl處于邏輯高狀態(tài)，則字邊界開始于與信號DPl相對應(yīng)的比特位置。如果信號ΡΤ2處于邏輯高狀態(tài)，則字邊界開始于與信號DP2相對應(yīng)的比特位置。如果其它AND邏輯門910中的一個的輸出信號處于邏輯高狀態(tài)，則字邊界開始于由被提供給相應(yīng)的一組比較器中的第一比較器的相應(yīng)的數(shù)據(jù)信號DP所指示的比特位置?？刂七壿嬰娐?50生成字邊界信號WORDBD?？刂七壿嬰娐?50使得字邊界信號WORDBD的數(shù)字值指示字邊界開始的并行數(shù)據(jù)信號DPO-DP (M-1)中的比特位置。
[0090]圖10圖示了根據(jù)本發(fā)明的實施例的桶形移位器電路1000的示例。桶形移位器電路1000是圖8Α中的桶形移位器電路802的示例。桶形移位器電路1000也是圖8Β中的桶形移位器電路822的示例。桶形移位器電路1000包括D觸發(fā)器電路1001-1007、多路復用器電路1011-1014和D觸發(fā)器電路1021-1024。
[0091]在圖10的實施例中，解串器電路202生成指示4比特的數(shù)據(jù)字的4個數(shù)據(jù)信號DPRL0-DPRL3。信號DPRLO指示從串行數(shù)據(jù)信號接收的第一個比特(即最舊的比特)，信號DPRLl指示從串行數(shù)據(jù)信號接收的第二個比特，信號DPRL2指示從串行數(shù)據(jù)信號接收的第
三個比特，并且信號DPRL3指示從串行數(shù)據(jù)信號接收的第四個比特(即最近接收的比特)。數(shù)據(jù)信號DPRL3、DPRL2、DPRL1和DPRLO被相應(yīng)地提供至觸發(fā)器電路1001、1002、1003和1004的D輸入。主時鐘信號MSTCLK被提供至觸發(fā)器電路1001-1007和1021-1024中的每一個觸發(fā)器電路的時鐘輸入。觸發(fā)器電路1001、1002、1003和1004響應(yīng)于時鐘信號MSTCLK的每個上升沿將在它們的Q輸出處的數(shù)據(jù)信號DPRL3、DPRL2、DPRL1和DPRLO的值相應(yīng)地存儲在數(shù)據(jù)信號DQ3、DQ2、DQl和DQO中。
[0092]數(shù)據(jù)信號DQ3、DQ2和DQl被相應(yīng)地提供至觸發(fā)器電路1005、1006和1007的D輸入。觸發(fā)器電路1005、1006和1007響應(yīng)于時鐘信號MSTCLK的每個上升沿將在它們的Q輸出處的數(shù)據(jù)信號DQ3、DQ2和DQl的值相應(yīng)地存儲在數(shù)據(jù)信號DQ6、DQ5和DQ4中。
[0093]數(shù)據(jù)信號DQ3、DQ2、DQ1和DQO被相應(yīng)地提供至多路復用器電路1011的O、3、2和I多路復用輸入。數(shù)據(jù)信號DQ2、DQU DQO和DQ6被相應(yīng)地提供至多路復用器電路1012的0、3、2和I多路復用輸入。數(shù)據(jù)信號DQ1、DQ0、DQ6和DQ5被相應(yīng)地提供至多路復用器電路1013的0、3、2和I多路復用輸入。數(shù)據(jù)信號DQO、DQ6、DQ5和DQ4被相應(yīng)地提供至多路復用器電路1014的0、3、2和I多路復用輸入。字邊界信號WORDBD被提供至多路復用器電路1011-1014中的每個多路復用器電路的選擇輸入。[0094]多路復用器電路1011-1014基于WORDBD信號的值和在它們的多路復用輸入處的信號在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號Z3、Z2、Z1和Z0。數(shù)據(jù)信號Z3、Z2、Z1和ZO被相應(yīng)地提供至觸發(fā)器電路1021-1024的D輸入。觸發(fā)器電路1021、1022、1023和1024響應(yīng)于時鐘信號MSTCLK的每個上升沿將在它們的Q輸出處的數(shù)據(jù)信號Z3、Z2、Zl和ZO的值相應(yīng)地存儲在數(shù)據(jù)信號DPIN3、DPIN2、DPINl和DPINO中。
[0095]如果信號WORDBD的二進制值等于0，指示字邊界開始于比特位置0，則多路復用器電路1011-1014將數(shù)據(jù)信號DQ3、DQ2、DQ1和DQO的值相應(yīng)地提供給信號Z3、Z2、Z1和Z0。
[0096]如果字邊界開始于比特位置1、2或3，則桶形移位器電路1000將數(shù)據(jù)信號DPIN3、DPIN2,DPINl和DPINO中的比特的位置相對于數(shù)據(jù)信號DPRL3、DPRL2、DPRL1和DPRLO中的比特的位置進行調(diào)節(jié)。例如，如果信號WORDBD的二進制值等于1，指示字邊界開始于數(shù)據(jù)信號DPRLl中的比特位置1，則多路復用器電路1011-1014將數(shù)據(jù)信號DQO、DQ6、DQ5和DQ4的值相應(yīng)地提供給信號Z3、Z2、Zl和Z0。因此，數(shù)據(jù)信號DPIN0-DPIN3中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL3中的等效比特偏移一個比特以將數(shù)據(jù)信號DPINO中的每個4比特的數(shù)據(jù)字的第一個比特對齊。
[0097]如果信號WORDBD的二進制值等于2，指示字邊界開始于信號DPRL2中的比特位置2，則多路復用器電路1011-1014將數(shù)據(jù)信號DQl、DQO、DQ6和DQ5的值相應(yīng)地提供給信號Z3、Z2、Zl和Z0。因此，數(shù)據(jù)信號DPIN0-DPIN3中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL3中的等效比特偏移兩個比特以將數(shù)據(jù)信號DPINO中的每個4比特的數(shù)據(jù)字的第一個比特對齊。
[0098]如果信號WORDBD的二進制值等于3，指示字邊界開始于信號DPRL3中的比特位置3，則多路復用器電路1011-1014將數(shù)據(jù)信號DQ2、DQl、DQO和DQ6的值相應(yīng)地提供給信號Z3、Z2、Zl和Z0。因此，數(shù)據(jù)信號DPIN0-DPIN3中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL3中的等效比特偏移三個比特以將數(shù)據(jù)信號DPINO中的每個4比特的數(shù)據(jù)字的第一個比特對齊。
[0099]圖11和12圖示了根據(jù)本發(fā)明的可替換實施例的桶形移位器電路的另一示例。圖11-12的桶形移位器電路是圖8A中的桶形移位器電路802的示例。圖11-12的桶形移位器電路也是圖8B中的桶形移位器電路822的示例。
[0100]圖11圖示了根據(jù)本發(fā)明的實施例的圖8A和8B的桶形移位器電路中的存儲電路1100的示例。存儲電路1100包括16個D觸發(fā)器電路1101和15個D觸發(fā)器電路1102。在圖11的實施例中，解串器電路202生成包含16比特的數(shù)據(jù)字的16個并行數(shù)據(jù)輸出信號DPRL。在圖11中，并行數(shù)據(jù)信號DPRL被稱為數(shù)據(jù)信號DPRL0-DPRL15。信號DPRLO指示從串行數(shù)據(jù)信號接收的第一個比特(即最舊的比特)，信號DPRL1-DPRL14指示從串行數(shù)據(jù)信號接收的相應(yīng)的第2到第15個比特，并且信號DPRL15指示最近從串行數(shù)據(jù)信號接收的比特。
[0101]數(shù)據(jù)信號DPRL0-DPRL15被提供至16個觸發(fā)器電路1101的D輸入。主時鐘信號被提供至31個觸發(fā)器電路1101和1102中的每個觸發(fā)器電路的時鐘輸入。觸發(fā)器電路1101-1102是單沿觸發(fā)器。觸發(fā)器電路1101響應(yīng)于時鐘信號MSTCLK的每個上升沿將在它們的Q輸出處的數(shù)據(jù)信號DPRL0-DPRL15相應(yīng)地存儲在數(shù)據(jù)信號DQ0-DQ15中。數(shù)據(jù)信號DQ1-DQ15被提供至15個觸發(fā)器電路1102的D輸入。觸發(fā)器電路1102響應(yīng)于時鐘信號MSTCLK的每個上升沿將在它們的Q輸出處的數(shù)據(jù)信號DQ1-DQ15相應(yīng)地存儲在數(shù)據(jù)信號DQ16-DQ30 中。
[0102]圖12圖示了根據(jù)本發(fā)明的實施例的選擇器電路1200的示例。圖11-12的桶形移位器電路包括存儲電路1100和選擇器電路1200。選擇器電路1200包括16個多路復用器電路1201-1216和16個D觸發(fā)器電路1221-1236。31個數(shù)據(jù)信號DQ0-DQ30中的不同的一組12個數(shù)據(jù)信號被提供至16個多路復用器電路1201-1216中的每個多路復用器電路的12個多路復用輸入，如圖12所示。主時鐘信號MSTCLK被提供至每個觸發(fā)器電路1221-1236的時鐘輸入。觸發(fā)器電路1221-1236是單沿觸發(fā)器。字邊界信號WORDBD被提供至多路復用器電路1201-1216中的每個多路復用器電路的選擇輸入。
[0103]多路復用器電路1201-1216在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號Z0-Z15。多路復用器電路1201-1216中的每個多路復用器電路基于字邊界信號WORDBD將在其12個多路復用輸入處的數(shù)據(jù)信號中的一個數(shù)據(jù)信號的值提供至其輸出，作為數(shù)據(jù)信號Z0-Z15中的相應(yīng)的一個數(shù)據(jù)信號。觸發(fā)器電路1221-1236響應(yīng)于時鐘信號MSTCLK的每個上升沿將在它們的Q輸出處的數(shù)據(jù)信號Z0-Z15的值相應(yīng)地存儲在數(shù)據(jù)信號DPIN0-DPIN15中。在圖12的實施例中，數(shù)據(jù)信號DPIN0-DPIN15對應(yīng)于圖2中所示的數(shù)據(jù)信號DPIN。
[0104]選擇器電路1200可配置為將數(shù)據(jù)信號DPRL0-DPRL15中接收到的比特的位置偏移0、1、2、3、4、5、6、7、8、9、10或11個比特以對齊數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特。選擇器電路1200可配置為將數(shù)據(jù)信號DPRL0-DPRL15中接收到的比特的位置偏移最大的11個比特以生成數(shù)據(jù)信號DPIN0-DPIN15中的比特。選擇器電路1200可以被用在接收器電路200的實施例中，其中并行數(shù)據(jù)信號DPRL中的數(shù)據(jù)字的字邊界相對于第一并行數(shù)據(jù)信號DPRLO具有多達11個比特的最大偏移。
[0105]如果信號WORDBD的二進制值指示字邊界開始于信號DPRLO中的比特位置0，則多路復用器電路1201-1216將數(shù)據(jù)信號DQ0-DQ15的值相應(yīng)地提供給信號Z0-Z15。因此，數(shù)據(jù)信號DPIN0-DPIN15中的比特的比特位置分別與數(shù)據(jù)信號DPRL0-DPRL15中接收到的等效比特的比特位置相同。
[0106]如果字邊界開始于比特位置1-11中的一個比特位置，則選擇器電路1200將數(shù)據(jù)信號DPIN0-DPIN15中的比特的位置相對于數(shù)據(jù)信號DPRL0-DPRL15中的比特的位置進行調(diào)節(jié)。例如，如果信號WORDBD的二進制值指示字邊界開始于信號DPRLl中的比特位置1，則多路復用器電路1201-1216將數(shù)據(jù)信號DQ16-DQ30和DQO的值相應(yīng)地提供給信號Z0-Z15。因此，數(shù)據(jù)信號DPIN0-DPIN15中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL15中的等效比特偏移一個比特以將數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特對齊。
[0107]如果信號WORDBD的二進制值指示字邊界開始于信號DPRL2中的比特位置2，則多路復用器電路1201-1216將數(shù)據(jù)信號DQ17-DQ30和DQO-DQl的值相應(yīng)地提供給信號Z0-Z15。因此，數(shù)據(jù)信號DPIN0-DPIN15中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL15中的等效比特偏移兩個比特以將數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特對齊。
[0108]如果信號WORDBD的二進制值指示字邊界開始于信號DPRL3-DPRL11中的相應(yīng)的一個信號中的比特位置3、4、5、6、7、8、9、10或11，則選擇器電路1200將數(shù)據(jù)信號DPIN中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL中的等效比特相應(yīng)地偏移3、4、5、6、7、8、9、10或11個比特以將數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特對齊。選擇器電路1200基于指示字邊界開始于相應(yīng)的比特位置3、4、5、6、7、8、9、10或11的信號WORDBD 將一組 16 個數(shù)據(jù)信號 DQ18-DQ30 和 DQ0_DQ2、DQ19_DQ30 和 DQ0-DQ3、DQ20_DQ30 和DQ0-DQ4、DQ21-DQ30 和 DQ0-DQ5、DQ22_DQ30 和 DQ0-DQ6、DQ23_DQ30 和 DQ0-DQ7、DQ24_DQ30和DQ0-DQ8、DQ25-DQ30和DQ0-DQ9或者DQ26-DQ30和DQ0-DQ10的值相應(yīng)地提供給16個數(shù)據(jù)信號 DPIN0-DPIN15。
[0109]圖11和13圖示了根據(jù)本發(fā)明的另一可替換實施例的桶形移位器電路的另一示例。圖11和13的桶形移位器電路是圖8A中的桶形移位器電路802的示例。圖11和13的桶形移位器電路也是圖8B中的桶形移位器電路822的示例。
[0110]圖13圖示了根據(jù)本發(fā)明的可替換實施例的選擇器電路1300的另一示例。圖11和13的桶形移位器電路包括存儲電路1100和選擇器電路1300。選擇器電路1300包括16個多路復用器電路1301-1316和16個D觸發(fā)器電路1321-1336。由存儲電路1100生成的16個數(shù)據(jù)信號DQ0-DQ30中4個數(shù)據(jù)信號被提供至16個多路復用器電路1301-1316中的每個多路復用器電路的4個多路復用輸入，如圖13所示。主時鐘信號MSTCLK被提供至觸發(fā)器電路1321-1336的每個的時鐘輸入。觸發(fā)器電路1321-1336是單沿觸發(fā)器。字邊界信號WORDBD被提供至多路復用器電路1301-1316中的每個多路復用器電路的選擇輸入。
[0111]多路復用器電路1301-1316在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號Z0-Z15。多路復用器電路1301-1316中的每個多路復用器電路基于字邊界信號WORDBD將在其4個多路復用輸入處的4個數(shù)據(jù)信號中的一個數(shù)據(jù)信號的值提供至其輸出，作為數(shù)據(jù)信號Z0-Z15中的相應(yīng)的一個數(shù)據(jù)信號。觸發(fā)器電路1321-1336響應(yīng)于時鐘信號MSTCLK的每個上升沿將在它們的Q輸出處的數(shù)據(jù)信號Z0-Z15的值相應(yīng)地存儲在數(shù)據(jù)信號DPIN0-DPIN15中。在圖13的實施例中，數(shù)據(jù)信號DPIN0-DPIN15對應(yīng)于圖2中所示的數(shù)據(jù)信號DPIN。
[0112]選擇器電路1300可配置為將數(shù)據(jù)信號DPRL0-DPRL15中接收到的比特的位置偏移
0、3、6或9個比特以對齊數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特。選擇器電路1300可配置為將數(shù)據(jù)信號DPRL0-DPRL15中接收到的比特的位置偏移最大的9個比特以生成數(shù)據(jù)信號DPIN0-DPIN15中的比特。選擇器電路1300被用在接收器電路200的實施例中，其中并行數(shù)據(jù)信號DPRL中的數(shù)據(jù)字的字邊界在響應(yīng)于信號WORDBD被解串器電路202和控制電路204調(diào)節(jié)之后相對于第一并行數(shù)據(jù)信號DPRLO具有0、3、6或9個比特的偏移，如下所述。
[0113]如果信號WORDBD的二進制值指示字邊界開始于信號DPRLO中的比特位置0，則多路復用器電路1301-1316將數(shù)據(jù)信號DQ0-DQ15的值相應(yīng)地提供給信號Z0-Z15。因此，數(shù)據(jù)信號DPIN0-DPIN15中的比特的比特位置分別與數(shù)據(jù)信號DPRL0-DPRL15中接收到的等效比特的比特位置相同。
[0114]如果字邊界開始于比特位置3、6或9，則選擇器電路1300將數(shù)據(jù)信號DPIN0-DPIN15中的比特的位置相對于數(shù)據(jù)信號DPRL0-DPRL15中的比特的位置進行調(diào)節(jié)。例如，如果信號WORDBD的二進制值指示字邊界開始于信號DPRL3中的比特位置3，則多路復用器電路1301-1316將數(shù)據(jù)信號DQ18-DQ30和DQ0-DQ2的值相應(yīng)地提供給信號Z0-Z15。因此，數(shù)據(jù)信號DPIN0-DPIN15中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL15中的等效比特偏移三個比特以將數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特對齊。
[0115]如果信號WORDBD的二進制值指示字邊界開始于信號DPRL6中的比特位置6，則多路復用器電路1301-1316將數(shù)據(jù)信號DQ21-DQ30和DQ0-DQ5的值相應(yīng)地提供給信號Z0-Z15。因此，數(shù)據(jù)信號DPIN0-DPIN15中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL15中的等效比特偏移6個比特以將數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特對齊。
[0116]如果信號WORDBD的二進制值指示字邊界開始于信號DPRL9中的比特位置9，則多路復用器電路1301-1316將數(shù)據(jù)信號DQ24-DQ30和DQ0-DQ8的值相應(yīng)地提供給信號Z0-Z15。因此，數(shù)據(jù)信號DPIN0-DPIN15中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL15中的等效比特偏移9個比特以將數(shù)據(jù)信號DPINO中的每個16比特的數(shù)據(jù)字的第一個比特對齊。
[0117]多路復用器電路1301-1316中的每個多路復用器的多路復用輸入處的四個并行數(shù)據(jù)信號與總共16個并行數(shù)據(jù)信號DPRL中的10個并行數(shù)據(jù)信號的范圍內(nèi)的每第三個并行數(shù)據(jù)信號相對應(yīng)。因而，多路復用器電路1301-1316的每個均具有3個比特的粒度。根據(jù)附加實施例，桶形移位器電路802和822可以包括只接收每隔一個并行數(shù)據(jù)信號、只接收每第四個并行數(shù)據(jù)信號、只接收每第五個并行數(shù)據(jù)信號等的多路復用器電路，分別對應(yīng)于2個比特、4個比特、5個比特等的粒度。
[0118]圖14圖示了根據(jù)本發(fā)明的實施例的桶形移位器電路1400的示例。桶形移位器電路1400是圖8A中的桶形移位器電路802的示例。桶形移位器電路1400也是圖8B中的桶形移位器電路822的示例。桶形移位器電路1400包括D觸發(fā)器電路1401-1406、多路復用器電路1411-1414和D觸發(fā)器電路1421-1424。
[0119]在圖14的實施例中，解串器電路202生成指示4比特的數(shù)據(jù)字的4個數(shù)據(jù)信號DPRL0-DPRL3。數(shù)據(jù)信號DPRL3、DPRL2、DPRLl和DPRLO被相應(yīng)地提供至觸發(fā)器電路1401、1402、1403和1404的D輸入。主時鐘信號MSTCLK被提供至觸發(fā)器電路1401-1406和1421-1424中的每個觸發(fā)器電路的時鐘輸入。觸發(fā)器電路1401-1406和1421-1424是單沿觸發(fā)器。觸發(fā)器電路1401-1404響應(yīng)于時鐘信號MSTCLK的每個上升沿分別將在它們的Q輸出處的數(shù)據(jù)信號DPRL3-DPRL0的值存儲在數(shù)據(jù)信號DQ3-DQ0中。
[0120]數(shù)據(jù)信號DQ3和DQ2被相應(yīng)地提供至觸發(fā)器電路1405和1406的D輸入。觸發(fā)器電路1405和1406響應(yīng)于時鐘信號MSTCLK的每個上升沿分別將在它們的Q輸出處的數(shù)據(jù)信號DQ3和DQ2的值存儲在數(shù)據(jù)信號DQ5和DQ4中。
[0121]數(shù)據(jù)信號DQ3和DQl被相應(yīng)地提供至多路復用器電路1411的O和I多路復用輸入。數(shù)據(jù)信號DQ2和DQO被相應(yīng)地提供至多路復用器電路1412的O和I多路復用輸入。數(shù)據(jù)信號DQl和DQ5被相應(yīng)地提供至多路復用器電路1413的O和I多路復用輸入。數(shù)據(jù)信號DQO和DQ4被相應(yīng)地提供至多路復用器電路1414的O和I多路復用輸入。在圖14的實施例中，圖案檢測器電路生成被提供至多路復用器電路1411-1414中的每個多路復用器電路的選擇輸入的單個字邊界信號W0RDBD。
[0122]多路復用器電路1411-1414基于WORDBD信號的值和在它們的多路復用輸入處的信號在它們的輸出處相應(yīng)地生成數(shù)據(jù)信號Z3、Z2、Z1和Z0。數(shù)據(jù)信號Z3、Z2、Z1和ZO被相應(yīng)地提供至觸發(fā)器電路1421、1422、1423和1424的D輸入。觸發(fā)器電路1421-1424響應(yīng)于時鐘信號MSTCLK的每個上升沿分別將在它們的Q輸出處的數(shù)據(jù)信號Z3、Z2、Zl和ZO的值存儲在信號 DPIN3、DPIN2、DPINl 和 DPINO 中。
[0123]如果信號WORDBD等于0，指示字邊界開始于比特位置0，則多路復用器電路1411-1414將數(shù)據(jù)信號DQ3、DQ2、DQ1和DQO的值相應(yīng)地提供給信號Z3、Z2、Z1和Z0。如果信號WORDBD等于I，指示字邊界開始于數(shù)據(jù)信號DPRL2中的比特位置2，則多路復用器電路1411-1414將數(shù)據(jù)信號DQ1、DQ0、DQ5和DQ4的值相應(yīng)地提供給信號Z3、Z2、Z1和Z0。因此，數(shù)據(jù)信號DPIN0-DPIN3中的每個比特的比特位置相對于數(shù)據(jù)信號DPRL0-DPRL3中的等效比特偏移兩個比特以將數(shù)據(jù)信號DPINO中的每個4比特的數(shù)據(jù)字的第一個比特對齊。因而，如果字邊界開始于比特位置2，則桶形移位器電路1400將數(shù)據(jù)信號DPIN3、DPIN2、DPIN1和DPINO中的比特的位置相對于數(shù)據(jù)信號DPRL3、DPRL2、DPRL1和DPRLO中的比特的位置調(diào)節(jié)2個比特。
[0124]再次參考圖5，如果字對齊電路205中的桶形移位器電路包括選擇器電路1300或1400，則多個(或單個)字邊界信號WORDBD被提供至判決偏移電路505的輸入。根據(jù)其它實施例，如果字對齊電路205中的桶形移位器電路包括具有只接收每第四個并行數(shù)據(jù)信號、只接收每第五個并行數(shù)據(jù)信號等的多路復用器電路的選擇器電路，則字邊界信號WORDBD被提供至判決偏移電路505的輸入。
[0125]在其中字邊界信號WORDBD被提供至判決偏移電路505的輸入的實施例中，判決偏移電路505基于相位評估器電路504的輸出信號PHCP的值并且基于字邊界信號WORDBD生成判決偏移信號DC0F。判決偏移電路505將信號PHCP所指示的上或下偏移值轉(zhuǎn)換為正整數(shù)V，如以上關(guān)于圖5所描述的。然后，判決偏移電路505基于正整數(shù)V、如字邊界信號TORDBD所指示的并行數(shù)據(jù)信號中的每個數(shù)據(jù)字開始的比特位置以及桶形移位器電路中的多路復用器電路的粒度生成比特偏移值。
[0126]判決偏移電路505生成比特偏移值，該比特位移值使得字邊界(即每個數(shù)據(jù)字中的第一個比特)至少偏移V個比特加上使得字邊界為可通過輸出第一并行數(shù)據(jù)信號DPINO的桶形移位器電路中的多路復用器電路選擇的比特位置所需要的任意的附加比特偏移。判決偏移電路505使用如信號WORDBD所指示的字邊界來確定要對數(shù)字V增加多少附加的比特偏移來將字邊界移到可通過輸出第一并行數(shù)據(jù)信號DPINO的桶形移位器電路中的多路復用器電路選擇的比特位置。然后，判決偏移電路505使得判決偏移信號DCOF指示比特偏移值，并且循環(huán)調(diào)節(jié)電路506生成基于所述比特偏移值的信號CYCSLP中的多個脈沖。
[0127]判決偏移電路505接收或存儲指示桶形移位器電路中的多路復用器電路的粒度的值。該粒度指示哪些比特(即哪些并行數(shù)據(jù)信號)可通過桶形移位器電路中的多路復用器電路選擇。例如，在圖13的實施例中，判決偏移電路505接收或存儲粒度值3，指示多路復用器電路可以選擇每第三個比特。在圖14的實施例中，判決偏移電路505接收或存儲粒度值2。
[0128]作為示例，如果字邊界信號WORDBD指示字邊界(即每個數(shù)據(jù)字中的第一個比特)位于信號DPRL7中的比特位置7處，并且信號PHCP指示針對16個比特的數(shù)據(jù)字(B卩M=16)的向上計數(shù)值3/16，則將字邊界偏移3個比特位置使得字邊界移到開始于并行數(shù)據(jù)信號DPRL4中。然而，如果如選擇器電路1300中桶形移位器電路中的多路復用器電路的粒度等于3，則控制電路204使得解串器電路202利用CYCSLP信號將并行數(shù)據(jù)信號DPRL中的比特偏移4個比特位置，以使得字邊界開始于并行數(shù)據(jù)信號DPRL3，因為多路復用器電路1301只可以從并行數(shù)據(jù)信號中的比特位置0、3、6或9中選擇。然后，圖案檢測器電路801或821調(diào)節(jié)字邊界信號WORDBD以指示字邊界當前開始于比特位置3，使得選擇器電路1300將字邊界從信號DPRL3偏移到信號DPIN0-DPIN15中的信號DPINO。
[0129]根據(jù)另一示例，字邊界信號WORDBD指示字邊界位于信號DPRL2中的比特位置2處，信號PHCP指示針對16個比特的數(shù)據(jù)字(即M=16)的向下計數(shù)值-5/16，并且如選擇器電路1300中桶形移位器電路中的多路復用器電路的粒度等于3。在該示例中，控制電路204使得解串器電路202利用CYCSLP信號將并行數(shù)據(jù)信號DPRL中的比特偏移12個比特位置(而不是11個比特位置)，以使得字邊界開始于并行數(shù)據(jù)信號DPRL6，因為多路復用器電路1301只可以從比特位置0、3、6或9中選擇。然后，圖案檢測器電路801或821調(diào)節(jié)字邊界信號WORDBD以指示字邊界當前開始于比特位置6，使得選擇器電路1300將字邊界從信號DPRL6偏移到信號DPIN0-DPIN15中的信號DPINO。
[0130]圖15圖示了根據(jù)本發(fā)明的實施例的針對被選擇的數(shù)據(jù)信號ZN的示例性波形。圖15中所示的針對信號ZN的波形是圖10和14中所示的數(shù)據(jù)信號Z0-Z3以及圖12和13中所示的數(shù)據(jù)信號Z0-Z15中的每個數(shù)據(jù)信號的示例。圖15圖示了信號ZN的比特周期(即單位間隔)的示例。圖15中所示的最佳鎖定位置在比特周期的中間。最佳鎖定位置對應(yīng)于相應(yīng)的觸發(fā)器電路(例如觸發(fā)器電路1021-1024、1221-1236、1321-1336以及1421-1424中的一個)存儲信號ZN的值的理想時間。圖15示出了針對觸發(fā)器電路的建立和保持時間的示例。觸發(fā)器電路可以在保持與建立時間之間的圖15中所示的裕度時間(margin time)內(nèi)的任意時間存儲信號ZN的值，以將信號ZN的準確值提供給相應(yīng)的數(shù)據(jù)信號DPIN。
[0131]圖15中所示的裕度時間出現(xiàn)在最佳鎖定位置的兩邊。圖15的裕度時間等于從保持時間結(jié)束一直到建立時間開始的時間。相位評估器電路504所使用的閾值基于RDCLK與MSTCLK時鐘信號之間的預定的相位差，如上所述。RDCLK與MSTCLK時鐘信號之間的預定的相位差等于圖15中所示的裕度時間的一半。因而，相位評估器電路504所使用的閾值基于為圖15中所示的裕度時間的一半的最大值。附加裕度時間可能被動態(tài)漂移(wander)或傳播延遲變化所消耗，降低相位評估器504所使用的閾值。錯誤檢測邏輯可以被包括在可被用于確定何時閾值已被越過、觸發(fā)并行信號DPIN的重新對齊的協(xié)議邏輯中。
[0132]圖15中所示的裕度時間的持續(xù)時間取決于數(shù)據(jù)信號ZN的比特周期以及建立和保持時間。解串器電路202、相位檢測器電路203和控制電路204使由接收器電路101、103、105和107所生成的4個時鐘信號RDCLK在圖15中所示的裕度時間的一半(即預定的相位差)以內(nèi)與主時鐘信號MSTCLK對齊。因此，觸發(fā)器電路1021-1024、1221-1236、1321-1336和1421-1424響應(yīng)于主時鐘信號MSTCLK存儲并行數(shù)據(jù)信號中的比特的準確值。接收器電路101、103、105和107所生成的4個時鐘信號RDCLK在圖15中所示的裕度時間以內(nèi)與彼此對齊。此外，由接收器電路101、103、105和107分別生成的4組并行數(shù)據(jù)信號DPINA、DPINB、DPINC和DPIND相對于彼此被對齊和抗扭斜。接收器電路101、103、105和107中的每個接收器電路中的電路200減少被用于使數(shù)據(jù)信號從RDCLK跨到MSTCLK時鐘域的寄存器級的數(shù)目。
[0133]圖16是可以包括本發(fā)明的實施例的現(xiàn)場可編程門陣列(FPGA)1600的簡化部分框圖。FPGA1600僅僅是可以包括本發(fā)明的特征的集成電路的一個示例。應(yīng)當理解本發(fā)明的實施例可以被用在各種類型的集成電路中，諸如現(xiàn)場可編程門陣列(FPGA)、可編程邏輯器件(PLD)、復雜可編程邏輯器件(CPLD)、可編程邏輯陣列(PLA)、專用集成電路(ASIC)、存儲器集成電路、中心處理單元、微處理器、模擬集成電路等。
[0134]FPGA1600包括通過具有可變長度和速度的縱橫互連導體的網(wǎng)絡(luò)互相連接的可編程邏輯陣列區(qū)塊(或者LAB)1602的二維陣列。LAB1602包括多個(例如10個)邏輯單元(或者 LE)。
[0135]邏輯單元(LE)是提供對用戶定義的邏輯功能的高效實現(xiàn)的可編程邏輯電路區(qū)塊。FPGA具有可被配置為實現(xiàn)各種組合和時序功能的大量邏輯單元。邏輯單元可利用可編程互連結(jié)構(gòu)?？删幊袒ミB結(jié)構(gòu)可以被編程以按幾乎任何所所期望的配置互連邏輯單元。
[0136]FPGA1600還包括分布式存儲器結(jié)構(gòu)，該結(jié)構(gòu)包括在整個陣列中提供的具有可變尺寸的隨機訪問存儲器(RAM)區(qū)塊。RAM區(qū)塊包括例如區(qū)塊1604、區(qū)塊1606和區(qū)塊1608。這些存儲器區(qū)塊還可以包括移位寄存器和先入先出(FIFO)緩沖器。
[0137]FPGA1600還包括可以實現(xiàn)例如具有加或減特征的乘法器的數(shù)字信號處理(DSP)區(qū)塊1610。輸入/輸出單元(10E)1612支持多種單端和差分輸入/輸出標準。10E1612包括被耦接到集成電路的管腳的輸入和輸出緩沖器。這些管腳是可被用于路由例如輸入數(shù)據(jù)信號、輸出數(shù)據(jù)信號并提供FPGA與一個或多個外部設(shè)備之間的電壓的FPGA芯片的外部端子。10E1612中的一個或多個可以包括電路101-108。FPGA1600在這里是為了說明的目的而被描述的。本發(fā)明的實施例可以在很多不同類型的集成電路中被實現(xiàn)。
[0138]本發(fā)明的實施例也可以在具有作為若干組件中的一個組件的FPGA的系統(tǒng)中被實現(xiàn)。圖17示出了可以體現(xiàn)本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)1700的框圖。系統(tǒng)1700可以是被編程的數(shù)字計算機系統(tǒng)、數(shù)字信號處理系統(tǒng)、專用的數(shù)字交換網(wǎng)絡(luò)或者其它處理系統(tǒng)。此外，這樣的系統(tǒng)可以被設(shè)計用于各種應(yīng)用，例如電信系統(tǒng)、汽車系統(tǒng)、控制系統(tǒng)、消費電子產(chǎn)品、個人計算機、互聯(lián)網(wǎng)通信和聯(lián)網(wǎng)等等。此外，系統(tǒng)1700可以被提供在單個板上、多個板上或者多個封裝內(nèi)。
[0139]系統(tǒng)1700包括通過一個或多個總線互連在一起的處理單元1702、存儲器單元1704和輸入/輸出(I/O)單元1706。根據(jù)該示例性實施例，F(xiàn)PGA1708被嵌入處理單元1702中。FPGA1708可以用于圖17的系統(tǒng)內(nèi)的很多不同的目的。FPGA1708可以例如是處理單元1702的邏輯構(gòu)建區(qū)塊，支持其內(nèi)部和外部操作。FPGA1708被編程以實現(xiàn)在系統(tǒng)操作中執(zhí)行其特定任務(wù)所必需的邏輯功能。FPGA1708可以通過連接1710被專門耦接到存儲器1704并且通過連接1712被耦接到I/O單元1706。
[0140]處理單元1702可以將數(shù)據(jù)引導至合適的系統(tǒng)組件以進行處理或存儲、執(zhí)行被存儲在存儲器1704中的程序、經(jīng)由I/O單元1706接收和發(fā)送數(shù)據(jù)或者其它類似的功能。處理單元1702可以是中央處理單元(CPU)、微處理器、浮點協(xié)處理器、圖形協(xié)處理器、硬件控制器、微控制器、被編程以用作控制器的現(xiàn)場可編程門陣列、網(wǎng)絡(luò)控制器或者任意類型的處理器或控制器。此外，在很多實施例中，通常不需要CPU。
[0141]例如，代替CPU，一個或多個FPGA1708可以控制系統(tǒng)的邏輯操作。作為另一示例，F(xiàn)PGA1708用作可重新配置的處理器，該處理器可以按需要被重新編程以處理特定的計算任務(wù)?？商娲兀現(xiàn)PGA1708自身可以包括嵌入式微處理器。存儲器單元1704可以是隨機訪問存儲器(RAM)、只讀存儲器(ROM)、固定的或柔性盤介質(zhì)、閃存、磁帶或者任何其它存儲裝置，或者這些存儲裝置的任意組合。
[0142]關(guān)于本發(fā)明的示例性實施例的前述描述為了說明和描述的目的而被呈現(xiàn)。前述描述不意欲為窮盡性的或者將本發(fā)明局限于這里所公開的示例。在一些實例中，本發(fā)明的特征可以在沒有關(guān)于所提出的其它特征的相應(yīng)應(yīng)用的情況下被使用。在以上教導的啟發(fā)下，很多修改、替換和變動是可能的，且不脫離本發(fā)明的范圍。
[0143]附加實施例:
[0144]附加實施例1.一種電路，包括:
[0145]將串行數(shù)據(jù)信號轉(zhuǎn)換成第一并行數(shù)據(jù)信號的串并轉(zhuǎn)換器電路；以及
[0146]基于第一并行數(shù)據(jù)信號生成第二并行數(shù)據(jù)信號的桶形移位器電路，其中桶形移位器電路包括多路復用器電路，以將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置進行調(diào)節(jié)，并且
[0147]其中多路復用器電路中的每個多路復用器電路被耦接以接收少于由第一并行數(shù)據(jù)信號所指示的全部比特。
[0148]附加實施例2.附加實施例1的電路，其中多路復用器電路將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置調(diào)節(jié)少于第一并行數(shù)據(jù)信號的總數(shù)的最大數(shù)目的比特位置。
[0149]附加實施例3.附加實施例1的電路，其中多路復用器電路將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置調(diào)節(jié)等于至少兩個比特位置的最小比特移位。
[0150]附加實施例4.附加實施例1的電路，其中多路復用器電路將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置調(diào)節(jié)等于至少三個比特位置的最小比特移位。
[0151]附加實施例5.附加實施例1的電路，還包括:
[0152]圖案檢測器電路，該圖案檢測器電路指示在第一并行數(shù)據(jù)信號中或者在第二并行數(shù)據(jù)信號中的數(shù)據(jù)字內(nèi)的第一比特的比特位置，其中桶形移位器電路基于由圖案檢測器電路所指示的比特位置將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置進行調(diào)節(jié)。
[0153]附加實施例6.附加實施例5的電路還包括:
[0154]生成第一和第二周期性信號之間的相位偏移的指示的相位檢測器電路，其中串并轉(zhuǎn)換器電路響應(yīng)于第一周期性信號將串行數(shù)據(jù)信號轉(zhuǎn)換為第一并行數(shù)據(jù)信號；
[0155]基于相位偏移的指示生成相移的指示的控制電路；以及
[0156]基于相移的指示提供對第一周期性信號的相位的調(diào)節(jié)的時鐘信號生成電路，其中串并轉(zhuǎn)換器電路基于對第一周期性信號的相位的調(diào)節(jié)來調(diào)節(jié)由第一并行數(shù)據(jù)信號所指示的比特的位置。
[0157]附加實施例7.附加實施例6的電路，其中控制電路基于相位偏移的指示并基于由圖案檢測器電路所指示的比特位置生成相移的指示。
[0158]附加實施例8.—種方法，包括:
[0159]利用串并轉(zhuǎn)換器電路將串行數(shù)據(jù)信號轉(zhuǎn)換為第一并行數(shù)據(jù)信號；
[0160]利用桶形移位器電路基于第一并行數(shù)據(jù)信號生成第二并行數(shù)據(jù)信號；[0161]利用桶形移位器電路中的多路復用器電路將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置進行調(diào)節(jié)；以及
[0162]只將每個數(shù)據(jù)字中由第一并行數(shù)據(jù)信號指示的比特的子集提供至多路復用器電路中的每個多路復用器電路的輸入。
[0163]附加實施例9.附加實施例8的方法，其中多路復用器電路將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置調(diào)節(jié)少于第一并行數(shù)據(jù)信號的總數(shù)的最大數(shù)目的比特位置。
[0164]附加實施例10.附加實施例8的方法，其中多路復用器電路將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置進行調(diào)節(jié)的最小比特移位為至少兩個比特位置。
[0165]附加實施例11.附加實施例8的方法，其中多路復用器電路將由第二并行數(shù)據(jù)信號所指示的比特的位置相對于由第一并行數(shù)據(jù)信號所指示的比特的位置進行調(diào)節(jié)的最小比特移位為至少三個比特位置。
【權(quán)利要求】
1.一種電路,包括: 串并轉(zhuǎn)換器電路，響應(yīng)于第一周期性信號將串行數(shù)據(jù)信號轉(zhuǎn)換成第一并行數(shù)據(jù)信號； 相位檢測電路系統(tǒng)，基于所述第一周期性信號與第二周期性信號之間的相位偏移生成相移的指示；以及 時鐘信號生成電路，基于所述相移的所述指示提供對所述第一周期性信號的相位的調(diào)節(jié)，所述串并轉(zhuǎn)換器電路基于對所述第一周期性信號的所述相位的所述調(diào)節(jié)來調(diào)節(jié)由所述第一并行數(shù)據(jù)信號所指示的比特的位置。
2.根據(jù)權(quán)利要求1所述的電路，進一步包括: 桶形移位器電路，基于所述第一并行數(shù)據(jù)信號生成第二并行數(shù)據(jù)信號，其中所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號所指示的比特的位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置進行調(diào)節(jié)。
3.根據(jù)權(quán)利要求2所述的電路，其中所述桶形移位器電路包括響應(yīng)于所述第二周期性信號存儲所述第一并行數(shù)據(jù)信號的值的存儲電路。
4.根據(jù)權(quán)利要求2所述的電路，進一步包括: 圖案檢測器電路，指示在所述第一并行數(shù)據(jù)信號中或者在所述第二并行數(shù)據(jù)信號中的數(shù)據(jù)字內(nèi)的第一比特的比特位置，其中所述桶形移位器電路基于由所述圖案檢測器電路所指示的所述比特位置將由所述第二并行數(shù)據(jù)信號所指示的所述比特的所述位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置進行調(diào)節(jié)。
5.根據(jù)權(quán)利要求2所述的電路，其中所述桶形移位器電路包括選擇器電路，將由所述第二并行數(shù)據(jù)信號所指示的所述比特的所述位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置調(diào)節(jié)少于所述第一并行數(shù)據(jù)信號的總數(shù)的最大數(shù)目的比特位置。
6.根據(jù)權(quán)利要求2所述的電路，其中所述桶形移位器電路包括選擇器電路，將由所述第二并行數(shù)據(jù)信號所指示的所述比特的所述位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置調(diào)節(jié)至少兩個比特位置的最小比特移位。
7.根據(jù)權(quán)利要求4所述的電路,其中所述相位檢測電路系統(tǒng)包括: 相位檢測器電路，生成所述第一周期性信號與所述第二周期性信號之間的相位偏移的指示，其中所述桶形移位器電路包括選擇器電路以將由所述第二并行數(shù)據(jù)信號所指示的所述比特的所述位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置進行調(diào)節(jié)；以及 控制電路，基于所述相位偏移的所述指示、基于由所述圖案檢測器電路所指示的所述比特位置以及基于由所述選擇器電路的最小比特移位生成所述相移的所述指示。
8.根據(jù)權(quán)利要求1所述的電路，其中所述時鐘信號生成電路持續(xù)調(diào)節(jié)所述第一周期性信號的所述相位直到所述相位檢測電路系統(tǒng)指示所述第一周期性信號和所述第二周期性信號在預定的相位差范圍內(nèi)被對齊相位。
9.根據(jù)權(quán)利要求8所述的電路，其中所述相位檢測電路系統(tǒng)生成指示在所述第一周期性信號和所述第二周期性信號之間的所述相位偏移的第一相位檢測信號和第二相位檢測信號，其中所述相位檢測電路系統(tǒng)包括基于所述第一相位檢測信號生成第一計數(shù)值的第一計數(shù)器電路以及基于所述第二相位檢測信號生成第二計數(shù)值的第二計數(shù)器電路，其中所述相位檢測電路系統(tǒng)基于所述第一計數(shù)值和所述第二計數(shù)值生成提供所述相移的所述指示的信號，并且其中所述時鐘信號生成電路是可變分頻器電路。
10.根據(jù)權(quán)利要求1所述的電路，其中所述電路是集成電路中的接收器電路，并且其中所述串行數(shù)據(jù)信號包含由外部設(shè)備生成并被提供給所述集成電路的比特。
11.一種方法，包括: 利用串并轉(zhuǎn)換器響應(yīng)于第一周期性信號將串行數(shù)據(jù)信號轉(zhuǎn)換為第一并行數(shù)據(jù)信號； 利用相位檢測電路系統(tǒng)基于所述第一周期性信號與第二周期性信號之間的相位偏移生成相移的指示； 基于所述相移的所述指示提供對所述第一周期性信號的相位的調(diào)節(jié)；以及 利用所述串并轉(zhuǎn)換器基于對所述第一周期性信號的所述相位的所述調(diào)節(jié)來調(diào)節(jié)由所述第一并行數(shù)據(jù)信號所指示的比特的位置。
12.根據(jù)權(quán)利要求11所述的方法，進一步包括: 利用桶形移位器電路基于所述第一并行數(shù)據(jù)信號生成第二并行數(shù)據(jù)信號； 利用圖案檢測器電路指示在所述第一并行數(shù)據(jù)信號中或者在所述第二并行數(shù)據(jù)信號中的數(shù)據(jù)字內(nèi)的第一比特的比特位置；以及 基于由所述圖案檢測器電路所指示的數(shù)據(jù)字內(nèi)的所述第一比特的所述比特位置、利用所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號所指示的比特的位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置進行調(diào)節(jié)。
13.根據(jù)權(quán)利要求11所述的方法，進一步包括: 響應(yīng)于所述第二周期性信號將所述第一并行數(shù)據(jù)信號的值存儲在存儲電路中。
14.根據(jù)權(quán)利要求12所述的方法，其中所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號所指示的所述比特的所述位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置調(diào)節(jié)少于所述第一并行數(shù)據(jù)信號的總數(shù)的最大數(shù)目的比特位置。
15.根據(jù)權(quán)利要求12所述的方法，其中所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號所指示的所述比特的所述位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置進行調(diào)節(jié)的最小比特移位是至少兩個比特位置。
16.根據(jù)權(quán)利要求12所述的方法，其中利用相位檢測電路系統(tǒng)基于所述第一周期性信號與第二周期性信號之間的相位偏移生成相移的指示進一步包括: 利用相位檢測器生成所述第一周期性信號與所述第二周期性信號之間的所述相位偏移的指示；以及 基于所述相位偏移的所述指示、基于由所述圖案檢測器電路所指示的數(shù)據(jù)字內(nèi)的所述第一比特的所述比特位置以及基于所述桶形移位器電路將由所述第二并行數(shù)據(jù)信號所指示的所述比特的所述位置相對于由所述第一并行數(shù)據(jù)信號所指示的所述比特的所述位置進行調(diào)節(jié)的最小比特移位生成所述相移的所述指示。
17.—種電路,包括: 接收器電路，其中所述接收器電路中的每個接收器電路響應(yīng)于相應(yīng)的同步時鐘信號將串行數(shù)據(jù)信號轉(zhuǎn)換為一組并行數(shù)據(jù)信號，其中所述接收器電路中的每個接收器電路使得所述相應(yīng)的同步時鐘信號在所述相應(yīng)的一組并行數(shù)據(jù)信號中的比特的比特周期的一半之內(nèi)與主時鐘信號對齊，其中所述接收器電路中的每個接收器電路響應(yīng)于所述主時鐘信號存儲所述相應(yīng)的一組并行數(shù)據(jù)信號，并且其中所述接收器電路將所述多組并行數(shù)據(jù)信號相對于彼此進行抗扭斜。
18.根據(jù)權(quán)利要求17所述的電路，其中所述接收器電路中的每個接收器電路包括: 串并轉(zhuǎn)換器電路，響應(yīng)于所述相應(yīng)的同步時鐘信號將所述相應(yīng)的串行數(shù)據(jù)信號轉(zhuǎn)換成所述相應(yīng)的一組并行數(shù)據(jù)信號； 相位檢測電路 系統(tǒng)，基于所述相應(yīng)的同步時鐘信號與所述主時鐘信號之間的相位偏移生成相移的指示；以及 時鐘信號生成電路，基于所述相移的所述指示提供對所述相應(yīng)的同步時鐘信號的相位的調(diào)節(jié)，所述串并轉(zhuǎn)換器電路基于對所述相應(yīng)的同步時鐘信號的所述相位的所述調(diào)節(jié)來調(diào)節(jié)由所述相應(yīng)的一組并行數(shù)據(jù)信號所指示的比特的位置。
19.根據(jù)權(quán)利要求18所述的電路，其中所述接收器電路中的每個接收器電路進一步包括: 桶形移位器電路，基于所述相應(yīng)的一組并行數(shù)據(jù)信號生成相應(yīng)的輸出并行數(shù)據(jù)信號，其中所述桶形移位器電路將由所述相應(yīng)的輸出并行數(shù)據(jù)信號所指示的比特的位置相對于所述相應(yīng)的一組并行數(shù)據(jù)信號所指示的所述比特的所述位置進行調(diào)節(jié)。
【文檔編號】H03M9/00GK103973312SQ201410042365
【公開日】2014年8月6日 申請日期:2014年1月28日 優(yōu)先權(quán)日:2013年2月5日
【發(fā)明者】C·沃特曼, D·門德爾 申請人:阿爾特拉公司