用于減少采樣電路時序不匹配的裝置和方法
【專利摘要】一種用于在具有多個通道的交錯采樣電路中采樣的示范性裝置、系統(tǒng)和方法。在實施方案中，輸入時鐘用以使采樣時鐘從第一電壓電平到第二電壓電平的過渡相對于彼此同步。所述采樣時鐘被輸入到采樣電路。當輸入時鐘從第一時鐘狀態(tài)過渡到第二時鐘狀態(tài)時，所述輸入時鐘接通共用開關(guān)，共用開關(guān)通過公共路徑把每個采樣時鐘拉到所述第二電壓電平。每個采樣時鐘從所述第一電壓電平過渡到第二電壓電平觸發(fā)了在所述通道中的一個通道上進行采樣。所述第一電壓電平可被提升以在所述采樣電路中將開關(guān)驅(qū)動為接通。通過所述共用開關(guān)和公共路徑使所述輸出的過渡同步減少了控制所述通道的所述采樣時鐘之間的時序不匹配。
【專利說明】用于減少采樣電路時序不匹配的裝置和方法
[0001]優(yōu)先權(quán)數(shù)據(jù)
[0002]本申請主張2013年3月7日提交的臨時專利申請序列號No. 61/774，432的優(yōu)先權(quán)，所述臨時專利申請由此以引用的方式全部并入本文。
【技術(shù)領(lǐng)域】
[0003]本公開一般涉及采樣電路，且更具體涉及用于生成具有減少的時序不匹配的采樣時鐘信號的裝置、系統(tǒng)、電路和相關(guān)方法。
【背景技術(shù)】
[0004]模擬數(shù)字轉(zhuǎn)換器（ADC)使用采樣電路，所述采樣電路在某個時間點采樣模擬輸入信號并然后把所述樣本轉(zhuǎn)換成數(shù)字值來創(chuàng)建數(shù)字信號。ADC的使用在涉及接收由模擬信號表示的輸入信號或輸入數(shù)據(jù)并然后操作以把模擬信號轉(zhuǎn)換成數(shù)字信號來以數(shù)字形式進行進一步處理的應(yīng)用中很常見。為了準確地轉(zhuǎn)換模擬輸入信號，應(yīng)完成采樣電路執(zhí)行的對輸入信號的采樣，使得它向轉(zhuǎn)換器提供樣本，所述樣本表示盡可能精確的模擬輸入信號。隨著將要轉(zhuǎn)換的模擬輸入信號的頻率（Fin)增大，必要的采樣頻率也增大。由于使用ADC的應(yīng)用類型數(shù)量增大，對能夠在越來越高的操作速度下操作的ADC的需求也增大。
[0005]使用多個通道來在時間交錯基礎(chǔ)上處理模擬輸入信號的時間交錯ADC是一種類型的已開發(fā)用于高速應(yīng)用、高速實施等的ADC。交錯也可降低給定分辨率的功耗。這是因為，隨著單通道ADC的采樣率接近所用技術(shù)的極限，單通道ADC的速度/功率權(quán)衡變得非線性：從而使得交錯成為有吸引力的替代。如果足夠數(shù)量的ADC通道交錯，那么每個都承受線性速度/功率權(quán)衡，并因此，達到最佳框架。在評估任何系統(tǒng)的整體性能時也應(yīng)當考慮到與交錯相關(guān)的系統(tǒng)開銷。另外，對于大約為8位和以上的分辨率，應(yīng)除去通道之間的不匹配，例如交錯通道中每一個上的樣本之間的時序不匹配。這可例如通過前景或背景校準來進行。
[0006]比起單通道ADC，時間交錯ADC有效地提供數(shù)字到模擬轉(zhuǎn)換的采樣率上的速度優(yōu)勢，因為轉(zhuǎn)換率與通道數(shù)量成比例增加。在時間交錯ADC中，每個通道能夠依次采樣模擬輸入信號。在N個通道并聯(lián)操作的情況下，采樣率比單通道ADC的增加了 N倍。在從一個通道進行采樣的時間期間，來自其它通道的樣本可被處理。因此，時間交錯ADC以比單通道系統(tǒng)高的速率生成數(shù)字碼字。然而，時間交錯ADC的缺點是因為不同通道之間的不匹配而會產(chǎn)生的誤差。交錯技術(shù)對通道之間的時序不匹配很敏感。
[0007]因此，除了提高轉(zhuǎn)換速度之外，交錯也降低了亞穩(wěn)態(tài)率，從而使ADC更穩(wěn)定。由于每個通道被給予更長的時間來進行轉(zhuǎn)換，亞穩(wěn)態(tài)的概率按指數(shù)規(guī)律下降。在一般意義上，交錯ADC的性能通常由通道之間的不匹配限制。在8位或更高的分辨率下，增益、偏移和時序不匹配嚴重影響整體的信號對(噪音+失真）的比值（SNDR)。很多時候，時序不匹配最難校準，因為它不容易適于檢測或校正。
[0008]在典型時間交錯采樣ADC中，采樣信號用以在ADC的交錯通道中每一個上控制采樣時序。跟蹤和保持電路可用以當采樣信號從一個狀態(tài)變化為另一狀態(tài)時跟蹤(并然后進行）來自通道的模擬輸入信號的樣本：觸發(fā)開關(guān)以保持模擬輸入信號的采樣。開關(guān)之間的任何不匹配和采樣信號的邊緣之間的任何時序不匹配使得來自交錯通道的交錯樣本的序列在時間上非均勻間隔。樣本的非均勻間隔導致在采樣系統(tǒng)的輸出序列中出現(xiàn)非期望的頻譜分量。這些頻譜分量通常產(chǎn)生期望的采樣信號的圖像，且經(jīng)常發(fā)生在輸出頻譜中非期望的位置。例如，在簡單的雙通交錯系統(tǒng)中，采樣時鐘中的時序不匹配會導致期望信號的圖像出現(xiàn)在頻率為Fs/2+/-Fin處，其中Fs是系統(tǒng)的采樣頻率且Fin是系統(tǒng)的輸入信號的頻率。圖像的量值與采樣通道之間的時間差成比例，且也與輸入信號的頻率成比例。這些誤差特別是在較高的輸入頻率下降低了采樣系統(tǒng)的最大可實現(xiàn)無雜散動態(tài)范圍（SFDR)。
[0009]減少時序不匹配造成的光譜產(chǎn)物的影響成本很高。可使用消耗大量功率的大型數(shù)字濾波器。或者，低功耗模擬電路可用以把時序誤差〃修整〃成較小值。然而，在任一情況下，可降低誤差至低于可接受的水平并保持在可接受的水平[而不管電源、溫度、模具應(yīng)力等的環(huán)境變化如何]的程度可取決于誤差最初是多小。小的初始誤差傾向于保持較小，而大的初始誤差可通過修整而被減小，但傾向于隨著環(huán)境變化出現(xiàn)而顯著漂移。
[0010]因為時序誤差如此難以除去，所以系統(tǒng)經(jīng)常通過使用另外的網(wǎng)絡(luò)來使用采樣網(wǎng)絡(luò)的隨機化的某種形式。這并不除去時序誤差的影響。隨機化簡單地把誤差更隨機地分布在時間上，而不是在固定的模式上。這傾向于會把誤差傳入系統(tǒng)的本底噪聲。這個動作會增加系統(tǒng)的本底噪聲，并進一步降低了采樣系統(tǒng)可達到的最大信號噪聲比（SNR)。因此，最小化時序誤差最大化系統(tǒng)可達到的潛在信號噪聲比（SNR)。這是真的，即使在也使用隨機化時也是如此。具有小的初始時序誤差的系統(tǒng)在任何時間交錯ADC系統(tǒng)中提供了優(yōu)勢。因此，希望有一種解決方法來最小化時間交錯ADC中的時序不匹配，所述方法要實施起來復雜性低、實施起來相對簡單并且可單獨使用或與其它技術(shù)組合使用。

【發(fā)明內(nèi)容】

[0011]本公開一般涉及用于生成控制采樣系統(tǒng)的采樣信號的裝置、系統(tǒng)、電路和方法。在示范性實施方案中，所述方法、系統(tǒng)和裝置可包括生成作為用于具有多個交錯采樣通道的時間交錯采樣電路的采樣時鐘的輸出的電路?？蓪嵤┧鲭娐罚沟迷诙鄠€交錯通道中每一個的采樣時鐘電路之間共享共用電路。使用共用電路允許統(tǒng)一控制采樣時鐘之間相對于彼此的時序關(guān)系。所述方法可減少采樣時鐘之間的時序偏差。在實施方案的示范性實施中，多個交錯采樣通道可包括模擬數(shù)字轉(zhuǎn)換器（ADC)電路的交錯采樣通道。
[0012]在一個實施方案中，提供一種用于接收包括輸入時鐘信號的多個輸入信號并生成多個采樣時鐘的電路。所述電路包括第一電路，其被配置以把多個采樣時鐘的每個采樣時鐘選擇性設(shè)置為第一輸出狀態(tài)，其中當多個輸入信號的選定輸入被設(shè)置為第一輸入狀態(tài)時，多個采樣時鐘的選定采樣時鐘被設(shè)置為第一輸出狀態(tài)。所述電路也包括第二電路，其被配置以通過公共路徑把多個采樣時鐘中每一個過渡到第二輸出狀態(tài)，其中選定采樣時鐘是響應(yīng)于輸入時鐘信號從第一時鐘狀態(tài)過渡到第二時鐘狀態(tài)而通過公共路徑從第一輸出狀態(tài)過渡到第二輸出狀態(tài)。
[0013]在另一實施方案中，電路可包括用以生成作為時間交錯采樣電路的采樣時鐘的提升的輸出的升壓電路。提升的采樣時鐘提供較高的信號電平來開啟采樣時鐘輸出驅(qū)動的開關(guān)。可實施所述電路，使得可在多個交錯通道中每一個的采樣時鐘電路之間共享共用電路。使用共用電路可允許統(tǒng)一控制提升的采樣時鐘之間的時序關(guān)系。
[0014]在又一實施方案中，電路可包括采樣電路，所述采樣電路包括多個采樣通道，每個采樣通道被耦接到對應(yīng)于多個采樣時鐘中一個采樣時鐘的第一電路的輸出端。采樣電路可被配置以當選定采樣時鐘從第二輸出狀態(tài)過渡到第一輸出狀態(tài)時從多個通道的選定通道生成樣本。
[0015]在另一示范性實施方案中，所述方法、系統(tǒng)和裝置包括用以生成作為時間交錯采樣電路的采樣時鐘的輸出的電路，所述時間交錯采樣電路包括通過使用共同時鐘信號來最小化采樣時鐘之間的時序偏差的結(jié)構(gòu)，所述共同時鐘信號控制可在多個交錯通道中每一個的采樣時鐘電路之間共享的上拉/保持電路。使用共用上拉/保持電路允許控制多個交錯通道的采樣時鐘的邊緣之間相對于彼此的時序關(guān)系以最小化時鐘偏差。在上拉/保持電路的這個實施中，可提升采樣時鐘。
[0016]在其它示范性實施方案中，方法、系統(tǒng)和裝置包括用以生成作為時間交錯采樣電路的采樣時鐘的輸出的電路，所述時間交錯采樣電路可包括通過使用共同時鐘信號來最小化采樣時鐘之間的時序偏差的結(jié)構(gòu)。共同時鐘信號控制可在多個交錯通道中每一個的采樣時鐘電路之間共享的上拉/保持電路和下拉電路。使用共用上拉/保持電路和下拉電路允許控制多個交錯通道的采樣時鐘的邊緣之間(相對于彼此）的時序關(guān)系以最小化時鐘偏差。在上拉/保持電路和下拉電路的實施方案的示范性實施中，可提升采樣時鐘。
【專利附圖】

【附圖說明】
[0017]為了提供對本公開和本公開的特征和優(yōu)勢的更完整的理解，可參考結(jié)合附圖進行的以下描述，其中相同的參考數(shù)字表示相同的部件，在附圖中：
[0018]圖IA示出本公開的實施方案的示范性開關(guān)級圖；
[0019]圖IB示出圖IA的實施方案的示范性時序波形；
[0020]圖2示出圖I的實施方案的下拉電路的示范性實施；
[0021]圖3A示出根據(jù)本公開的另一實施方案的采樣電路；
[0022]圖3B示出圖3A的實施方案的上拉/保持電路的示范性實施；
[0023]圖4A示出根據(jù)本公開的又一實施方案的采樣電路；
[0024]圖4B示出圖4A的實施方案的上拉升壓/保持電路的示范性實施；
[0025]圖5示出根據(jù)本公開的另一實施方案的上拉升壓/保持和下拉采樣電路的示范性實施；
[0026]圖6A示出根據(jù)本公開的又一實施方案的上拉和下拉采樣電路的示范性實施；和
[0027]圖6B示出圖6A的實施方案的示范性時序波形。
【具體實施方式】
[0028]本公開一般涉及用于生成控制采樣系統(tǒng)的采樣信號的裝置、系統(tǒng)和方法。更具體而言，本公開的裝置、系統(tǒng)和方法提供用于生成交錯采樣電路的采樣時鐘的實施方案，所述實施方案最小化交錯采樣電路的多個通道的采樣時鐘之間的不匹配和時序偏差。
[0029]現(xiàn)在參考圖1A，其中是被配置以在交錯模擬數(shù)字轉(zhuǎn)換器（ADC)中生成采樣時鐘的本公開的示范性實施方案的開關(guān)級圖。圖IA示出ADC采樣電路200，采樣電路200包括交錯ADC通道電路208和用于生成采樣時鐘的電路，所述電路包括下拉電路204、電壓電路202和電壓電路206。ADC電路208在輸入端Vi接收模擬輸入信號并在輸出端Vo生成模擬輸入信號的樣本。在Vo的樣本輸出然后可被轉(zhuǎn)換成數(shù)字值以進行進一步的處理。
[0030]圖IA的開關(guān)級實施示出了在采樣電路200的各個部分中示出的開關(guān)S20-S34。圖IA的示范性實施方案中個別開關(guān)S20-S34中每一個代表被配置以把兩個節(jié)點耦接在一起的邏輯電平開關(guān)。當開關(guān)輸入信號處于低狀態(tài)或低邏輯狀態(tài)時，每個開關(guān)斷開，且當由開關(guān)上各自的信號名稱標簽指示的開關(guān)輸入信號移到高信號電平或高邏輯狀態(tài)時，每個開關(guān)閉合連接。例如，當信號QO移到高信號電平或高邏輯狀態(tài)時，被配置以把Vi耦接到CO的開關(guān)S20激活并閉合Vi和CO之間的連接。雖然圖IA把示范性實施方案示出為特定邏輯開關(guān)級實施，但是應(yīng)注意，圖IA的開關(guān)功能可在開關(guān)電路的許多不同配置中實施。例如，在其它實施中，開關(guān)中的一個或多個可由開關(guān)輸入上的低邏輯狀態(tài)而不是高邏輯狀態(tài)來激活。另外，本公開的各種實施方案的電路可用使用不同組件的不同類型的技術(shù)來實施。例如，電路可包括使用NMOS或PMOS邏輯的MOSFET實施的開關(guān)邏輯。又，雖然圖IA的實施方案示出特定輸入信號和輸出信號以及這些信號之間的時序關(guān)系，但是應(yīng)注意，實施方案的優(yōu)勢可通過使用輸入和輸出信號的不同布置來實現(xiàn)，所述輸入和輸出信號具有不同的邏輯狀態(tài)和這些信號之間的不同的時序關(guān)系。另外，應(yīng)注意，雖然圖IA示出兩個交錯通道，但是圖IA的實施可被擴展到生成用于大于二的任何數(shù)量的交錯通道的采樣時鐘。
[0031]在圖IA的實施方案中，采樣電路200的操作可由在輸入端SELO、SELU Q0、Ql和CLK接收的輸入信號來控制。這些輸入信號相對于彼此的邏輯狀態(tài)和時序控制采樣信號在采樣時鐘輸出Qp [O]和Qp [I]的生成，所述采樣信號分別觸發(fā)在通道O和通道I上采樣。在下拉電路204和拉升壓電路202、206中生成的采樣時鐘輸出Qp [O]和Qp [I]控制何時分別在輸入端Vi處的模擬信號輸入的通道O和通道I上進行采樣。實施方案提供了優(yōu)勢，因為下拉電路204 (結(jié)合電壓電路202和206發(fā)揮作用）允許通過使用CLK輸入信號的共用節(jié)點N和共用開關(guān)S28來控制輸出Qp[0]和Qp[l]處的信號的時序。通過共用節(jié)點N、共用開關(guān)S28和開關(guān)S26和S27來控制輸出Qp [O]和Qp [I]處的信號的時序最小化對ADC的時鐘偏差的影響和時序不匹配的影響。這個優(yōu)勢可擴展到通過把開關(guān)添加到包括開關(guān)S26和S27的多個開關(guān)用于生成采樣時鐘的每個另外的輸出端從而把另外的輸出端耦接到節(jié)點N來為大于二的任何數(shù)量的交錯通道生成采樣時鐘。
[0032]現(xiàn)在參考圖1B，其中示出圖IA的實施方案的時序電路的輸入信號的示范性時序波形。圖IB示出CLK、SELO, Qp[O], Q0, SELU Ql和Qp[I]信號的示范性時序波形。輸入SELO和SELl被輸入到下拉電路204并控制整體系統(tǒng)時序以進行采樣。在圖IA的實施方案中，SELO、QO、SELl和Ql并不直接輸入交錯采樣通道電路208，而是輸入下拉電路204和升壓器電路202和206。下拉電路204和電壓電路202和206然后生成輸出Qp [O]和Qp [I]以觸發(fā)在交錯采樣電路208中采樣。輸入QO可基于SELO生成并被定時以具有跟隨Qp [O]的下降邊緣的下降邊緣。輸入Ql可基于SELl生成并被定時以具有跟隨Q[l]的下降邊緣的下降邊緣。CLK信號然后可被輸入到下拉電路204并用以控制Qp [O]和Qp [I]驅(qū)動的采樣的相對時序。在實施方案中，圖IB示出，SELO和SELl作為極性相反的周期性波形，且CLK信號可被輸入作為周期脈沖，所述周期脈沖可被定時使得CLK高邏輯狀態(tài)包含SELO和SELl的下降邊緣。[0033]參考圖IA和1B，為了進行解釋，當在時間Tl上SELO高而SELl低時，Ql和SELl處于低邏輯狀態(tài)將使開關(guān)S25和S26打開而使Qp [I]保持處于其之前的狀態(tài)，所述之前的狀態(tài)將為低邏輯狀態(tài)。也在時間Tl，輸入Ql將為低且Vi將被開路的S21切換與交錯通道I斷開，且輸入SELO和QO為高將使S30和S27閉合而S29開路。在此之前，當輸入QO之前為低時，S29閉合且VTOP被連接到電容器Cll的頂板。當QO變高時，S29開路，從而把VTOP采樣到電容器Cll的頂板上。因此，采樣到Cll上的電壓VBST將等于VTOP和低電平邏輯信號QO的實際電壓電平之間的差。當QO變高時，S30閉合且Qp[0]將處于等于高邏輯狀態(tài)輸入QO的電壓電平加上VBST的實際電壓電平下的高邏輯狀態(tài)。QP[0]變成高邏輯狀態(tài)接通S32并把通道O連接到電壓Vcmin。Qp[I]為低將保持S22開路，且QO為高將閉合S20，從而允許電容器CO跟蹤輸入信號Vi。當SELO如圖IB中示出為在時間T2仍然為高的時，CLK輸入可被定時以變成高狀態(tài)。當在SELO為高的情況下CLK在T2移到高時，開關(guān)S28閉合并通過S27把Qp[O]拉到節(jié)點201的電壓電平，節(jié)點201的電壓電平例如可保持為接地。Qp [O]變低關(guān)斷開關(guān)S32，且觸發(fā)在Qp [O]移到低并切斷S32時的時間在通道O上進行對Vin的值的采樣。當SELO隨后在時間T3上移到低而SELl移到高時，開關(guān)S20將開路而開關(guān)S22和S33將閉合，從而允許在輸入端Vi的模擬輸入信號的樣本在交錯ADC通道電路208的輸出端Vo輸出。在T3之前的時間期間，當Ql處于低狀態(tài)時，S24閉合且VTOP連接到電容器ClO的頂板。這把ClO充當?shù)降扔谳斎隥l低狀態(tài)和VTOP之間的電壓差的電壓，且所述電壓等于VBST。當Ql在時間T3之后變高時，S24開路，S25閉合且VTOP可被采樣到電容器ClO的頂板上。
[0034]當SELO在T3上移到低時，SELl移到高，且之前描述的在Qp [O]生成用于交錯采樣通道O的采樣時鐘的過程類似于在Qp [I]生成用于交錯采樣通道I的采樣時鐘發(fā)生，其中在所述過程中，SELUQl和Qp [I]信號分別代替SEL0、Q0和Qp [O]，電容器ClO代替電容器C11，且開關(guān) S21、S23、S24、S25、S26 和 S34 分別代替開關(guān) S20、S22、S29、S30、S27 和 S33。類似地，如在通道O上，當Qp [O]通過CLK在T2變高而被拉低時，當Qp [I]被通過當SELl為高時CLK信號在T4變高而由S26和S28從高邏輯狀態(tài)輸入Ql的電壓電平加上VBST拉低時，將進行通道I上的采樣。在圖IA的兩個通道實施方案中，在CLK輸入從低狀態(tài)到高狀態(tài)的后續(xù)過渡上，采樣時鐘Qp [O]和Qp [I]繼續(xù)交替觸發(fā)在通道O和通道I上采樣。例如，在圖IB中，采樣將通過CLK輸入在時間T5從低狀態(tài)過渡到高狀態(tài)來在通道O上觸發(fā)，且樣本將通過CLK輸入在時間T6從低狀態(tài)過渡到高狀態(tài)來在通道I上生成。在具有大于兩個的多個交錯通道(例如多個N交錯采樣通道)的圖IA的電路的實施方案中，將分別在N個采樣通道中每一個上交替地進行模擬信號的采樣。這可通過在輸入端SEL[0]. . . . SEL[N]和Q0.... QN上生成適當定時的輸入信號來進行，使得當CLK輸入從低狀態(tài)過渡到高狀態(tài)時，在通道上觸發(fā)采樣的輸入被交替性地一次一個地設(shè)置為高狀態(tài)。
[0035]因此，在圖IA的實施方案中的交錯通道的采樣時鐘Qp[0]和Qp[l]被共用節(jié)點N同步到CLK信號的上升邊緣，共用節(jié)點N通過一個共用開關(guān)S28創(chuàng)建的公共路徑被拉到節(jié)點201的狀態(tài)。這減少了 SELO和SELl之間或?qū)⒁云渌绞接米鞑蓸訒r鐘來對通道采樣的其它采樣時鐘信號之間的時序不匹配的影響。在具有大于兩個的多個交錯采樣通道的實施方案中，公共路徑的使用將以相同的方式使采樣時鐘Qp[0]...Qp[N]中每一個同步。實施方案提供優(yōu)勢，因為開關(guān)S28可使用單個晶體管來實施，從而把從CLK輸入的上升邊緣到Qp[0]的下降邊緣和從CLK的上升邊緣到Qp[I]的下降邊緣的傳播延遲路徑中的差最小化，因為兩個信號都是通過開關(guān)S28通過相同的路徑被下拉到低的。如果各自包括單獨晶體管的單獨邏輯門用于把Qp [O]和Qp [I]設(shè)置為低，那么不管邏輯門如何被創(chuàng)建，由于制造差異，通過從CLK的上升邊緣到Qp [O]的下降邊緣和從CLK的上升邊緣到Qp [I]的下降邊緣的每個門的傳播延遲中將會有差異。采樣時鐘Qlp[0]和Ql[l]的下降邊緣（即，控制采樣開關(guān)的關(guān)斷瞬間的邊緣）的均勻間隔對于保持均勻間隔的輸入采樣很重要。在這個實施方案，上升邊緣的均勻間隔可能不是很關(guān)鍵。
[0036]另外，圖IA的實施方案提供了具有使Qp[O]和Qp[l]信號升壓以驅(qū)動開關(guān)S23、S32和S22、S31的電壓電路202和206的另外的優(yōu)勢，開關(guān)S23、S32和S22、S31分別由Qp[O]和Qp[l]用提升的電壓完整并干凈地接通。
[0037]現(xiàn)在參考圖2，其中示出了晶體管級電路，所述晶體管級電路是圖IA的提升電壓電路202和206和下拉電路204的示范性實施。圖2的實施包括升壓器電路302和306和下拉電路304，所述電路分別與圖IA的具有相同功能的提升電壓電路202和206和下拉電路204相關(guān)。如圖IA和圖IB的實施方案所述，圖2的實施的電路接收輸入SEL0、SEL1、Q0、Ql和CLK,并生成輸出Qp [O]和Qp [I]。下拉電路304包括MOS晶體管MN_Pulldown、MN31和麗33。麗31和麗33各自被配置以分別把對應(yīng)的電路輸出Qp[0]和QP[1]耦接到共用節(jié)點N。麗33的漏極終端可連接到Qp [I]采樣時鐘輸出端，且麗31的漏極可連接到Qp [O]采樣時鐘輸出。麗31和麗33兩者的源極終端在共用節(jié)點N連接到MN-Pull-down的漏極終端。MN_Pu 11 down的源極終端可連接到節(jié)點301,從而通過MN_Pu 11 down把共用節(jié)點N f禹接到節(jié)點301。在實施方案中，節(jié)點301可保持在電壓電平O或接地。SELO、SELI和CLK被分別輸入到麗31、麗33和MN_Pulldown的柵極終端。當Ql為低時，升壓器電路302中的柵極控制電路321開啟麗34。這將電容器C30充電至Ql (處于低邏輯狀態(tài)）的電壓和VTOP之間。當QO為低時，升壓器電路306中的柵極控制電路320類似地開啟麗32。這將電容器C31充電至QO (處于低邏輯狀態(tài)）的電壓和VTOP之間。
[0038]升壓器電路302的一個目的是使用大柵源電壓（VGS)開啟Qp[0]和Qp[l]驅(qū)動的采樣開關(guān)，即使當電源電壓比起用以對輸入信號采樣的晶體管的閾值電壓是有限的或很小的時候也是如此。應(yīng)注意，在許多低電壓CMOS采樣電路中，時鐘升壓的使用對于開啟開關(guān)
很重要。
[0039]如相對于圖IA的開關(guān)級實施所述，當在SELO、SELU Q0、Ql和CLK上向圖2的電路提供相同的輸入時，圖3的電路300在Qp[0]和Qp[l]上提供輸出信號波形，所述輸出信號波形具有與圖IB中不出的關(guān)系相同的關(guān)系。雖然圖2使用NMOS晶體管不出了圖IA的部分的特定晶體管級實施，但是應(yīng)注意，在不脫離本公開的寬廣范圍的情況下，可易于配置具有相同功能的許多不同晶體管和組件級實施。例如，PMOS晶體管可用以創(chuàng)建實施方案的實施。
[0040]現(xiàn)在參考圖3A，其中示出根據(jù)本公開的又一實施方案的采樣電路400。圖3A的實施方案包括下拉邏輯404和上拉/保持邏輯406、408和410。圖3A的實施方案示出為被配置以生成用于3通道交錯ADC的采樣時鐘，但所述電路可被減少或擴展到與任何數(shù)量的采樣通道操作。每個上拉/保持邏輯部分406、408、410與3個采樣通道中的一個采樣通道操作。在圖3A的實施方案中，上拉/保持邏輯部分406、408、410可各自實施為圖3B示出的實施方案的示范性晶體管實施(即，上拉/保持邏輯401)。
[0041]參考圖3B，上拉/保持邏輯401包括反相器412和MOS晶體管M1PU、M2PU和M1HD。上拉部分416包括被配置以把VDD耦接到輸出端OUT的MlPU和M2PU。當CLK輸入為低而SEL輸入為高時，上拉部分416通過MlPU和MlPU把輸出端OUT上拉到VDD。保持部分414包括被配置以把輸出端OUT耦接到節(jié)點403的晶體管M1HD。當SEL為低時，MlHD開啟并保持OUT處于節(jié)點403的低狀態(tài)。對于根據(jù)圖3A的實施方案的每個通道，上拉/保持邏輯406,408和410可通過以下動作來實施：把用于每個通道的合適的采樣輸入SEL[0]、SEL[1]或SEL[2]連接到為每個通道獨立實施為上拉/保持邏輯401的電路的SEL輸入端；把每個上拉/保持邏輯406、408和410的CLK輸入端連接到實施為上拉/保持邏輯401的電路的CLK輸入端；以及對于每個通道，把實施為上拉/保持邏輯401的每個上拉/保持邏輯406,408和410的OUT終端連接到合適的輸出Qp [O]、Qp [I]或Qp [2]。上拉/保持邏輯電路406、408和410分別在0?[0]、0?[1]或Qp [2]生成合適的采樣時鐘信號，以用于結(jié)合下拉電路404依次觸發(fā)在三個交錯通道上采樣。
[0042]再次參考圖3A，下拉電路404包括MOS晶體管MN_Pulldown、MN2[0]、MN2[1]和麗2 [2]。下拉電路404類似于圖IA和圖2的下拉電路204和下拉電路304起作用，不同的是，圖3A的實施方案中的下拉電路404可被配置以生成輸出米樣時鐘信號Qp [O]、Qp[l]和Qp [2]，來采樣三個通道而不是兩個通道。對于圖3A的采樣電路400的實施方案，CLK信號的另外的周期可被添加到第三通道。通過把輸入信號SELO、SEL1、SEL2和CLK施加到電路400，每個信號Qp [O]、Qp [I]或Qp [2]可通過依次或隨機地分別由合適的上拉/保持邏輯部分406、408或410設(shè)置為高且然后可被下拉電路404下拉來循環(huán)。每個采樣時鐘Qp [η]可由其各自的上拉網(wǎng)絡(luò)獨立地設(shè)置為高。在這種狀態(tài)下，對應(yīng)的選擇線將處于高狀態(tài)，而CLK處于低狀態(tài)。作為一個實例，當SEL[0]為高且CLK為低時，Qp[O]將被設(shè)置為高。在這種情況下，所有其它Qp[n]通道將為低，而它們各自的SEL[n]輸入被設(shè)置為低狀態(tài)。
[0043]在采樣時間，當CLK輸入從低狀態(tài)過渡到高狀態(tài)時，下拉電路404可用以通過CLK信號升高并開啟MN_Pu 11 down來經(jīng)由共用節(jié)點N通過MN_Pu 11 down來分別通過麗2 [O]、MN[2]或MN[1]把Qp[0]、Qp[l]或Qp [2]下拉到節(jié)點403的低狀態(tài)。例如，當SEL[0]處于高狀態(tài)且CLK輸入從低狀態(tài)過渡到高狀態(tài)時，Qp[O]將通過MN_Pulldown和MN2[0]被下拉。Qp [O]開始下降的瞬間主要由MN_Pulldown響應(yīng)于輸入信號CLK從低狀態(tài)過渡到高狀態(tài)的開啟特性來確定，且在更小的程度上，由MN2 [O]的閾值電壓來確定。以類似的方式，當合適的SEL[n]輸入為高時，其它采樣時鐘Qp [η]中的每一個將在主要由MN_Pulldown響應(yīng)于CLK信號從低狀態(tài)過渡到高狀態(tài)而確定的時間開始下降。所述時間在更小的程度上也將由各自的MN2[n]晶體管的閾值電壓來確定。這個實施方案的一個優(yōu)勢是本公開中每個采樣時鐘輸出Qp[n]的高到低過渡的開始主要由單一晶體管來控制。如MN2[n]示出的通柵晶體管的次級效應(yīng)對下降邊緣的開始的影響大大減少。
[0044] 現(xiàn)在參考圖4A，其中示出根據(jù)本公開的又一實施方案的采樣電路500。采樣電路500包括下拉電路504和上拉升壓/保持電路506和508。圖4A的實施方案示出為被配置以生成用于2通道交錯ADC的采樣時鐘，但所述電路可被擴展到與任何數(shù)量的交錯通道操作。采樣電路500包括用于每個采樣通道的上拉升壓/保持邏輯部分506和508。在圖4A的實施方案中，上拉升壓/保持邏輯部分506和508可各自根據(jù)圖4B中示出的示范性實施來實施。
[0045]參考圖4B，其中是圖4A的實施方案的上拉升壓/保持電路506和508的示范性實施。上拉升壓/保持電路501包括NAND門512、反相器511、514和516、MOS晶體管MNHD、開關(guān)SB I、SB2、SB3和SB4和電容器CB I。邏輯上，上拉升壓/保持電路501生成上拉升壓電路518的控制，使得當SEL為高且CLK為低時，OUT輸出端上的電壓可被提升到比電源電壓Vdd高出電壓Vbias。當SEL為低或CLK為高時，上拉升壓電路518被從輸出端OUT斷開，并改為將電容器CBl充電到偏壓VBIAS。上拉升壓電路518的一個目的是使用OUT輸出端上的大柵源電壓（VGS)來開啟Qp[0]和Qp[l]驅(qū)動的采樣開關(guān)，所述VGS被提升到比電源電壓Vdd高出電壓Vbias。這將驅(qū)動采樣開關(guān)，即使當電源電壓比起用以對輸入信號采樣的晶體管的閾值電壓是有限的或很小的時候也是如此。保持電路512包括MNHD，所述MNHD被配置以把輸出端OUT耦接到節(jié)點503，保持電路512可被操作以每當SEL為低且MNHD接通時就把輸出節(jié)點OUT保持在節(jié)點503的低狀態(tài)下。應(yīng)理解，用以為開關(guān)SB1-SB4創(chuàng)建控制信號的邏輯只是為了舉例的目的示出，且可在不脫離本公開的范圍的情況下使用為開關(guān)生成控制信號的其它功能上等效的方法。
[0046]在圖4A的實施方案中，上拉升壓/保持邏輯506和508可通過以下動作來實施：把用于每個通道的合適的采樣輸入SEL[0]或SEL[1]連接到上拉升壓/保持電路部分506和508的每個中類似于圖4B的上拉升壓/保持電路501來實施的電路的SEL輸入端。采樣電路500的CLK輸入信號然后可被連接到每個上拉升壓/保持電路部分506和508的CLK輸入端，且用于每個通道的采樣輸出Qp[0]或Qp[l]可被連接到實施為上拉升壓/保持電路501的上拉升壓/保持電路506或508的合適的OUT終端。通過這樣實施，上拉升壓/保持電路506和508結(jié)合下拉電路504分別在采樣時鐘輸出Qp [O]和Qp [I]生成合適的信號，以依次觸發(fā)在交錯通道上采樣。
[0047]再次參考圖4A，下拉電路504包括MOS晶體管MN_Pulldown、MN2[0]和MN2[1]。下拉電路504類似于圖IA和圖2的下拉電路204和下拉電路304起作用。對于圖4A的采樣電路500的實施方案，通過把輸入信號SEL[0]、SEL[1]和CLK施加到采樣電路500，每個信號Qp [O]和Qp [I]可依次分別由上拉升壓/保持邏輯部分506和508設(shè)置為高狀態(tài)和下拉電路504來循環(huán)。每個采樣時鐘Qp[n]可由其各自的上拉網(wǎng)絡(luò)獨立地設(shè)置為高狀態(tài)。當Qp [η]處于高狀態(tài)時，對應(yīng)的選擇線SEL[η]將處于高電平，而CLK處于低電平。作為一個實例，當SEL[0]為高而CLK為低時，Qp[O]將被設(shè)置為高。所有其它采樣時鐘輸出Qp[n]將處于低狀態(tài)，而它們對應(yīng)的SEL[n]輸入被設(shè)置為低狀態(tài)。
[0048]當CLK輸入從低狀態(tài)過渡到高狀態(tài)時，下拉電路504經(jīng)由共用節(jié)點N通過經(jīng)過MN_Pulldown的公共路徑來通過MN2 [O]或MN2[1]分別把Qp [O]或Qp [I]下拉到節(jié)點503的低狀態(tài)。例如，當SELO處于高狀態(tài)且CLK從低狀態(tài)過渡到高狀態(tài)時，它將通過MN_Pulldown和麗2[0]把Qp[0]下拉到低狀態(tài)。Qp[0]開始下降的瞬間可主要由MN_Pulldown響應(yīng)于CLK從低狀態(tài)過渡到高狀態(tài)的開啟特性來確定，且在更小的程度上，由MN2[0]的閾值電壓來確定。以類似的方式，當SEL[1]輸入為高時，Qp[I]將在主要由MN_Pulldown響應(yīng)于CLK信號從低狀態(tài)過渡到高狀態(tài)而確定的時間開始下降。所述時間在更小的程度上也將由MN2[1]晶體管的閾值電壓來確定。這具有本公開的實施方案提供的優(yōu)勢，因為每個采樣時鐘輸出Qp[O]或Qp[I]]的高到低過渡的開始主要由單一晶體管MN_Pulldown來控制。通柵晶體管MN2[0]和MN[1]的次級效應(yīng)對下降邊緣的開始的影響大大減少。
[0049]應(yīng)注意，在諸如圖4A的若干示范性實施方案中使用升壓電路來使用大柵源電壓(VGS)開啟Qp[0]和Qp[l]驅(qū)動的采樣開關(guān)，所述VGS被提升到比參考電壓(例如，電源電壓Vdd)高出預(yù)定電壓Vbias，這提供了優(yōu)勢：提升的電壓驅(qū)動采樣開關(guān)，即使當電源電壓是有限的或很小的時候也是如此。當電源電壓比起用以對輸入信號采樣的晶體管的閾值電壓是有限的或很小的時候，這確保了當從每個通道進行采樣時采樣開關(guān)被驅(qū)動并被接通以提供準確的采樣。
[0050]現(xiàn)在參考圖5，其中示出本公開的另一示范性實施方案。圖5示出包括下拉電路604和上拉升壓/保持電路606和608的采樣電路600。在采樣電路600的實施方案中，上拉升壓/保持電路608包括升壓電容器CBl [I]和開關(guān)SB3[1]，且上拉升壓/保持電路606包括升壓電容器CBl [O]和開關(guān)SB3[0]。每個升壓電容器CBl [O]和CBl [I]的底板可被連接到與下拉電路604并聯(lián)操作的下拉網(wǎng)絡(luò)。圖5的每個通道采樣時鐘輸出Qp [η] (η=0、1)的并聯(lián)下拉電路包括NMOS晶體管MBST[n]，NMOS晶體管MBST[n]的柵極被連接到SEL[n]且它的源極被連接到共用下拉節(jié)點N。MBST[n]的漏極可被連接到升壓電容器CBl [η]的底板。這個并聯(lián)下拉配置確保采樣時鐘Qp [η]的下降邊緣在只由主下拉晶體管MN_PUlldown確定的時間開始。共用節(jié)點N和每個Qp[η]之間有兩個傳播路徑。一個直接通過被配置以把Qp[n]耦接到共用節(jié)點N的麗2[n]，而另一個通過MBST[n]、升壓電容器CBl[n]且最終通過上拉升壓/保持部分606或608中的開關(guān)SB3[n]。兩個路徑通過使用CLK信號開啟MN_Pu 11 down來同時被激活。MN_Pu 11 down被配置以把共用節(jié)點N耦接到節(jié)點601。當MN_Pulldown被處于高狀態(tài)的CLK開啟時，共用節(jié)點N被設(shè)置為節(jié)點601的低狀態(tài)。
[0051]現(xiàn)在參考圖6A和圖6B，圖6A示出根據(jù)本公開的另一實施方案的采樣電路700，且圖6B示出可用作采樣電路700的輸入和輸出信號的波形的實例。采樣電路700生成4個采樣時鐘Qp [O] -Qp [3]。在實施方案中，采樣電路700可生成用于4通道交錯ADC的采樣時鐘信號。采樣電路700包括MOS晶體管ΜΝ[0]、MN[1]、MN[2]、MN[3]和ΜΡ[0]、MP[1]、MP[2]、MP[3]、MN_PU 和 MN_Pulldown。輸入信號 SELO、SELU SEL2 和 SEL3 是采樣輸入，電路700從采樣輸入生成交錯通道ADC的Qp [O]、Qp [I]、Qp [2]和Qp [3]采樣時鐘信號。圖6B示出用于采樣電路700的示范性輸入波形。可從圖6B看出，當SEL0、SEL1、SEL2和SEL3中每一個分別移到高狀態(tài)時，Qp[O]、Qp[I]、Qp[2]和Qp[3]中每一個輸出被每個驅(qū)動到高狀態(tài)，以依次使得能夠在時間交錯ADC的四個各自的通道中的一個上采樣。如之前的實施方案所述，CLK信號輸入從低狀態(tài)過渡到高狀態(tài)控制了 Qp [O]、Qp [I]、Qp [2]和Qp [3]的下降邊緣并當輸出采樣時鐘Qp[O]、Qp[I]、Qp[2]和Qp[3]中每一個從高狀態(tài)過渡到低狀態(tài)時觸發(fā)進行采樣。例如，當SELO處于高狀態(tài)且CLK在時間TO過渡到高狀態(tài)時，這通過CLK上升邊緣開啟MN_Pulldown的動作來通過麗[O]、共用節(jié)點NI和MN_Pulldown把Qp [O]拉到節(jié)點701的低狀態(tài)。在SELl、SEL2和SEL3中每一個依次被設(shè)置為高且CLK脈沖被輸入到采樣電路700并在時間T1、T2和Τ3上從低狀態(tài)過渡到高狀態(tài)時，Qp [I]、Qp [2]和Qp [3]的下降邊緣中的每一個也發(fā)生這個下拉到低狀態(tài)的動作。然后最小化(^)[0]、(^[1]、(^[2]和Qp[3]的下降邊緣之間的時序不匹配。對于圖6A的輸出QP[n]中的每一個，包括晶體管MP [η]中的每一個和MN_PU和共用節(jié)點N2的上拉電路用以在通過CLK開啟MN_Pulldow來觸發(fā)采樣之前通過MP [η]、共用節(jié)點Ν2和MN_PU把Qp [η]拉到節(jié)點702的高狀態(tài)。[0052]在以上實施方案的討論中，開關(guān)和晶體管被認為是當控制信號為高時接通而當控制信號為低時斷開，如例如NMOS晶體管的情況。然而，應(yīng)注意，使用互補式開關(guān)和互補式驅(qū)動電平是實施開關(guān)的同樣可行的選擇。即，PMOS晶體管可用互補式柵極驅(qū)動電路來替換NMOS晶體管，且NMOS和PMOS晶體管都可使用控制信號的兩種極性來并行使用。另外，雖然實施方案各自顯示為具有特定數(shù)量的采樣通道，但是本領(lǐng)域技術(shù)人員應(yīng)認識到，實施方案可應(yīng)用于任何數(shù)量的交錯通道。
[0053]注意，上文參照附圖所討論的活動適于涉及信號處理的任何集成電路，特別是可執(zhí)行專門的軟件程序或算法的集成電路，一些集成電路可能與處理數(shù)字化的實時數(shù)據(jù)相關(guān)。某些實施方案可涉及多DSP信號處理、浮點處理、信號/控制處理、固定功能處理、微控制器應(yīng)用等。
[0054]在某些上下文中，本文中所討論的特征可適用于醫(yī)療系統(tǒng)、科學儀器、無線和有線通信、雷達、工業(yè)過程控制、音頻和視頻設(shè)備、電流檢測、儀器(可以是高度精確的）和其它基于數(shù)字處理的系統(tǒng)。
[0055]另外，上文所討論的某些實施方案可在數(shù)字信號處理技術(shù)中置備用于醫(yī)療成像、病人監(jiān)護、醫(yī)療儀器和家庭醫(yī)療保健。這可包括肺顯示器、加速度計、心率監(jiān)視器、心臟起搏器等。其它應(yīng)用可涉及用于安全系統(tǒng)(例如，穩(wěn)定控制系統(tǒng)、駕駛輔助系統(tǒng)、制動系統(tǒng)、信息娛樂系統(tǒng)和任何種類的內(nèi)部應(yīng)用)的汽車技術(shù)。此外，動力總成系統(tǒng)(例如，在混合動力和電動汽車中）可把高精度的數(shù)據(jù)轉(zhuǎn)換產(chǎn)品用于電池監(jiān)測、控制系統(tǒng)、報告控制、維護活動等。
[0056]在另一些示范性場景中，本公開的教導可適用于包括幫助提高生產(chǎn)力、能源效率和可靠性的過程控制系統(tǒng)的工業(yè)市場。在消費者應(yīng)用中，上文討論的信號處理電路的教導可用于進行圖像處理、自動聚焦和圖像穩(wěn)定(例如，用于數(shù)字靜態(tài)照相機、攝像機等)。其它消費者應(yīng)用可包括家庭影院系統(tǒng)、DVD刻錄機和高清電視的音頻和視頻處理器。然而，其它消費者應(yīng)用可涉及到先進的觸摸屏控制器(例如，用于任何類型的便攜式媒體設(shè)備)。因此，此類技術(shù)可很容易地成為智能手機、平板計算機、安防系統(tǒng)、個人計算機、游戲技術(shù)、虛擬現(xiàn)實、模擬訓練等的一部分。
[0057]在一個示范性實施方案中，附圖的任何數(shù)量的電路可在相關(guān)電子設(shè)備的母板上實施。母板可為可保持電子設(shè)備的內(nèi)部電子系統(tǒng)的各種組件并進一步為其它外圍設(shè)備提供連接器的一般電路板。更具體說來，母板可提供系統(tǒng)的其它組件可用以電通信的電氣連接。任何合適的處理器(包括數(shù)字信號處理器、微處理器、配套芯片組等)、存儲器元件等可基于特定配置需求、處理需求、計算機設(shè)計等適當?shù)伛罱拥侥赴?。諸如外部存儲、另外的傳感器、用于音頻/視頻顯示器的控制器和外圍設(shè)備的其它組件可連接到母板作為插卡、通過電纜連接到母板或集成到母板本身。
[0058]在另一示范性實施方案中，附圖的電路可實施為獨立模塊(例如，具有被配置以執(zhí)行具體應(yīng)用或功能的相關(guān)組件和/或電路的設(shè)備）或作為插件模塊實施到電子設(shè)備的專用硬件中。注意，本公開的特定實施方案可容易地部分或整體包括在片上系統(tǒng)（SOC)封裝中。SOC代表把計算機或其它電子系統(tǒng)的組件集成到單芯片的1C。它可包含數(shù)字、模擬、混合信號和常見的射頻功能：所有這些都可提供在單芯片基板上。其它實施方案可包括多芯片模塊（MCM)，其中多個單獨的IC位于單電子封裝中且被配置以通過電子封裝彼此密切互動。在各種其它實施方案中，放大功能可在專用集成電路（ASIC)、現(xiàn)場可編程門陣列（FPGA)和其它半導體芯片中的一個或多個硅芯中實施。
[0059]也應(yīng)注意，本文概述的所有規(guī)格、尺寸和關(guān)系(例如，處理器和存儲器元件的數(shù)量、邏輯運算等）僅為舉例和教導的目的而提供。所述信息可在不脫離本公開的精神或所附權(quán)利要求書的范圍的情況下大不相同。說明書只適用于一個非限制性的實例并因此它們應(yīng)被這樣理解。在上文的描述中，示范性實施方案已參閱特定處理器和/或組件布置進行了描述。在不脫離所附權(quán)利要求書的范圍的情況下可對此類實施方案進行各種修改和變化。因此，說明書和附圖應(yīng)理解為說明性意義而不是限制性意義。
[0060]注意，在本文提供的若干實例中，交互可就兩個、三個、四個或更多個電子組件進行描述。然而，這只是為了清晰和舉例的目的而進行。應(yīng)理解，系統(tǒng)可用任何適當?shù)姆绞絹砗喜?。沿著類似的設(shè)計方案，附圖的任何示出的組件、模塊和元件可在各種可能的配置中組合，所有這些都明顯在本說明書的廣泛范圍內(nèi)。在某些情況下，通過僅參照有限數(shù)量的電子元件可能易于描述給定流程的集合的一個或多個功能。應(yīng)理解，附圖的電路和它的教導容易縮放且可容納更大數(shù)量的組件以及更復雜/精密的布置和配置。因此，所提供的實例不應(yīng)限制潛在適用于無數(shù)其它架構(gòu)的電路的范圍或抑制電路的廣泛教導。
[0061 ] 注意，在這個說明書中，包括在“一個實施方案”、“示范性實施方案”、“實施方案”、“另一實施方案”、“一些實施方案”、“各種實施方案”、“其它實施方案”、“替代性實施方案”等中的各種特征(例如，元件、結(jié)構(gòu)、模塊、組件、步驟、操作、特性等）的引用旨在意指任何此類特征包括在本公開的一個或多個實施方案中，但是可能或可能不必在相同的實施方案中組合。
[0062]本領(lǐng)域技術(shù)人員可確定許多其它的變化、替換、變型、改變和修改，且意圖是，本公開包括落在所附權(quán)利要求書的范圍內(nèi)的所有此類變化、替換、變型、改變和修改。為了協(xié)助美國專利和商標局（USPTO)以及另外協(xié)助本申請發(fā)布的任何專利的任何讀者解釋所附權(quán)利要求， 申請人:希望注意的是， 申請人:：（a)不打算任何所附的權(quán)利要求書存在于申請日時援引35U. S. C.第112條第六（6)段，除非用語“用于……的手段”或“用于……的步驟”明確地在特定的權(quán)利要求中使用jP(b)不打算通過本說明書中的任何陳述來用未在所附權(quán)利要求中體現(xiàn)的任何方式限制本公開。
【權(quán)利要求】
1.一種用于生成相對于彼此同步以減少采樣多個模擬信號通道的時序不匹配的多個采樣時鐘的電路，所述電路包括: 第一電路，其被配置以接收多個輸入信號并把所述多個采樣時鐘的每個采樣時鐘選擇性設(shè)置為第一輸出狀態(tài)，其中當所述多個輸入信號的選定輸入被設(shè)置為第一輸入狀態(tài)時，所述多個采樣時鐘的選定采樣時鐘被設(shè)置為所述第一輸出狀態(tài)；和 第二電路，其被配置以接收輸入時鐘信號并通過公共路徑使所述多個采樣時鐘中每一個過渡到第二輸出狀態(tài)，其中所述選定采樣時鐘是響應(yīng)于所述輸入時鐘信號從第一時鐘狀態(tài)過渡到第二時鐘狀態(tài)而通過所述公共路徑從所述第一輸出狀態(tài)過渡到所述第二輸出狀態(tài)。
2.如權(quán)利要求1所述的電路，其中所述米樣時鐘中每一個的所述第一輸出狀態(tài)具有電壓電平，且所述第一電路包括至少一個升壓電路，所述至少一個升壓電路被配置以提升所述采樣時鐘中每一個的所述第一輸出狀態(tài)的所述電壓電平。
3.如權(quán)利要求1所述的電路，其還包括:采樣電路，所述采樣電路包括接收所述多個采樣時鐘的多個采樣通道，所述采樣電路被配置以當所述選定采樣時鐘從所述第二輸出狀態(tài)過渡到所述第一輸出狀態(tài)時從所述多個通道的選定通道生成樣本。
4.如權(quán)利要求3所述的電路,其中所述多個米樣時鐘中每一個的所述第一輸出狀態(tài)具有電壓電平，且所述第一電路包括至少一個升壓電路，所述至少一個升壓電路被配置以提升所述多個采樣時鐘中每一個的所述第一輸出狀態(tài)的所述電壓電平來把所述采樣電路中的至少一個開關(guān)驅(qū)動到接通狀態(tài)。
5.如權(quán)利要求1所述的電路，其中所述選定輸入包括在所述第一電路和所述第二電路接收的選定輸入，且所述第二電路還包括多個開關(guān)，每個開關(guān)對應(yīng)于所述多個采樣時鐘中的一個采樣時鐘，且每個開關(guān)被配置以當所述多個輸入信號的選定輸入被設(shè)置為所述第一輸入狀態(tài)時通過其對應(yīng)的開關(guān)把每個采樣時鐘選擇性地連接到第一節(jié)點，且當所述輸入時鐘信號被設(shè)置為所述第二時鐘狀態(tài)時，所述選定采樣時鐘通過所述公共路徑過渡到所述第二輸出狀態(tài)。
6.如權(quán)利要求5所述的電路，其中在所述第一電路接收的所述選定輸入和在所述第二電路接收的所述選定輸入各自包括所述多個輸入信號的相同的輸入。
7.如權(quán)利要求5所述的電路，其中所述多個開關(guān)包括多個第一開關(guān)，且所述公共路徑包括耦接在所述第一節(jié)點和保持在所述第二輸出狀態(tài)的第二節(jié)點之間的第二開關(guān)，所述第二開關(guān)被配置以響應(yīng)于所述輸入時鐘信號從所述第一時鐘狀態(tài)過渡到所述第二時鐘狀態(tài)而把所述第一節(jié)點連接到所述第二節(jié)點。
8.如權(quán)利要求7所述的電路,其中所述多個米樣時鐘中每一個的所述第一輸出狀態(tài)具有電壓電平，且所述第一電路包括多個上拉升壓電路，每個上拉升壓電路被配置以把所述多個采樣時鐘的對應(yīng)一個采樣時鐘的所述第一輸出狀態(tài)的所述電壓電平設(shè)置為提升的電壓電平，且所述第一電路還包括多個下拉路徑，每個下拉路徑與所述多個第一開關(guān)的開關(guān)相關(guān)，其中當在所述第二電路接收的所述多個輸入的所述選定輸入被設(shè)置為所述第一輸入狀態(tài)時，所述選定采樣時鐘通過選定下拉路徑和并行選定第一開關(guān)連接到所述第一節(jié)點。
9.如權(quán)利要求1所述的電路，其中所述第一電路還包括上拉電路，以當所述選定輸入被設(shè)置為所述第一輸入狀態(tài)且所述輸入時鐘信號在所述第一時鐘狀態(tài)時把所述多個采樣時鐘的所述選定采樣時鐘設(shè)置為所述第一輸出狀態(tài)。
10.如權(quán)利要求1所述的電路，其中選定采樣時鐘包括第一采樣時鐘，且所述第二電路包括: 第一開關(guān)，其具有耦接到第一節(jié)點的第一終端、耦接到所述多個采樣時鐘的所述第一采樣時鐘的第二終端，和第三終端，所述第一開關(guān)被配置以當所述多個輸入信號中在所述第一開關(guān)的所述第三終端接收的輸入信號處于第一輸入狀態(tài)時處于所述接通狀態(tài)并把所述第一節(jié)點連接到所述第一采樣時鐘； 第二開關(guān)，其具有耦接到所述第一節(jié)點的第一終端、耦接到所述多個采樣時鐘的第二采樣時鐘的第二終端，和第三終端，所述第二開關(guān)被配置以當所述多個輸入中在所述第二開關(guān)的所述第三終端接收的輸入信號處于所述第一輸入狀態(tài)時處于所述接通狀態(tài)，并把所述第一節(jié)點連接到所述第二采樣時鐘；和 第三開關(guān)，其具有耦接到保持在所述第二輸出狀態(tài)的第二節(jié)點的第一終端、耦接到所述第一節(jié)點的第二終端和用于接收所述輸入時鐘信號的第三終端，所述第三開關(guān)被配置以當所述輸入時鐘信號處于所述第二時鐘狀態(tài)時處于所述接通狀態(tài)并把所述第一節(jié)點設(shè)置為所述第二輸出狀態(tài)。
11.如權(quán)利要求1所述的電路，其中所述第一電路包括被配置以在第一采樣時鐘上提供提升的電壓電平的第一升壓電路和被配置以在第二采樣時鐘上提供提升的電壓電平的第二升壓電路。
12.—種用于米樣的方法,其包括: 接收多個輸入信號； 當所述多個輸入信號的一個或多個選定輸入被設(shè)置為第一輸入狀態(tài)時，把多個采樣時鐘的選定采樣時鐘設(shè)置為第一輸出狀態(tài)； 接收具有在第一時鐘狀態(tài)和第二時鐘狀態(tài)之間連續(xù)過渡的輸入時鐘，從所述第一時鐘狀態(tài)到所述第二時鐘狀態(tài)的所述過渡被定時為大約當所述一個或多個選定輸入處于所述第一輸入狀態(tài)時發(fā)生；和 由通過公共路徑把所述選定采樣時鐘連接到設(shè)置處于所述第二輸出狀態(tài)的節(jié)點來把處于所述第一輸出狀態(tài)的所述選定采樣時鐘設(shè)置為第二輸出狀態(tài)，其中所述多個采樣時鐘中每一個通過相同的公共路徑被設(shè)置為所述第二輸出狀態(tài)。
13.如權(quán)利要求12所述的方法，其中所述設(shè)置包括:將所述第一輸出狀態(tài)提升預(yù)定電壓以向所述第一輸出狀態(tài)提供提升的電壓。
14.如權(quán)利要求12所述的方法，其還包括: 在多個采樣通道接收所述多個采樣時鐘，其中所述多個采樣時鐘中每一個耦接到所述多個采樣通道的對應(yīng)一個的采樣開關(guān)；和 當所述選定采樣時鐘被從所述第一輸出狀態(tài)設(shè)置為所述第二輸出狀態(tài)時，在所述多個采樣通道的選定通道上開始采樣。
15.如權(quán)利要求12所述的方法，其中所述公共路徑包括被配置以把共用節(jié)點耦接到保持在所述第二輸出狀態(tài)的所述節(jié)點的開關(guān)，且其中所述開關(guān)由從所述第一時鐘狀態(tài)到所述第二時鐘狀態(tài)的每個輸入時鐘過渡接通。
16.如權(quán)利要求15所述的方法，其中所述開關(guān)包括第一開關(guān)，且所述共用節(jié)點通過多個第二開關(guān)中的一個耦接到所述多個采樣時鐘中的每一個，且所述設(shè)置包括: 當所述一個或多個輸入處于所述第一輸入狀態(tài)時，通過所述第二多個開關(guān)的選定開關(guān)把所述選定采樣時鐘連接到所述共用節(jié)點；和 在從所述第一時鐘狀態(tài)到所述第二時鐘狀態(tài)的每個時鐘過渡，由通過所述第一開關(guān)把所述選定采樣時鐘連接到保持在所述第二輸出狀態(tài)的所述節(jié)點來把所述選定采樣時鐘設(shè)置為所述第二輸出狀態(tài)。
17.如權(quán)利要求16所述的方法，其中所述把所述選定采樣時鐘連接到所述共用節(jié)點包括:當所述一個或多個輸入處于所述第一輸入狀態(tài)時，通過所述第二多個開關(guān)的選定開關(guān)和并行下拉路徑把所述選定采樣時鐘連接到所述共用節(jié)點。
18.—種用于米樣的電路,其包括: 用于接收多個輸入信號的構(gòu)件； 用于當所述多個輸入信號的一個或多個選定輸入被設(shè)置為第一輸入狀態(tài)時把多個采樣時鐘的選定采樣時鐘設(shè)置為第一輸出狀態(tài)的構(gòu)件； 用于接收具有在第一時鐘狀態(tài)和第二時鐘狀態(tài)之間連續(xù)過渡的輸入時鐘的構(gòu)件，從所述第一時鐘狀態(tài)到所述第二時鐘狀態(tài)的所述過渡被定時為大約當所述一個或多個選定輸入處于所述第一輸入狀態(tài)時發(fā)生；和 用于由通過公共路徑把所述選定采樣時鐘連接到設(shè)置處于所述第二輸出狀態(tài)的節(jié)點來把處于所述第一輸出狀 態(tài)的所述選定采樣時鐘設(shè)置為第二輸出狀態(tài)的構(gòu)件，其中所述多個采樣時鐘中每一個通過相同的公共路徑被設(shè)置為所述第二輸出狀態(tài)。
19.如權(quán)利要求18所述的電路，其中所述用于把多個采樣時鐘的選定采樣時鐘設(shè)置為第一輸出狀態(tài)的構(gòu)件包括:用于將所述第一輸出狀態(tài)提升預(yù)定電壓以向所述第一輸出狀態(tài)提供提升的電壓的構(gòu)件。
20.如權(quán)利要求18所述的電路，其還包括: 用于在多個采樣通道接收所述多個采樣時鐘的構(gòu)件，其中所述多個采樣時鐘中每一個耦接到所述多個采樣通道的對應(yīng)一個的采樣開關(guān)；和 用于當所述選定采樣時鐘被從所述第一輸出狀態(tài)設(shè)置為所述第二輸出狀態(tài)時在所述多個采樣通道的選定通道上開始采樣的構(gòu)件。
【文檔編號】H03M1/06GK104038219SQ201410081559
【公開日】2014年9月10日 申請日期:2014年3月7日 優(yōu)先權(quán)日:2013年3月7日
【發(fā)明者】L·A·辛格, S·德瓦拉簡 申請人:美國亞德諾半導體公司