數(shù)據(jù)轉(zhuǎn)換器的有效時鐘樹的制作方法
【專利摘要】本申請涉及數(shù)據(jù)轉(zhuǎn)換器的有效時鐘樹。提供了一種集成電路的多級時鐘分配電路。時鐘分配電路可路由共同的時鐘信號到多個時鐘接收器電路。分配電路中的每級可包括多個緩沖器。至少一些或所有緩沖器的輸出可以通過互聯(lián)而連接到彼此。互連可以對準(zhǔn)由互聯(lián)緩沖器輸出的時鐘信號，并從而鼓勵這些時鐘信號同步。也可以連接其他級的時鐘分配信號。
【專利說明】數(shù)據(jù)轉(zhuǎn)換器的有效時鐘樹
[0001]相關(guān)申請
[0002]本申請要求于2013年3月15日提交的美國臨時專利申請N0.61/792062的優(yōu)先權(quán)，在此通過引用并入其全文。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及時鐘分配設(shè)計，諸如有效時鐘樹。時鐘分配器可用于高速數(shù)字模擬轉(zhuǎn)換器(DAC)，模擬到數(shù)字轉(zhuǎn)換器(ADC)，以及依次在繼承電路中提供的時鐘分配電路。

【背景技術(shù)】
[0004]高速時鐘電路系統(tǒng)經(jīng)常由外部提供時鐘系統(tǒng)驅(qū)動。雖然高速組件通常運(yùn)行在大約1-20GHZ頻率范圍內(nèi)，也可使用低至10MHz的頻率或更高頻率。在較高頻率下，時序不匹配的要求更加嚴(yán)格。
[0005]時序不匹配已知發(fā)生在DAC中的單元之間。當(dāng)DAC也用于模數(shù)轉(zhuǎn)換器(諸如Σ-Λ模數(shù)轉(zhuǎn)換器)時，所述時序不匹配的問題已知也發(fā)生在ADC中。因為每個單元在空間上被分離，所以很難向每個單元提供相同定時的時鐘。DAC、ADC和其它電路(諸如，時鐘芯片)的性能可以通過定時不匹配的錯誤被削弱。時鐘分配中的這些錯誤可導(dǎo)致性能下降，諸如失真。
[0006]因此，發(fā)明人已確定本領(lǐng)域中需要提高時鐘定時匹配的時鐘分配系統(tǒng)。此外，本發(fā)明人已確定本領(lǐng)域中需要可支持更高速度轉(zhuǎn)換器的時鐘分配系統(tǒng)。

【專利附圖】

【附圖說明】
[0007]圖1示出了根據(jù)本發(fā)明示例實(shí)施例向多個組件分配時鐘信號的示例定時電路。
[0008]圖2示出了根據(jù)本發(fā)明示例實(shí)施例向多個組件分配時鐘信號的示例單級定時電路。
[0009]圖3示出了根據(jù)本發(fā)明示例實(shí)施例向多個組件分配時鐘信號的示例N級定時電路。
[0010]圖4示出了根據(jù)本發(fā)明示例實(shí)施例的示例時鐘分配方法。
[0011]圖5示出了根據(jù)本發(fā)明的另一示例實(shí)施例向多個組件分配時鐘信號的示例定時電路。
[0012]圖6示出了根據(jù)本發(fā)明的另一示例實(shí)施例向多個組件分配時鐘信號的另一示例定時電路。

【具體實(shí)施方式】
[0013]本發(fā)明的實(shí)施例提供了一種集成電路的多級時鐘分配電路。時鐘分配電路可路由共同的時鐘信號到多個時鐘接收器電路。分配電路中的每級可包括多個緩沖器。至少一些或所有緩沖器的輸出可以通過互聯(lián)而連接到彼此?；ミB可以對準(zhǔn)由互聯(lián)緩沖器輸出的時鐘信號，并從而鼓勵這些時鐘信號同步。也可以連接其他級的時鐘分配信號。
[0014]圖1示出了根據(jù)本發(fā)明實(shí)施例的示例時鐘樹100。樹100可以是多級的時鐘分配系統(tǒng)，該系統(tǒng)傳播共同的輸入時鐘CLK到多個時鐘接收器130.0-130.η。示例兩級樹100被示于圖1，它可包括多個第一級緩沖器110.0-110.η和多個第二級緩沖器120.0-120.η。互連115可以在第一級緩沖器110.0-110.η的輸出端之間延伸。可替換地或另外地，互連125可以在第二級緩沖器120.0-120.η的輸出之間延伸。
[0015]輸入時鐘信號可以直接連接到第一級緩沖器110.0-110.η，其分配時鐘信號到第二級緩存器120.0-120.η。在每個緩沖級之后，時鐘緩沖器輸出可以由第一和第二互連線115、125短接到相同的級時鐘緩沖器輸出。提前于后續(xù)級，第一互連115短接第一級緩存器110.0-110.η的輸出。類似地，提前于時鐘信號接收器130.0-130.η，第二互連125短接第二級緩沖器的輸出。
[0016]由于互連115短接緩沖器110.0-110.η,通過緩沖器110.0-110.η輸出的時鐘信號拉在一起并對準(zhǔn)。同樣，由于互連125短接緩沖器120.0-120.η，通過緩沖器120.0-120.η輸出的時鐘信號拉在一起并對準(zhǔn)。因此，提供時鐘平均化，削弱時序不匹配的錯誤，并降低時鐘抖動。經(jīng)過一級或多級，時鐘信號對齊。此外，時鐘驅(qū)動器(未示出)和整個系統(tǒng)的功率可以被降低。
[0017]此外，每個時鐘信號接收器130.0-130.η (或其它負(fù)載電路)的驅(qū)動負(fù)荷可變化，以及緩沖器和相應(yīng)的時鐘接收器可以被調(diào)諧到對方。例如，緩沖器大小可適于匹配相應(yīng)的負(fù)載(即，接收器時鐘負(fù)載)。
[0018]本實(shí)施例的時鐘樹可以被應(yīng)用到各種時鐘或信號分配系統(tǒng)，特別是當(dāng)希望在電路的空間分離部分之間保持同步。在一些情況下，時鐘樹的一個或多個部分可以并入單個組件的電路單元。例如，時鐘樹的一個或多個部分可以被并入到DAC單元。在這個例子中，時鐘樹可以由多個DAC單元來實(shí)現(xiàn)。DAC單元是可以產(chǎn)生加權(quán)電流/電壓的電路塊。單元一般包括鎖存器以及產(chǎn)生模擬輸出的電流/電壓產(chǎn)生元件。許多單元可以被布置以形成多位DAC/ADC。在DAC單元中，電流/電壓在每個時鐘邊緣基于輸入到單元的數(shù)據(jù)進(jìn)行更新。在此，電流/電壓輸出的精確定時將實(shí)現(xiàn)低失真信號產(chǎn)生。因此，以通過使用本發(fā)明的時鐘樹削弱定時誤差實(shí)現(xiàn)較低的失真。通過使用時鐘樹，多個單元的時間將被平均，以使每個單元都將具有相同的輸出時序。
[0019]時鐘信號可以是系統(tǒng)時鐘信號，或者通過時鐘發(fā)生器(未示出)提供的其它時鐘信號，其被提供作為參考以同步各種電子部件(諸如時鐘接收器130.0-130.η)。在各種實(shí)施方式中，時鐘接收器130.0-130.η可提供為鎖存器、邏輯門、觸發(fā)器或在共同時鐘域工作的其它電路。其它組件可以采用示例時鐘方案，諸如例如，處理器、總線或存儲器(例如，RAM，高速緩存等)的各種組件。在另一個示例中，定時方案可以應(yīng)用到將驅(qū)動DAC輸出的低偏移數(shù)據(jù)總線，。
[0020]圖2示出了根據(jù)本發(fā)明實(shí)施例的示例時鐘樹200。樹200可以是單級時鐘分配系統(tǒng)，該系統(tǒng)傳播共同輸入時鐘CLK到多個時鐘接收器230.1-230.η。示例單級樹200被示于圖2，其可以包括多個緩沖器210.0-210.η和多個時鐘信號接收器230.0-230.η?；ミB215可在緩沖器210.0-210.η的輸出之間延伸。
[0021]在圖2所示的實(shí)示例一級配置中，時鐘樹200包括驅(qū)動時鐘信號接收器230.0-230.η的時鐘緩沖器210.0-210.η。輸入時鐘信號可以直接連接到緩沖器210.0-210.η,其分配所述時鐘信號到時鐘信號接收器230.0-230.η。在緩沖器210.0-210.η之后，時鐘緩沖器的輸出可通過互連215短接。
[0022]提前于時鐘信號接收器230.0-230.η,互連215短接緩沖器210.0-210.η的輸出。由于互連215提供電氣短路，時鐘信號拉在一起并對準(zhǔn)。因此，提供時鐘平均化，削弱時序不匹配的錯誤，并降低時鐘抖動。相比于兩級示例，一級時鐘樹提供對準(zhǔn)和誤差削弱的較粗糙程度。在一級示例中，時鐘驅(qū)動器(未示出)和整個系統(tǒng)的功耗也可降低。
[0023]雖然說明了一級和兩級配置，當(dāng)需要時，本發(fā)明可容納各種數(shù)量(N)的級。圖3示出根據(jù)本發(fā)明實(shí)施例的示例時鐘樹300。樹300可以是N級時鐘分配系統(tǒng)，該系統(tǒng)傳播共同的輸入時鐘CLK到多個時鐘接收器330.0-330.η。示例N-級時鐘樹300包括多個第一級緩沖器310.0-310.η,多個第二級緩沖器320.0-320.η,依此類推，直到多個第N級緩沖器3Ν0.0-3Ν0.Ν?；ミB315可以在第一級緩沖器310.0-310.η的輸出之間延伸?？商鎿Q地或另外地，互連325可在第二級緩沖器320.0-320.η的輸出之間延伸。同樣，互連3Ν5可在樹300內(nèi)的連續(xù)級緩沖器3Ν0.0-3Ν0.η的輸出之間延伸。
[0024]在圖3所示的示例N-級配置中，時鐘樹300包括驅(qū)動時鐘信號接收器330.0-330.η的時鐘緩沖器310.0-310.η。輸入時鐘信號可以直接連接到第一級緩沖器310.0-310.η,其分配時鐘信號到第二級緩存器320.0-320.η,依此類推。在每個緩沖級之后，時鐘緩沖器輸出可以通過互連315、325等短接為相同級時鐘緩沖器輸出。
[0025]在N級配置中，N級時鐘緩沖器可用于驅(qū)動后端時鐘信號接收器330.0-330.η。每個N級時鐘緩沖器的輸出可短接為同一時鐘緩沖器輸出。類似于一級和兩級配置，時鐘平均化用于降低時序不匹配的錯誤。因此，提供時鐘的平均化，削弱時序不匹配的錯誤，并降低時鐘抖動。當(dāng)級的數(shù)目增加時，可以實(shí)現(xiàn)較高程度的對準(zhǔn)和誤差衰減。
[0026]在具有較大誤差的情況下，可以使用其他級的時鐘緩沖器。短接互連的電阻、磁耦合或電容耦合可以改變時鐘樹中使用的級數(shù)。例如，當(dāng)互連的電阻較低時，需要較少的級。低電阻也提高了由時鐘緩沖器輸出的時鐘相位噪聲，產(chǎn)生改進(jìn)的信號噪聲比。
[0027]圖4示出用于分配時鐘信號的示例時鐘分配方法。在401中，多個第一級緩沖器(諸如，110.0-110.η)緩沖輸入時鐘信號。接著，在402中，時鐘信號由第一短接互連(諸如，互連115)短接。在403中，時鐘信號通過多個第二級緩沖器(諸如，120.0-120.η)中繼。接著，在404中，時鐘信號由第二短接互連(諸如，互連125)短接。最后，在405中，該時鐘信號被中繼到接收時鐘電路(諸如，130.0-130.η)。
[0028]雖然上面所討論的互連(諸如，互連115和125)都被描述為分別短接每個緩沖器110.0-110.η和120.0-120.η，互連也可適于連接相應(yīng)各級中的緩沖器中的一個或多個子集。
[0029]圖5示出根據(jù)本發(fā)明另一實(shí)施例的示例時鐘樹500。樹500可以是多級時鐘分配系統(tǒng)，該系統(tǒng)傳播共同的輸入時鐘CLK到多個時鐘接收器530.0-530.η。示例兩級樹500被示于圖5，其可包括多個第一級緩沖器510.0-510.η和多個第二級緩沖器520.0-520.η。局部互連515可在第一級緩沖器510.0-510.η的一個或多個子集的輸出之間擴(kuò)展。可替換地或另外地，局部互連525可以在第二級緩沖器520.0-520.η的一個或子集的輸出之間延伸。
[0030]在圖5所示的示例時鐘樹500中，局部互連515可僅短接緩沖器510.0和510.1。同樣，互連525Α可只短接緩沖器520.0和520.1，以及互連525Β可只短接緩沖器520.2和520.η。在另一實(shí)例中，互連可以動態(tài)地根據(jù)預(yù)期的電路條件(諸如，估計電路寄生效應(yīng)和/或傳播延遲)施加。
[0031]在上面討論的示例實(shí)施例中，諸如定時樹100，每個緩沖器可用來驅(qū)動相應(yīng)的時鐘信號接收器。例如，時鐘緩沖器110.2和120.2驅(qū)動時鐘接收130.2。然而，緩沖器也可以適用于驅(qū)動多路接收電路。
[0032]圖6示出根據(jù)本發(fā)明另一實(shí)施例的示例時鐘樹600。樹600可以是多級時鐘分配系統(tǒng)，該系統(tǒng)傳播共同的輸入時鐘CLK到多個時鐘接收器630.0-630.η。示例兩級樹600被示于圖6，其可包括多個第一級緩沖器610.0-610.η和多個第二級緩沖器620.0-620.η?；ミB615可以在第一級緩沖器610.0-610.η的輸出端之間延伸。可替換地或另外地，互連625可以在第二級緩沖器620.0-620.η的輸出之間延伸。在示例時鐘樹600中，緩沖器可用于驅(qū)動一個或多個對應(yīng)的時鐘接收器。例如，時鐘緩沖器610.1和620.1可以適于驅(qū)動時鐘信號接收器630.1和630.2，而時鐘緩沖器610.0和620.0驅(qū)動時鐘接收器630.0。當(dāng)然，許多其它配置是可能的。特別地，具有M個緩沖器(或級)的多級時鐘樹可適于驅(qū)動N個時鐘接收器，M和N為所有整數(shù)。例如，三個緩存器可應(yīng)用于驅(qū)動五個時鐘接收器。
[0033]使用本文所述的實(shí)施例，可以利用具有較高頻率的時鐘。相比現(xiàn)有體系結(jié)構(gòu),本發(fā)明的時鐘分配系統(tǒng)減少時間偏移，同時也減少時鐘功耗并保持低噪聲。例如，使用定時計劃，可以實(shí)現(xiàn)在5GHz的I毫米的寬時鐘樹的32位上的小于50FS的時鐘偏差。包括觸發(fā)器，實(shí)現(xiàn)200fs下的位歪斜。
[0034]對本領(lǐng)域技術(shù)人員明顯的是:可以對本發(fā)明的時鐘分配系統(tǒng)進(jìn)行各種修改和變型，而不脫離本發(fā)明的精神或范圍。因此，意圖是本發(fā)明覆蓋本發(fā)明的修改和變化，只要它們在所附權(quán)利要求及其等同物的范圍之內(nèi)。
【權(quán)利要求】
1.一種時鐘分配系統(tǒng),包括: 多個時鐘接收器， 多級時鐘樹，具有共同時鐘信號的輸入以及耦合到時鐘接收器的輸出，每級包括時鐘緩沖器陣列，其中，來自共同級的多個時鐘緩沖器的輸出連接在一起。
2.根據(jù)權(quán)利要求1所述的時鐘分配系統(tǒng)，其中，來自共同級的所有時鐘緩沖器輸出連接在一起。
3.根據(jù)權(quán)利要求1所述的時鐘分配系統(tǒng)，其中，來自共同級的時鐘緩沖器的子集的輸出端被連接在一起。
4.根據(jù)權(quán)利要求1所述的時鐘分配系統(tǒng)，其中，來自第二級的多個時鐘緩沖器輸出連接在一起。
5.根據(jù)權(quán)利要求1所述的時鐘分配系統(tǒng)，其中，以和對應(yīng)時鐘接收器的一對一的對應(yīng)關(guān)系，提供時鐘樹的最后級的時鐘緩沖器。
6.根據(jù)權(quán)利要求1所述的時鐘分配系統(tǒng)，其中，以和對應(yīng)時鐘接收器的一對多的對應(yīng)關(guān)系，提供時鐘樹的最后級的時鐘緩沖器。
7.—種時鐘分配電路,包括: 多個第一級緩沖器； 多個第二級緩沖器； 第一和第二級緩沖器之間的第一短接互連；和 第二級緩沖器和多個時鐘信號接收器之間的第二短接互連。
8.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，每個第一級緩沖器的輸出端由第一短接互連電氣短接。
9.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，第一級緩沖器的子集的輸出由第一短接互連電氣短接。
10.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，每個第二級緩沖器的輸出端由第二短接互連電氣短接。
11.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，所述第二級緩沖器的子集的輸出由第二短接互連電氣短接。
12.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，根據(jù)電路條件，動態(tài)施加所述第一互連。
13.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，根據(jù)電路條件，動態(tài)施加所述第二互連。
14.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，所述至少兩個時鐘信號接收器的驅(qū)動負(fù)荷是不同的。
15.根據(jù)權(quán)利要求7所述的時鐘分配電路，其中，所述第二級緩沖器中的一個驅(qū)動時鐘接收器電路中的至少兩個。
16.數(shù)字到模擬轉(zhuǎn)換器，包括根據(jù)權(quán)利要求7的時鐘分配電路。
17.—種用于分配時鐘信號的方法,包括: 通過多個第一級緩沖器緩沖所述時鐘信號； 通過第一短接互連短接所述時鐘信號；通過多個第二級緩沖器緩沖所述時鐘信號； 通過第二短接互連短接所述時鐘信號。
18.根據(jù)權(quán)利要求17所述的用于分配時鐘信號的方法，其中，每個第一級緩沖器的輸出端由第一短接互連電氣短接。
19.根據(jù)權(quán)利要求17所述的用于分配時鐘信號的方法，其中，第一級緩沖器的子集的輸出由第一短接互連電氣短接。
20.根據(jù)權(quán)利要求17所述的用于分配時鐘信號的方法，其中，每個第二級緩沖器的輸出端由第二短接互連電氣短接。
21.根據(jù)權(quán)利要求17所述的用于分配時鐘信號的方法，其中，第二級緩沖器的子集的輸出由第二短接互連電氣短接。
22.根據(jù)權(quán)利要求17所述的用于分配時鐘信號的方法，其中，根據(jù)電路條件，動態(tài)施加所述第一互連。
23.根據(jù)權(quán)利要求17所述的用于分配時鐘信號的方法，其中，根據(jù)電路條件，動態(tài)施加所述第二互連。
24.根據(jù)權(quán)利 要求17所述的用于分配時鐘信號的方法，其中，耦合到所述第二級緩沖器的至少兩個時鐘接收器的驅(qū)動負(fù)載是不同的。
25.根據(jù)權(quán)利要求17所述的用于分配時鐘信號的方法，其中，所述第二級緩沖器中的一個驅(qū)動時鐘接收器電路中的至少兩個。
26.—種時鐘分配電路,包括: 多個緩沖器，以及 緩沖器和多個時鐘信號接收器之間的短接互連。
27.根據(jù)權(quán)利要求26所述的時鐘分配電路，其中，每個級緩沖器的輸出端由短接互連電氣短接。
28.根據(jù)權(quán)利要求26所述的時鐘分配電路，其中，緩沖器的子集的輸出由短接互連電氣短接。
29.根據(jù)權(quán)利要求26所述的時鐘分配電路，其中，根據(jù)電路條件，動態(tài)施加所述互連。
30.一種數(shù)字到模擬轉(zhuǎn)換器，包括根據(jù)權(quán)利要求26的時鐘分配電路。
31.根據(jù)權(quán)利要求26所述的時鐘分配電路，其中，所述至少兩個時鐘接收器電路的驅(qū)動負(fù)荷是不同的。
32.根據(jù)權(quán)利要求26所述的時鐘分配電路，其中，所述緩沖器中的一個驅(qū)動至少兩個時鐘接收器電路。
【文檔編號】H03M1/66GK104052488SQ201410093828
【公開日】2014年9月17日 申請日期:2014年3月14日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】S·S·庫, S·C·羅斯 申請人:美國亞德諾半導(dǎo)體公司