用于高速adc的具有緩沖電路的采樣器件的制作方法
【專利摘要】用于高速ADC的具有緩沖電路的采樣器件。本發(fā)明涉及一種用于在模擬數(shù)字轉(zhuǎn)換器（1）中使用的采樣和交織級（2），該采樣和交織級（2）包括：具有時鐘單元（5）的接收單元，該時鐘單元（5）具有用于接收輸入信號的多個時鐘驅(qū)動開關(guān)（21）；用于時鐘驅(qū)動開關(guān)（21）中的每個時鐘驅(qū)動開關(guān)的第一解復(fù)用器（6，31），用于經(jīng)由時鐘驅(qū)動開關(guān)（21）接收輸入信號，并且用于提供多個第一解復(fù)用器輸出；用于第一解復(fù)用器輸出中的每個解復(fù)用器輸出的至少一個存儲元件（23），用于存儲輸入信號的輸入電位；以及輸出解復(fù)用器（7），用于接收存儲的輸入電位，并且用于將采樣輸出信號轉(zhuǎn)發(fā)到相應(yīng)的采樣輸出。
【專利說明】用于高速ADC的具有緩沖電路的采樣器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于高速模擬到數(shù)字轉(zhuǎn)換器、具體用于在數(shù)十GS/s的采樣頻率操作的模擬到數(shù)字轉(zhuǎn)換器的高性能采樣和交織級。

【背景技術(shù)】
[0002]可以用不同的拓撲結(jié)構(gòu)實施模擬到數(shù)字轉(zhuǎn)換器(ADC)。然而技術(shù)限制一般要求交織用于(具體而言在超過20GS/s的)采樣速率的高速ADC的輸入信號。由于對帶寬、精確度和速度的高要求，采樣級經(jīng)常在半導(dǎo)體工藝(比如SiGe)或者其它高性能工藝中實施。為了實現(xiàn)全系統(tǒng)集成，ADC優(yōu)選地必須完全被集成在CMOS芯片上，這意味著交織和采樣級也必須在CMOS中實施。
[0003]這一種類的ADC通常具有用于接收和分配要被轉(zhuǎn)換的輸入信號的采樣和交織級。采樣和交織級因此對于ADC的性能至關(guān)重要并且對于帶寬線性度和噪聲尤其有響應(yīng)。
[0004]在交織ADC中，一般有ADC子級，在該ADC子級中，輸入信號的電壓被存儲在電容器上。ADC子級然后借助緩沖器被連接到采樣和交織級的電容器。緩沖器必須提供高線性度、低功率和很高的速度以便實現(xiàn)高采樣帶寬。采樣和交織級直接接收輸入信號并且負責向具有高線性度和高帶寬的相應(yīng)的電容器提供輸入信號并且還應(yīng)當允許在低抖動的良好偏斜校準。
[0005]文檔US8，350，743B2公開如下采樣和保持電路、模擬到數(shù)字轉(zhuǎn)換器和開關(guān)，這些開關(guān)使得在采樣和保持電路中的差分放大器的輸出中的可選擇輸出能夠耦合到模擬到數(shù)字轉(zhuǎn)換器的電路節(jié)點?？梢钥刂崎_關(guān)，從而可以重置差分放大器的輸出而無需在差分放大器的輸出之間的附加開關(guān)。
[0006]文檔US2013/0015990A1公開一種具有可調(diào)諧帶寬的跟蹤和保持架構(gòu)。提供如下跟蹤和保持電路架構(gòu)，該跟蹤和保持電路架構(gòu)使用采樣開關(guān)的柵極電壓的變化以變化采樣開關(guān)的接通(ON)電阻、并且因此改變跟蹤和保持電路的帶寬以與帶寬精確匹配。
[0007]文檔US8，248，289B2公開跟蹤和保持電路作為模擬到數(shù)字轉(zhuǎn)換器的部分。借助由時鐘電路控制的復(fù)用器，控制在跟蹤和保持電路中的每個跟蹤和保持電路與模擬到數(shù)字轉(zhuǎn)換器之間的耦合。
[0008]文檔EP2347509B1公開一種時間交織模擬到數(shù)字轉(zhuǎn)換器，其中跟蹤和保持單元被用于向多個模擬到數(shù)字轉(zhuǎn)換元件中的每個模擬到數(shù)字轉(zhuǎn)換元件供給輸入信號。用于向模擬到數(shù)字轉(zhuǎn)換元件中的一個或者多個模擬到數(shù)字轉(zhuǎn)換元件供給輸入信號的跟蹤和保持單元具有提高的線性度并且可以完全用CMOS技術(shù)來實施。
[0009]文檔US2012/0309337A1公開一種用于接收射頻信號的多層交織模擬到數(shù)字轉(zhuǎn)換器。
[0010]文檔US2010/0253414A1公開一種用于在高速應(yīng)用中對電流信號進行采樣、尤其用于在模擬到數(shù)字轉(zhuǎn)換電路中使用的器件。
[0011]文檔Van der Plas, G.等人的"A0.16PJ/C0NVERS10N-STEP2.5MW1.25GS/S4B ADCIN A90NM DIGITAL CMOS PROCESS", Solid-State Circuits Conference, 2006.1SSCC2006.Digest of TechnicalPapers.1EEE Internat1nal, 2006 年 2 月 6-9 日公開一種在 CMOS 中的高速ADC，該ADC在它的比較器中使用動態(tài)偏移補償方案。
[0012]文檔We1-Hsuan Tu 等人的 〃A1.2V30MW8B800MS/STIME-1NTERLEAVED ADC ΙΝ65ΝΜCMOS' IEEE Symposium onVLSI Circuits, 2008 作者:第 72 - 73 頁與時間交織流水線 ADC高速輸入有關(guān)。它示出子ADC前置放大器共享和參考電壓緩沖電流重用以最小化功耗。
[0013]另外，文檔Alpman, E.，"Al.1V50MW2.5GS/S7BTIME-1NTERLEAVED C-2C SAR ADCIN45NM LP DIGITALCM0S〃，Solid-State Circuits Conference-Digest of TechnicalPapers, 2009.1SSCC2009, IEEE Internat1nal, 2009 年 2 月 8-12 日，第 76 - 77,77a 頁公開一種時間交織、基于逐次逼近寄存器(SAR)的ADC，該ADC通過使用具有低輸入電容、高速升壓開關(guān)的小面積C-2C SAR架構(gòu)以克服高器件閾值、背景比較器偏移校準和基數(shù)校準；以及基于冗余ADC的增益、偏移和定時校準以減少誤差來實現(xiàn)高性能。
[0014]另外，文檔Verbruggen, B.，"A2.6MW6B2.2GS/S4-HMESINTERLEAVED FULLYDYNAMIC PIPELINED ADC IN40NMDIGITAL CMOS", Solid-State Circuits ConferenceDigest of TechnicalPapers(ISSCC), 2010IEEE Internat1nal, 2010 年 2 月 7-11 日，第296 - 297頁與在CMOS中的2.2GS/s交織ADC有關(guān)，其中每個ADC分片由Ib折疊級構(gòu)成，該Ib折疊級跟隨有流水線二元搜索子ADC，該子ADC使用動態(tài)非線性放大器以求低功耗和高速度。閾值校準糾正放大器和比較器缺陷。
[0015]文檔Tousi, Y.M.等人的"A MINIATURE2MW4BIT1.2GS/SDELAY-LINE-BASED ADCIN65NM CMOS'IEEE Journal ofSolid-State Circuits, 2011 年 10 月，第 46 卷，第 10 期，第2312 - 2325頁描述一種用于高速應(yīng)用的基于延遲線的模擬到數(shù)字轉(zhuǎn)換器。ADC將采樣的輸入電壓轉(zhuǎn)換成延遲，該延遲控制數(shù)字脈沖的傳播速度?；诿}沖在固定時間窗中的傳播長度生成輸出數(shù)字碼。


【發(fā)明內(nèi)容】

[0016]根據(jù)第一方面的實施例，提供了一種用于在模擬數(shù)字轉(zhuǎn)換器中使用并且用于提供采樣輸出信號的采樣和交織級，包括:
[0017]-接收單元，具有用于接收輸入信號的時鐘驅(qū)動開關(guān)；
[0018]-用于時鐘驅(qū)動開關(guān)中的每個時鐘驅(qū)動開關(guān)的第一解復(fù)用器，用于經(jīng)由時鐘驅(qū)動開關(guān)接收輸入信號并且用于提供多個第一解復(fù)用器輸出；
[0019]-用于第一解復(fù)用器輸出中的每個解復(fù)用器輸出的至少一個存儲元件，用于存儲根據(jù)輸入信號的輸入電位；以及
[0020]-輸出解復(fù)用器，用于接收關(guān)于存儲的輸入電位的指示并且用于將采樣輸出信號輸出到相應(yīng)的米樣輸出。
[0021]本發(fā)明的一個構(gòu)思在于提供具有級聯(lián)架構(gòu)的采樣和交織級，其中多個時鐘驅(qū)動開關(guān)被耦合以接收輸入信號，串聯(lián)跟隨有至少一個解復(fù)用器，每個解復(fù)用器可以包括多個使能開關(guān)以形成樹形結(jié)構(gòu)，用于向多個存儲元件(比如電容器)分配輸入信號電平以用于在具體時間點保持輸入信號電平。
[0022]用于在模擬到數(shù)字轉(zhuǎn)換器中使用的采樣和交織級的這一架構(gòu)允許更高的帶寬、良好的線性度和低噪聲，并且可以用CMOS技術(shù)來實施。具體而言，輸入電容被保持得相對低以便實現(xiàn)高輸入帶寬。
[0023]另外，可以在存儲元件與關(guān)聯(lián)(相應(yīng))的輸出解復(fù)用器之間提供緩沖電路。因而，在存儲元件中存儲的輸入電位被緩沖，并且經(jīng)由輸出解復(fù)用器向相應(yīng)的采樣輸出提供經(jīng)緩沖的輸入電位的指示。
[0024]可以提供:緩沖電路中的一個或者多個緩沖電路包括源極跟隨器。
[0025]可以在第一解復(fù)用器與存儲元件之間以級聯(lián)方式布置一個或者多個另外的解復(fù)用器。
[0026]第一解復(fù)用器和輸出解復(fù)用器各自包括被I禹合在它們的輸入與它們的輸出中的每個輸出之間的多個開關(guān)，這些開關(guān)被控制用于向它們的輸出之一相繼轉(zhuǎn)發(fā)它們的輸入。具體而言，第一解復(fù)用器和輸出解復(fù)用器的開關(guān)中的每個開關(guān)包括NMOS和/或PMOS晶體管。
[0027]另外，存儲元件可以由電容器形成，每個電容器被耦合在第一解復(fù)用器的輸出與參考電位(具體為接地電位)之間，或者每個電容器被串聯(lián)耦合在第一解復(fù)用器的輸出與輸出解復(fù)用器的輸入之間。
[0028]根據(jù)又一方面的實施例，提供了一種模擬到數(shù)字轉(zhuǎn)換器，該模擬到數(shù)字轉(zhuǎn)換器包括以上提到的采樣和交織級和多個模擬到數(shù)字轉(zhuǎn)換子級，每個模擬到數(shù)字轉(zhuǎn)換子級被連接到輸出解復(fù)用器的輸出之一。
[0029]另外，可以提供控制單元，該控制單元控制第一解復(fù)用器，使得輸入電位一次僅被饋送至一個、兩個或者幾個存儲元件。

【專利附圖】

【附圖說明】
[0030]結(jié)合附圖更具體描述本發(fā)明的實施例，在附圖中:
[0031]圖1示意地示出具有采樣和交織級的模擬到數(shù)字轉(zhuǎn)換器；
[0032]圖2示出用于在64ADC子級中使用的示例性采樣和交織級的示意圖；
[0033]圖3示出信號-時間圖，該信號-時間圖指示用于圖2的實施例的時鐘信號和使能信號的特性；
[0034]圖4a至4c示出緩沖電路的備選實現(xiàn)方式的實施例；
[0035]圖5示出電容器作為存儲元件的實施方式；并且
[0036]圖6示出將在圖1的模擬到數(shù)字轉(zhuǎn)換器中使用的一般化采樣和交織級的示意圖。

【具體實施方式】
[0037]圖1示出模擬到數(shù)字轉(zhuǎn)換器I (ADC)的示意框圖，該ADC具有采樣和交織級2以及連接到該采樣和交織級的多個ADC子級3。采樣和交織級2被連接到輸入節(jié)點N，輸入信號是在該輸入節(jié)點處施加的。優(yōu)選地，輸入信號是差分的，從而兩倍(加倍)提供采樣和交織級2的電路裝置以便向ADC子級3提供差分采樣信號?；旧?，采樣和交織級2在存儲元件(比如電容器)中存儲例如參照接地電位的電壓電位，并且根據(jù)相應(yīng)的使能信號向關(guān)聯(lián)的ADC子級3提供相應(yīng)的采樣電壓。
[0038]例如在輸出寄存器4中緩沖在多個ADC子級3的輸出處的數(shù)字轉(zhuǎn)換的輸入信號電平(電壓電平)。
[0039]在圖2中，更詳細地示出示例性采樣和交織級2的示意圖。圖2圖示用于以交織方式向64個ADC子級3提供輸入信號電壓電平的采樣和交織級2。首先向具有數(shù)目η個時鐘驅(qū)動開關(guān)21的時鐘單元5的第一端子饋送輸入信號。在本實施例中，時鐘驅(qū)動開關(guān)21的數(shù)目η是4。時鐘驅(qū)動開關(guān)21由如圖3中所示時鐘信號ck4〈0:3>控制，這些時鐘信號被相移以形成正交時鐘。可以應(yīng)用任何其它數(shù)目(比如2、3、5或更多個)的時鐘驅(qū)動開關(guān)21。
[0040]串聯(lián)連接到時鐘驅(qū)動開關(guān)21中的每個時鐘驅(qū)動開關(guān)的是形成解復(fù)用器6的多個第一使能開關(guān)22。具體而言，每個時鐘驅(qū)動開關(guān)21的第二端子被連接到第一使能開關(guān)22的第一端子。第一使能開關(guān)22由相應(yīng)的第一使能信號enl6〈0:15>控制，該第一使能信號用于選擇在本實施例中實施為電容器23的相應(yīng)的電荷存儲兀件。每個電容器23的第一端子被連接到關(guān)聯(lián)的第一使能開關(guān)22的第二端子，并且電容器23的第二端子被連接到接地電位GND。在電容器23的第一端子處提供有相應(yīng)的存儲的電位vol6〈0:15>。由于在本情況下為時鐘驅(qū)動開關(guān)21中的每個時鐘驅(qū)動開關(guān)21提供四個第一使能開關(guān)22，所以在本實施例中使用共計16個電容器23。
[0041]如圖3中所示，在第一使能信號enl6〈0:15>中以時間間隔tsmp等距間隔，其中tsmp是在兩個獲取的樣本之間的時間。另外，信號enl6〈0:15>具有4個時鐘周期的周期性并且朝著彼此被相移22.5°。該周期性對應(yīng)于所使用的時鐘驅(qū)動開關(guān)21的數(shù)目，并且將控制的第一使能開關(guān)22關(guān)閉的第一使能信號具有至少是時鐘信號ck4〈0:3>的高電平的長度/持續(xù)時間的長度/持續(xù)時間。
[0042]另外，第一使能開關(guān)22的第二端子(相應(yīng)地為每個電容器23的第一端子)被連接到關(guān)聯(lián)的緩沖電路24以向緩沖電路24供給存儲的電位vol6〈0:15>。
[0043]緩沖電路24可以優(yōu)選地被提供為源極跟隨器24。在本情況下，源極跟隨器24被實施為兩個源極跟隨器晶體管25、26的串聯(lián)連接，其中第一源極跟隨器晶體管25的第一端子被連接到高電源電位VDD，并且第二端子被連接到采樣節(jié)點S，并且其中提供第二源極跟隨器晶體管26，該第二源極跟隨器晶體管26的第一端子被連接到采樣節(jié)點S并且且第二端子被連接到接地電位GND。
[0044]源極跟隨器24的第一源極跟隨器晶體管25借助偏置電壓VB控制，該偏置電壓被提供為恒定控制電壓以將通過源極跟隨器24的電流保持在恒定電平。
[0045]采樣節(jié)點S被連接到對應(yīng)數(shù)目的輸出解復(fù)用器7，每個輸出解復(fù)用器具有4個輸出使能開關(guān)27。輸出使能開關(guān)27的第一端子被連接到采樣節(jié)點S，并且輸出使能開關(guān)27的第二端子被連接到ADC子級輸入節(jié)點以用于向一個相應(yīng)的ADC子級3饋送相應(yīng)的采樣節(jié)點S的米樣輸出信號vo64〈0:63>。
[0046]另外，使能開關(guān)、即第一使能開關(guān)22和輸出使能開關(guān)27分別與交叉耦合的晶體管28、29耦合。交叉耦合的晶體管28、29的第一端子與相應(yīng)的使能晶體管的第一端子耦合，而交叉耦合的晶體管28、29的第二端子與由X指示的、采樣和交織級2的其它差分支路的使能開關(guān)22、27的對應(yīng)的第二端子中的第二端子稱合。這允許差分饋通對消(feed-throughcancellat1n)。
[0047]輸出使能開關(guān)27由輸出使能信號en64〈0:63>控制。時鐘信號CK4〈0:3>、第一使能信號enl6〈0:15>和輸出使能信號en64〈0:63>如在圖3的信號-時間圖中所不那樣被生成。
[0048]由于時鐘驅(qū)動開關(guān)21和第一使能開關(guān)22的串聯(lián)連接，因此僅時鐘驅(qū)動開關(guān)21必須由可以以高精確度生成的時鐘信號CK4〈0:3>來控制。用于使能信號EN16〈0:15>和EN64<0:63>的時間控制更寬松，因為它們對采樣定時無實質(zhì)影響。
[0049]可以實施采樣和交織級2的開關(guān)21、22、25、26、27、28、29中的每級為NMOS和/或PMOS開關(guān)，從而整個ADC電路可以完全實施于CMOS邏輯中。
[0050]在圖4a至4c中，示出用于實施源極跟隨器24的不同備選方案，這在本領(lǐng)域中是已知的，因此不在此進行詳細描述。盡管根據(jù)圖2的用作緩沖電路的源極跟隨器24具有很簡單的設(shè)計，但是圖4a和4c的源極跟隨器24提供如下源極跟隨器的不同實現(xiàn)方式，這些源極跟隨器可以相似地充當用于相應(yīng)的電容器23的緩沖電路。換而言之，源極跟隨器24具有用于將電容器23從輸出解復(fù)用器7去耦合的功能以便減少如輸入信號經(jīng)歷的、由源極跟隨器24的輸入的柵極源極電容(即源極跟隨器24的第二源極跟隨器晶體管26的柵極源極容量)和電容器23提供的總電容。所示源極跟隨器電路對應(yīng)于如在對應(yīng)文獻中更詳細描述的Rapakko型源極跟隨器(圖4a)、A類超級源極跟隨器(圖4b)和AB類超級源極跟隨器(圖 4c)。
[0051]如圖5中所示，作為耦合在第一使能開關(guān)22的第二端子與接地電位GND之間的電容器23可以分別由串聯(lián)連接的電容器23’替換，串聯(lián)連接的電容器23’串聯(lián)連接在第一使能開關(guān)22的第二節(jié)點與源極跟隨器24的相應(yīng)的輸入節(jié)點之間。為了重置這些電容器23’，提供向高電源電位VDD和接地電位GND的附加開關(guān)以便對相應(yīng)的電容器23放電。串聯(lián)連接的電容器23’允許采樣和交織級2的更線性特性以及用于對共模進行移位。
[0052]圖6示出另一采樣和交織級2的更概括的示意圖，該采樣和交織級2具有時鐘單元5的時鐘驅(qū)動開關(guān)21和一個或者多個級聯(lián)的解復(fù)用器子級，每個解復(fù)用器子級包括使能開關(guān)、即分別為第一解復(fù)用器31的數(shù)目NI個第一使能開關(guān)22、第二解復(fù)用器32的數(shù)目N2個第二使能開關(guān)35和第三解復(fù)用器33的數(shù)目N3個第三使能開關(guān)36。因此可以實施具有低容量并且由此允許高帶寬的樹形結(jié)構(gòu)。
[0053]分別用于第一、第二和第三使能開關(guān)的使能信號enl、en2、en3可以由控制單元30提供，該控制單元30控制使能開關(guān)22、35、36的切換，從而這些使能開關(guān)僅在分別控制時鐘驅(qū)動開關(guān)21的關(guān)聯(lián)的時鐘信號ck為低之時切換。因此，僅時鐘信號ck確定采樣窗、因此是抖動和偏斜關(guān)鍵的。這允許具有用于使能信號的、與時鐘信號相比放寬的信號準確度。
[0054]標號列表
[0055]I 模擬到數(shù)字轉(zhuǎn)換器
[0056]2 采樣和交織級
[0057]3 ADC 子級
[0058]4 輸出寄存器
[0059]5 時鐘單元
[0060]6 解復(fù)用器
[0061]7 輸出解復(fù)用器
[0062]21 時鐘驅(qū)動開關(guān)
[0063]22 第一使能開關(guān)
[0064]23電容器
[0065]23’串聯(lián)連接的電容器
[0066]24源極跟隨器
[0067]25第一源極跟隨器晶體管
[0068]26第二源極跟隨器晶體管
[0069]27輸出使能開關(guān)
[0070]28，29交叉耦合晶體管
[0071]30控制單元
[0072]31第一解復(fù)用器
[0073]32第二解復(fù)用器
[0074]33第三解復(fù)用器
【權(quán)利要求】
1.一種采樣和交織級(2)，用于在模擬數(shù)字轉(zhuǎn)換器(I)中使用并且用于提供采樣輸出信號，所述采樣和交織級(2)包括: -具有時鐘單元(5)的接收單元，所述時鐘單元(5)具有用于接收輸入信號的多個時鐘驅(qū)動開關(guān)(21)； -用于所述時鐘驅(qū)動開關(guān)(21)中的每個時鐘驅(qū)動開關(guān)的第一解復(fù)用器(6，31)，用于經(jīng)由所述時鐘驅(qū)動開關(guān)(21)接收所述輸入信號并且用于提供多個第一解復(fù)用器輸出； -用于所述第一解復(fù)用器輸出中的每個解復(fù)用器輸出的至少一個存儲元件(23)，用于存儲根據(jù)所述輸入信號的輸入電位；以及 -輸出解復(fù)用器(7)，用于接收關(guān)于存儲的所述輸入電位的指示，并且用于將對應(yīng)的所述采樣輸出信號輸出到相應(yīng)的采樣輸出。
2.根據(jù)權(quán)利要求1所述的采樣和交織級(2)，其中在所述存儲元件(23)中的每個存儲元件與相應(yīng)的所述輸出解復(fù)用器(7)之間提供有緩沖電路(24)。
3.根據(jù)權(quán)利要求2所述的采樣和交織級(2)，其中所述緩沖電路(24)包括源極跟隨器。
4.根據(jù)權(quán)利要求1至3中任一項所述的采樣和交織級(2)，其中分別在所述第一解復(fù)用器(6，31)與所述存儲元件(23)之間以級聯(lián)方式提供有一個或者多個另外的解復(fù)用器(32，33)。
5.根據(jù)權(quán)利要求1至4中任一項所述的采樣和交織級(2)，其中所述第一解復(fù)用器(6，31)和所述輸出解復(fù)用器(7)各自包括被I禹合在其輸入與每個輸出之間的多個開關(guān)(22,27)。
6.根據(jù)權(quán)利要求5所述的采樣和交織級(2)，其中所述第一解復(fù)用器(6，31)和所述輸出解復(fù)用器的所述開關(guān)(22，27)中的每個開關(guān)包括NMOS和/或PMOS晶體管。
7.根據(jù)權(quán)利要求1至6中任一項所述的采樣和交織級(2)，其中所述存儲元件(23)由電容器形成，每個所述電容器被稱合在所述第一解復(fù)用器(6, 31)的輸出與參考電位、尤其是接地電位之間，或者每個所述電容器被串聯(lián)耦合在所述第一解復(fù)用器(6，31)的輸出與所述輸出解復(fù)用器(7)的輸入之間。
8.一種模擬到數(shù)字轉(zhuǎn)換器(I)，包括根據(jù)權(quán)利要求1至7中任一項所述的采樣和交織級(2)以及多個模擬到數(shù)字轉(zhuǎn)換子級(3)，每個所述模擬到數(shù)字轉(zhuǎn)換子級(3)被連接到所述輸出解復(fù)用器(7)的輸出之一。
9.根據(jù)權(quán)利要求8所述的模擬到數(shù)字轉(zhuǎn)換器(I)，其中提供有控制單元(30)，所述控制單元(30)被配置用于控制所述第一解復(fù)用器(31)，使得所述輸入電位一次被饋送至所述存儲元件(23)中的一個或者多個存儲元件。
【文檔編號】H03M1/12GK104079299SQ201410110841
【公開日】2014年10月1日 申請日期:2014年3月24日 優(yōu)先權(quán)日:2013年3月26日
【發(fā)明者】L·庫爾, T·H·托伊弗 申請人:國際商業(yè)機器公司