具有基于時鐘的信號輸入電路的半導(dǎo)體裝置制造方法
【專利摘要】半導(dǎo)體裝置包括信號輸入電路，適用于將輸入信號與時鐘信號同步，且在輸入信號具有第一相位時接收時鐘信號作為電源。
【專利說明】具有基于時鐘的信號輸入電路的半導(dǎo)體裝置
[0001] 相關(guān)申請的交叉引用
[0002] 本申請要求2013年4月22日提交的申請?zhí)枮?0-2013-0044313的韓國專利申請 的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003] 本發(fā)明的示例性實施例涉及一種集成電路設(shè)計技術(shù)，更具體而言，涉及一種具有 基于時鐘的信號輸入電路的半導(dǎo)體裝置。
【背景技術(shù)】
[0004] 近來，能量采集技術(shù)已被引入至半導(dǎo)體系統(tǒng)。能量采集技術(shù)從周圍能源中產(chǎn)生并 提供電力。采集技術(shù)包括使用太陽能電池從太陽能中產(chǎn)生電力、使用塞貝克效應(yīng)從熱能中 產(chǎn)生電力、以及使用法拉第電磁感應(yīng)定律或壓電效應(yīng)或磁致伸縮效應(yīng)從振動能中產(chǎn)生電力 的方法。
[0005] 然而，由于使用能量采集技術(shù)產(chǎn)生的電力的使用是受限制的，所以不容易用于半 導(dǎo)體系統(tǒng)的高速操作和低電力供應(yīng)。
【發(fā)明內(nèi)容】
[0006] 本發(fā)明的示例性實施例涉及具有適用于最小化電力消耗的信號輸入電路的半導(dǎo) 體裝置。
[0007] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括信號輸入電路，適用于將輸入 信號與時鐘信號同步，且在輸入信號具有第一相位時接收時鐘信號作為電源。
[0008] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：第一同步單元，適用于將輸入 信號與第一時鐘同步，且在輸入信號具有第一相位時接收第二時鐘信號作為電源；第二同 步單元，適用于將從第一同步單元輸出的第一同步信號與第二時鐘信號同步，且在第一同 步信號具有第一相位時使用第一時鐘信號作為電源；以及鎖存單元，適用于鎖存從第二同 步單元輸出的第二同步信號。
[0009] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：第一同步單元，適用于將輸入 信號與第一時鐘信號同步，且在輸入信號具有第一相位時使用第二時鐘信號作為電源；第 二同步單元，適用于將從第一同步單元輸出的第一同步信號與第一時鐘信號同步，且在第 一同步信號具有第一相位時使用電源供應(yīng)電壓作為電源；鎖存單元，適用于鎖存從第二同 步單元輸出的第二同步信號。
[0010] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：第一上拉驅(qū)動單元，適用于基 于輸入信號，使用第一時鐘信號作為電源來上拉驅(qū)動第一節(jié)點；第一開關(guān)單元，適用于基于 第二時鐘信號來選擇性地將第一上拉驅(qū)動單元與第一節(jié)點耦接；第一下拉驅(qū)動單元，適用 于基于輸入信號用接地電壓來下拉驅(qū)動第一節(jié)點；第二上拉驅(qū)動單元，適用于基于通過第 一節(jié)點傳送的第一同步信號，使用第一時鐘信號作為電源來上拉驅(qū)動第二節(jié)點；第二開關(guān) 單元，適用于基于第二時鐘信號來選擇性地將第二節(jié)點與第二上拉驅(qū)動單元耦接；第二下 拉驅(qū)動單元，適用于基于第一同步信號用接地電壓來下拉驅(qū)動第二節(jié)點；第三開關(guān)單元，適 用于選擇性地將第二下拉驅(qū)動單元與接地電壓端子耦接；第三上拉驅(qū)動單元，適用于基于 通過第二節(jié)點傳送的第二同步信號，使用第二時鐘信號作為電源來上拉驅(qū)動第三節(jié)點；第 三下拉驅(qū)動單元，適用于基于第二同步信號用接地電壓來下拉驅(qū)動第三節(jié)點；第四開關(guān)單 元，適用于基于第一時鐘來選擇性地將第三下拉驅(qū)動單元與第三節(jié)點耦接；以及鎖存單元， 適用于鎖存通過第三節(jié)點傳送的第三同步信號。
[0011] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：第一上拉驅(qū)動單元，適用于基 于輸入信號，使用第一時鐘信號作為電源來上拉驅(qū)動第一節(jié)點；第一開關(guān)單元，適用于基于 第二時鐘信號來選擇性地將第一上拉驅(qū)動單元與第一節(jié)點耦接；第一下拉驅(qū)動單元，適用 于基于輸入信號用接地電壓來下拉驅(qū)動第一節(jié)點；第二上拉驅(qū)動單元，適用于基于通過第 一節(jié)點傳送的第一同步信號，使用第一時鐘信號作為電源來上拉驅(qū)動第二節(jié)點；第二開關(guān) 單元，適用于基于第二時鐘信號來選擇性地將第二節(jié)點與第二上拉驅(qū)動單元耦接；第二下 拉驅(qū)動單元，適用于基于第一同步信號用接地電壓來下拉驅(qū)動第二節(jié)點；第三開關(guān)單元，適 用于選擇性地將第二下拉驅(qū)動單元與接地電壓端子耦接；第三上拉驅(qū)動單元，適用于基于 通過第二節(jié)點傳送的第二同步信號，使用電源供應(yīng)電壓作為電源來上拉驅(qū)動第三節(jié)點；第 三下拉驅(qū)動單元，適用于基于第二同步信號用接地電壓來下拉驅(qū)動第三節(jié)點；第四開關(guān)單 元，適用于基于第二時鐘信號來選擇性地將第三下拉驅(qū)動單元與第三節(jié)點耦接；以及鎖存 單元，適用于鎖存通過第三節(jié)點傳送的第三同步信號。
[0012] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：時鐘混合單元，適用于將第一 時鐘信號的相位與第二時鐘信號的電壓電平混合；以及輸入單元，適用于使用時鐘混合單 元的輸出信號作為電源來接收外部信號。
[0013] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：負(fù)載單元，適用于通過將差分 時鐘的相位混合來產(chǎn)生具有預(yù)定電壓電平的電源；差分輸入單元，耦接在接地電壓端子與 負(fù)載單元之間，且適用于接收差分時鐘；以及吸收單元，適用于基于使能信號來選擇性地將 差分輸入單兀與接地電壓端子f禹接。
[0014] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體系統(tǒng)包括：電源供應(yīng)裝置，被配置成供應(yīng) 外部電源電壓；以及半導(dǎo)體裝置，被配置成當(dāng)外部信號與外部時鐘同步且被接收時，使用外 部電源電壓和外部時鐘作為源電力。
[0015] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體系統(tǒng)包括：電源供應(yīng)裝置，被配置成供應(yīng) 外部電源電壓；以及半導(dǎo)體裝置，被配置成使用外部電源來執(zhí)行預(yù)定操作，其中，半導(dǎo)體裝 置包括：輸入電路，被配置成使用外部輸入時鐘作為源電力來接收預(yù)定信號；以及內(nèi)部電 路，被配置成響應(yīng)于從輸入電路傳送的信號而使用外部電源電壓作為源電力來執(zhí)行預(yù)定操 作。
[0016] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：輸入焊盤；以及信號輸入電 路，適用于基于差分時鐘信號來感測通過輸入焊盤接收的輸入信號，其中，差分時鐘信號用 作信號輸入電路的第一電源。
[0017] 根據(jù)本發(fā)明的一個示例性實施例，半導(dǎo)體裝置包括：第一輸入焊盤和第二輸入焊 盤；時鐘輸入單元，適用于基于通過第二輸入焊盤接收的互補時鐘信號來感測通過第一輸 入焊盤接收的時鐘信號；以及時鐘混合單元，適用于將時鐘信號與互補時鐘信號的相位混 合，且用于輸出時鐘信號的混合相位作為信號輸入單元的電源。
【專利附圖】
【附圖說明】
[0018] 圖1是說明根據(jù)本發(fā)明的實施例的半導(dǎo)體系統(tǒng)的框圖。
[0019] 圖2是說明圖1中所示的第一信號輸入電路的實例的詳圖。
[0020] 圖3是說明圖2中所示的第一信號輸入電路的操作的時序圖。
[0021] 圖4是說明圖1中所示的第一信號輸入電路的另一個實例的詳圖。
[0022] 圖5是說明圖4中所示的第一信號輸入電路的操作的時序圖。
[0023] 圖6是說明圖1中所示的第二信號輸入電路的實例的詳圖。
[0024] 圖7是說明圖1的第二信號輸入電路的另一個實例的詳圖。
[0025] 圖8是說明圖7中所示的第二信號輸入電路的操作的時序圖。
【具體實施方式】
[0026] 下面將參照附圖更詳細(xì)地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不同 的方式實施，而不應(yīng)解釋為限制于本文所列的實施例。確切地說，提供這些實施例使得本公 開充分與完整，并向本領(lǐng)域技術(shù)人員充分傳達本發(fā)明的范圍。在本公開中，附圖標(biāo)記直接對 應(yīng)于在本發(fā)明的不同附圖和實施例中相同編號的部分。也應(yīng)當(dāng)注意的是，在本說明書中， "連接/耦接"不僅表示個部件與另一個部件直接耦接，還表示經(jīng)由中間部件與另一個部件 間接耦接。另外，只要未在句子中特意提及，單數(shù)形式可以包括復(fù)數(shù)形式。
[0027] 圖1是說明根據(jù)本發(fā)明的實施例的半導(dǎo)體系統(tǒng)的框圖。
[0028] 參見圖1，半導(dǎo)體系統(tǒng)可以包括電源供應(yīng)裝置100和半導(dǎo)體裝置200。電源供應(yīng)裝 置100產(chǎn)生且供應(yīng)電源供應(yīng)電壓VDD和接地電壓VSS，且可以包括用于從周圍能源產(chǎn)生且供 應(yīng)電力的能量采集組件。例如，電源供應(yīng)裝置100可以包括太陽能電池。
[0029] 半導(dǎo)體200使用電源供應(yīng)電壓VDD和接地電壓VSS作為電源，且基于從外部(例 如，存儲器控制器）輸入的時鐘信號對CLK和CLKB以及輸入數(shù)據(jù)DIN來執(zhí)行預(yù)定操作。
[0030] 半導(dǎo)體200包括信號輸入電路201和內(nèi)部電路203。信號輸入電路201接收時鐘 信號對CLK和CLKB作為電源，且包括第一信號輸入電路210和第二信號輸入電路230。
[0031] 第一信號輸入電路210通過使用時鐘信號對CLK和CLKB作為同步信號和電源，來 接收輸入信號(例如，輸入數(shù)據(jù)DIN)。第二信號輸入電路230通過使用互補時鐘信號CLKB 作為差分信號來接收時鐘信號CLK，且通過使用時鐘信號對CLK和CLKB產(chǎn)生的電壓用作電 源。
[0032] 在本文中，輸入數(shù)據(jù)DIN以及時鐘信號對CLK和CLKB可以通過各個輸入焊盤被傳 送至半導(dǎo)體裝置。
[0033] 此外，內(nèi)部電路203接收從第一信號輸入電路210和第二信號輸入電路230輸出 的內(nèi)部輸入數(shù)據(jù)DIN_INT和內(nèi)部時鐘信號CLK_INT，且通過使用內(nèi)部輸入數(shù)據(jù)DIN_INT和內(nèi) 部時鐘信號CLK_INT來執(zhí)行預(yù)定操作。
[0034] 圖2是說明圖1中所示的第一信號輸入電路210的實例的詳圖。
[0035] 參見圖2,第一信號輸入電路210可以包括：第一同步單元211、第二同步單元213 以及鎖存單元215。
[0036] 第一同步單元211將輸入數(shù)據(jù)DIN與時鐘信號對CLK和CLKB中的時鐘信號(或正 時鐘信號)CLK同步(或感測）并且輸出，以及在輸入數(shù)據(jù)DIN具有第一相位(例如，邏輯低電 平)時接收時鐘信號對CLK和CLKB中的互補時鐘信號(或負(fù)時鐘信號)CLKB作為電源。第二 同步單元213將從第一同步單元211輸出的第一同步數(shù)據(jù)B與互補時鐘信號CLKB同步(或 感測)并且輸出，以及在第一同步數(shù)據(jù)B具有邏輯低電平時接收時鐘信號CLK作為電源。鎖 存單元215鎖存從第二同步單元213輸出的第二同步數(shù)據(jù)C，并且輸出內(nèi)部輸入數(shù)據(jù)DIN_ INT。
[0037] 在本文中，第一同步單元211包括第一傳送單元211A和第二傳送單元211B。如果 輸入數(shù)據(jù)DIN從第二相位(例如，邏輯高電平）移位至邏輯低電平，則第一傳送單元211A將 輸入數(shù)據(jù)DIN與時鐘信號CLK同步(或感測)，且輸出同步的數(shù)據(jù)作為具有邏輯高電平的第 三同步數(shù)據(jù)A。第一傳送單元211A接收互補時鐘信號CLKB作為電源。
[0038] 第一傳送單元211A包括：第一上拉驅(qū)動單元P01、第一開關(guān)單元P02以及第一下 拉驅(qū)動單元N01。第一上拉驅(qū)動單元P01基于輸入數(shù)據(jù)DIN，使用互補時鐘信號作為電源來 上拉驅(qū)動第三同步數(shù)據(jù)A的輸出節(jié)點。第一開關(guān)單元P02基于時鐘信號CLK來選擇性地將 第一上拉驅(qū)動單元P01與第三同步數(shù)據(jù)A的輸出節(jié)點耦接。第一下拉驅(qū)動單元N01基于輸 入數(shù)據(jù)DIN用接地電壓VSS來下拉驅(qū)動第三同步數(shù)據(jù)A的輸出節(jié)點。
[0039] 如果第三同步數(shù)據(jù)A從邏輯高電平移位至邏輯低電平或從邏輯低電平移位至邏 輯高電平，則第二傳送單元211B將第三同步數(shù)據(jù)A與時鐘信號CLK同步(或感測)，且輸出 同步的數(shù)據(jù)作為第一同步數(shù)據(jù)B。
[0040] 第二傳送單元211B接收互補時鐘信號CLKB作為電源。第二傳送單元211B包括： 第二上拉驅(qū)動單元P03、第二開關(guān)單元P04、第二下拉驅(qū)動單元N02以及第三開關(guān)單元N03。 第二上拉驅(qū)動單元P03基于第三同步數(shù)據(jù)A使用互補時鐘信號CLKB作為電源來上拉驅(qū)動 第一同步數(shù)據(jù)B的輸出節(jié)點。第二開關(guān)單元P04選擇性地將第二上拉驅(qū)動單元P03與第一 同步數(shù)據(jù)B的輸出節(jié)點耦接。第二下拉驅(qū)動單元N02基于第三同步數(shù)據(jù)A用接地電壓VSS 來下拉驅(qū)動第一同步數(shù)據(jù)B的輸出節(jié)點。第三開關(guān)單元N03基于時鐘信號CLK選擇性地將 第二下拉驅(qū)動單元N02與接地電壓VSS耦接。
[0041] 如果同步數(shù)據(jù)B從邏輯低電平移位至邏輯高電平，則第二同步單元213將第一同 步數(shù)據(jù)B與互補時鐘信號CLKB同步(或感測）并且輸出。第二同步單元213包括：第三上 拉驅(qū)動單元P05、第三下拉驅(qū)動單元N04以及第四開關(guān)單元P06。第三上拉驅(qū)動單元P05基 于第一同步數(shù)據(jù)B，使用時鐘信號作為電源來上拉驅(qū)動第二同步數(shù)據(jù)C的輸出節(jié)點。第三下 拉驅(qū)動單元N04基于第一同步數(shù)據(jù)B，用接地電壓VSS來下拉驅(qū)動第二同步數(shù)據(jù)C的輸出節(jié) 點。第四開關(guān)單元P06基于互補時鐘信號CLKB來選擇性地將第三下拉驅(qū)動單元N04與第 二同步數(shù)據(jù)C的輸出節(jié)點耦接。
[0042] 鎖存單元215用電源供應(yīng)電壓VDD和接地電壓VSS (未示出）作為源電壓來執(zhí)行 鎖存操作。
[0043] 第一信號輸入電路210可以放大輸入數(shù)據(jù)DIN且輸出內(nèi)部輸入數(shù)據(jù)DIN_INT。例 如，如果時鐘信號對CLK和CLKB的擺幅被設(shè)計成大于輸入數(shù)據(jù)DIN的擺幅，則可以執(zhí)行第 一信號輸入電路210的放大操作。
[0044] 圖3是說明圖2中所示的第一信號輸入電路210的操作的時序圖。
[0045] 參見圖3,如果從外部裝置(未示出）輸入輸入數(shù)據(jù)DIN，則第一同步單元211將輸 入數(shù)據(jù)DIN與時鐘信號CLK同步(或感測）且輸出第三同步數(shù)據(jù)A。
[0046] 更具體地，僅當(dāng)輸入數(shù)據(jù)DIN從邏輯高電平移位至邏輯低電平時，第一傳送單元 211A將輸入數(shù)據(jù)DIN與時鐘信號CLK同步(或感測）且輸出第三同步數(shù)據(jù)A。在本文中，第 一傳送單元211A使用互補時鐘信號CLKB作為電源。當(dāng)?shù)谌綌?shù)據(jù)A從邏輯高電平移位 至邏輯低電平或從邏輯低電平移位至邏輯高電平時，第二傳送單元211B將第三同步數(shù)據(jù)A 與時鐘信號CLK同步(或感測）且輸出第一同步數(shù)據(jù)B。
[0047] 隨后，僅當(dāng)?shù)谝煌綌?shù)據(jù)B從邏輯低電平移位至邏輯高電平時，第二同步單元213 將第一同步數(shù)據(jù)B與互補時鐘信號CLKB同步(或感測）且輸出第二同步數(shù)據(jù)C。第二同步 單元213使用時鐘信號作為電源。
[0048] 因而，鎖存單元215使用電源供應(yīng)電壓VDD和接地電壓(未示出）作為電源來鎖存 第二同步數(shù)據(jù)C。
[0049] 此外，在時鐘信號對CLK和CLKB固定在預(yù)定電平的情況下，第一信號輸入電路210 可以最小化泄漏電流。例如，在時鐘信號CLK固定在邏輯高電平，且互補時鐘信號CLKB固 定在邏輯低電平的情況下，可以最小化從第一信號輸入電路210產(chǎn)生的泄漏電流。
[0050] 接著，圖4是說明圖1中所示的第一信號輸入電路210的另一個實例的詳圖。
[0051] 參見圖4,第一信號輸入電路210包括：第一同步單元221、第二同步單元223以及 鎖存單元225。
[0052] 第一同步單元221將輸入數(shù)據(jù)DIN與時鐘信號對CLK和CLKB中的時鐘信號CLK同 步(或感測)并輸出，以及在輸入數(shù)據(jù)DIN具有邏輯低電平時使用互補時鐘信號CLKB作為電 源。第二同步單元223將從第一同步單元221輸出的第一同步數(shù)據(jù)B與時鐘信號CLKB同 步(或感測）并輸出，以及在第一同步數(shù)據(jù)B具有邏輯低電平時使用電源供應(yīng)電壓VDD作為 電源。鎖存單元225鎖存從第二同步單元223輸出的第二同步數(shù)據(jù)C，且輸出內(nèi)部輸入數(shù)據(jù) DIN_INT。
[0053] 在本文中，第一同步單元221包括第一傳送單元221A和第二傳送單元221B。如果 輸入數(shù)據(jù)DIN從邏輯高電平移位至邏輯低電平，則第一傳送單元將輸入數(shù)據(jù)DIN與時鐘信 號CLK同步(或感測)，且輸出具有邏輯高電平的第三同步數(shù)據(jù)A。
[0054] 第一傳送單元221A包括：第一上拉驅(qū)動單元P11、第一開關(guān)單元P12以及第一下 拉驅(qū)動單元Nil。第一上拉驅(qū)動單元P11基于輸入數(shù)據(jù)DIN，使用互補時鐘信號CLKB作為 電源來上拉驅(qū)動第三同步數(shù)據(jù)A的輸出節(jié)點。第一開關(guān)單元P12基于時鐘信號CLK來選擇 性地將第一上拉驅(qū)動單元P11與第三同步數(shù)據(jù)A的輸出節(jié)點耦接。第一下拉驅(qū)動單元Nil 基于輸入數(shù)據(jù)DIN用接地電壓VSS來下拉驅(qū)動第三同步數(shù)據(jù)A的輸出節(jié)點。
[0055] 如果第三同步數(shù)據(jù)A從邏輯高電平移位至邏輯低電平或從邏輯低電平移位至邏 輯高電平，則第二傳送單元221B將第三同步數(shù)據(jù)A與時鐘信號CLK同步(或感測)，且輸出 第一同步數(shù)據(jù)B。第二傳送單元221B使用互補時鐘信號CLKB作為電源，且包括：第二上拉 驅(qū)動單元P13、第二開關(guān)單元P14、第二下拉驅(qū)動單元N12以及第三開關(guān)單元N13。
[0056] 第二上拉驅(qū)動單元P13使用互補時鐘信號CLKB作為電源來上拉驅(qū)動第一同步數(shù) 據(jù)B的輸出節(jié)點。第二開關(guān)單元P14基于時鐘信號CLK來選擇性地將第二上拉驅(qū)動單元 P13與第一同步數(shù)據(jù)B的輸出節(jié)點耦接。第二下拉驅(qū)動單元N12基于第三同步數(shù)據(jù)A，用接 地電壓VSS來下拉驅(qū)動第一同步數(shù)據(jù)B的輸出節(jié)點。第三開關(guān)單元N13基于時鐘信號CLK 來選擇性地將第二下拉驅(qū)動單元N12與接地電壓VSS端子耦接。
[0057] 隨后，如果第一同步數(shù)據(jù)B從邏輯低電平移位至邏輯高電平，則第二同步單元223 將第一同步數(shù)據(jù)B與時鐘信號CLK同步(或感測）并輸出。第二同步單元223包括：第三上 拉驅(qū)動單元P15、第三下拉驅(qū)動單元N14以及第四開關(guān)單元N15。
[0058] 第三上拉驅(qū)動單元P15基于第一同步數(shù)據(jù)B，使用電源供應(yīng)電壓VDD作為電源來上 拉驅(qū)動第二同步數(shù)據(jù)C的輸出節(jié)點。第三下拉驅(qū)動單元N14基于第一同步數(shù)據(jù)B用接地電 壓VSS來下拉驅(qū)動第二同步數(shù)據(jù)C的輸出節(jié)點。第四開關(guān)單元N15基于時鐘信號CLK來選 擇性地將第三下拉驅(qū)動單元N14與第二同步數(shù)據(jù)C的輸出節(jié)點耦接。
[0059] 鎖存單元225使用電源供應(yīng)電壓VDD和接地電壓VSS (未示出）來執(zhí)行鎖存操作。
[0060] 第一信號輸入電路210可以放大輸入數(shù)據(jù)DIN且輸出內(nèi)部輸入數(shù)據(jù)DIN_INT。例 如，如果時鐘信號對CLK和CLKB的擺幅被設(shè)計成大于輸入數(shù)據(jù)DIN的擺幅，則可以執(zhí)行第 一信號輸入電路210的放大操作。
[0061] 圖5是說明圖4中所示的第一信號輸入電路210的操作的時序圖。
[0062] 如圖5中所示，如果從外部裝置（未示出）輸入輸入數(shù)據(jù)DIN，則第一同步單元221 將輸入數(shù)據(jù)DIN與時鐘信號CLK同步(或感測）且輸出第一同步數(shù)據(jù)B。
[0063] 更具體地，僅當(dāng)輸入數(shù)據(jù)DIN從邏輯高電平移位至邏輯低電平時，第一傳送單元 221A將輸入數(shù)據(jù)DIN與時鐘信號CLK同步(或感測)并輸出第三同步數(shù)據(jù)A。當(dāng)?shù)谌綌?shù) 據(jù)A從邏輯高電平移位至邏輯低電平時，第二傳送單元221B將第三同步數(shù)據(jù)A與時鐘信號 CLK同步(或感測）且輸出第一同步數(shù)據(jù)B。
[0064] 在本文中，第一同步單元221使用互補時鐘信號CLKB作為電源來執(zhí)行上述操作。 然后，僅當(dāng)?shù)谝煌綌?shù)據(jù)B從邏輯低電平移位至邏輯高電平時，第二同步單元223將第一同 步數(shù)據(jù)B與時鐘信號CLK同步(或感測）且輸出第二同步數(shù)據(jù)C。在本文中，第二同步單元 223使用電源供應(yīng)電壓VDD作為電源來執(zhí)行上述操作。因而，鎖存單元225使用電源供應(yīng)電 壓VDD作為電源來鎖存第二同步數(shù)據(jù)C。
[0065] 此外，在時鐘信號對CLK和CLKB固定或浮置在預(yù)定電壓電平的情況下，第一信號 輸入電路210可以最小化泄漏電流。例如，在時鐘信號對固定在邏輯低電平的情況下，可以 最小化從第一信號輸入電路210產(chǎn)生的泄漏電流。
[0066] 圖6是說明圖1中所示的第二信號輸入電路230的實例的詳圖。
[0067] 參見圖6,第二信號輸入電路230包括時鐘混合單元2301和輸入單元2303。時鐘 混合單元2301將時鐘信號對CLK和CLKB的相位混合。輸入單元2303使用時鐘混合單元 2301的輸出信號VIX作為電源來接收時鐘信號CLK，且輸出內(nèi)部時鐘信號CLK_INT。輸入單 元2303基于互補時鐘信號CLKB來感測時鐘信號CLK，且因而內(nèi)部時鐘信號CLK_INT與時鐘 信號CLK相對應(yīng)。
[0068] 更具體地，時鐘混合單元通過取得時鐘信號CLK和CLKB的電壓電平的平均值來產(chǎn) 生固定在預(yù)定電平(與時鐘信號CLK和CLKB的交叉點相對應(yīng)）的源信號VIX。例如，時鐘混 合單元2301包括第一電阻器單元R1和第二電阻器單元R2。第一電阻器單元R1安裝在時 鐘信號CLK的輸入端子與源信號VIX的輸出端子之間。第二電阻器單元R2安裝在互補時 鐘信號CLKB的輸入端子與源信號VIX的輸出端子之間。
[0069] 圖7是說明圖1中所示的第二信號輸入電路230的另一個實例的詳圖。
[0070] 參見圖7,第二信號輸入電路230可以包括：時鐘混合單元237、負(fù)載單元231、差 分輸入單元233以及吸收單元235。
[0071] 時鐘混合單元237將時鐘信號對CLK和CLKB的相位混合，且產(chǎn)生具有預(yù)定電壓電 平的電源。差分輸入單元233安裝在接地電壓VSS端子與負(fù)載單元231之間，且接收時鐘 信號對CLK和CLKB。吸收單元235響應(yīng)于使能信號EN而選擇性地將差分輸入單元233與 接地電壓VSS端子耦接。吸收單元235可以包括作為電流源操作的NM0S晶體管N21。
[0072] 更具體地，時鐘混合單元237可以包括第一電阻器單元R01、第二電阻器單元R02。 負(fù)載單元231可以包括第三電阻器單元R11和第四電阻器單元R12。
[0073] 第一電阻器單元R01耦接在時鐘信號CLK的輸入端子與公共節(jié)點CN之間。第二 電阻器單元R02耦接在互補時鐘信號CLKB的輸入端子與公共節(jié)點CN之間。第三電阻器單 元R11耦接在公共節(jié)點CN與第一輸入單元N22 (例如，NM0S晶體管）之間。第四電阻器單 元R12耦接在公共節(jié)點CN與第二輸入單元N23 (例如，NM0S晶體管）之間。
[0074] 圖8是說明圖7中所示的第二信號輸入電路230的操作的時序圖。
[0075] 參見圖8，在以邏輯高電平來激活使能信號EN的情況下，第二信號輸入電路230放 大時鐘信號對CLK與CLKB之間的電壓差，且輸出內(nèi)部時鐘信號CLK_INT。在本文中，第二信 號輸入電路230將時鐘信號對CLK和CLKB的相位混合，且產(chǎn)生具有預(yù)定電壓電平(例如，與 時鐘信號對CLK和CLKB的交叉點的相對應(yīng)電壓電平）的電源VIX。通過公共節(jié)點CN來提 供電源VIX。
[0076] 如上所述，根據(jù)本發(fā)明的實施例，可以通過使用時鐘信號對CLK和CLKB作為電源 來減少電源供應(yīng)電壓VDD的損耗。
[0077] 如果根據(jù)本發(fā)明的實施例的信號輸入電路以高速來執(zhí)行操作，則可以防止動態(tài)電 流損耗。具體地，在用于將外部信號與外部時鐘信號同步(或感測）且將同步的信號傳送至 內(nèi)部電路的信號輸入電路的情況下，可以通過控制外部時鐘信號使其固定在預(yù)定電壓電平 來防止泄漏電流。
[0078] 因而，使用上述信號輸入電路的半導(dǎo)體系統(tǒng)可以最小化電流消耗，且可以采用高 速來執(zhí)行操作。具體地，對于包括能量采集裝置(諸如，太陽能電池）的半導(dǎo)體系統(tǒng)，信號輸 入電路可以更有效。
[0079] 盡管已經(jīng)參照具體的實施例描述了本發(fā)明，但是對本領(lǐng)域技術(shù)人員顯然的是，在 不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進行各種變化和修改。
[0080] 通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g(shù)方案。
[0081] 技術(shù)方案1. 一種半導(dǎo)體裝置，包括：
[0082] 信號輸入電路，適用于將輸入信號與時鐘信號同步，且在所述輸入信號具有第一 相位時接收所述時鐘信號作為電源。
[0083] 技術(shù)方案2.如技術(shù)方案1所述的半導(dǎo)體裝置，其中，所述信號輸入電路基于所述 時鐘的擺幅來放大所述輸入信號的擺幅。
[0084] 技術(shù)方案3. -種半導(dǎo)體裝置，包括：
[0085] 第一同步單兀，適用于將輸入信號與第一時鐘同步，且在所述輸入信號具有第一 相位時接收第二時鐘信號作為電源；
[0086] 第二同步單元，適用于將從所述第一同步單元輸出的第一同步信號與所述第二時 鐘信號同步，且在所述第一同步信號具有所述第一相位時使用所述第一時鐘信號作為所述 電源；以及
[0087] 鎖存單元，適用于鎖存從所述第二同步單元輸出的第二同步信號。
[0088] 技術(shù)方案4.如技術(shù)方案3所述的半導(dǎo)體裝置，其中，所述第一時鐘信號和所述第 二時鐘信號是差分時鐘。
[0089] 技術(shù)方案5.如技術(shù)方案3所述的半導(dǎo)體裝置，其中，所述第一同步單元包括：
[0090] 第一傳送單元，適用于如果所述輸入信號從第二相位移位至所述第一相位，則將 所述輸入信號與所述第一時鐘信號同步且輸出第三同步信號，其中，所述第一相位和所述 第二相位彼此相反，且使用所述第二時鐘信號作為所述電源；以及
[0091] 第二傳送單元，適用于如果所述第三同步信號從所述第一相位移位至所述第二相 位或從所述第二相位移位至所述第一相位，則將所述第三同步信號與所述第一時鐘信號同 步且輸出所述第一同步信號，其中，使用所述第二時鐘信號作為所述電源。
[0092] 技術(shù)方案6.如技術(shù)方案5所述的半導(dǎo)體裝置，其中，如果所述第一同步信號從所 述第一相位移位至所述第二相位，則所述第二同步單元將所述第一同步信號與所述第二時 鐘信號同步。
[0093] 技術(shù)方案7. -種半導(dǎo)體裝置，包括：
[0094] 第一同步單兀，適用于將輸入信號與第一時鐘信號同步，且在所述輸入信號具有 第一相位時使用第二時鐘信號作為電源；
[0095] 第二同步單元，適用于將從所述第一同步單元輸出的第一同步信號與所述第一時 鐘信號同步，且在所述第一同步信號具有所述第一相位時使用電源供應(yīng)電壓作為所述電 源；以及
[0096] 鎖存單元，適用于鎖存從所述第二同步單元輸出的第二同步信號。
[0097] 技術(shù)方案8.如技術(shù)方案7所述的半導(dǎo)體裝置，其中，所述第一時鐘信號和所述第 二時鐘信號是差分時鐘。
[0098] 技術(shù)方案9.如技術(shù)方案7所述的半導(dǎo)體裝置，其中，所述第一同步單元包括：
[0099] 第一傳送單元，適用于如果所述輸入信號從第二相位移位至所述第一相位，則將 所述輸入信號與所述第一時鐘信號同步且輸出第三同步信號，其中，所述第一相位與所述 第二相位彼此相反，且使用所述第二時鐘信號作為所述電源；以及
[0100] 第二傳送單元，適用于如果所述第三同步信號從所述第一相位移位至所述第二相 位或從所述第二相位移位至所述第一相位，則將所述第三同步信號與所述第一時鐘信號同 步且輸出所述第一同步信號，其中，使用所述第二時鐘信號作為所述電源。
[0101] 技術(shù)方案10.如技術(shù)方案9所述的半導(dǎo)體裝置，其中，如果所述第一同步信號從所 述第一相位移位至所述第二相位，則所述第二同步單元將所述第一同步信號與所述第二時 鐘信號同步。
[0102] 技術(shù)方案11. 一種半導(dǎo)體裝置，包括：
[0103] 時鐘混合單元，適用于將第一時鐘信號的相位與第二時鐘信號的電壓電平混合； 以及
[0104] 輸入單元，適用于使用所述時鐘混合單元的輸出信號作為電源來接收外部信號。
[0105] 技術(shù)方案12.如技術(shù)方案11所述的半導(dǎo)體裝置，其中，所述第一時鐘信號和所述 第二時鐘信號是差分時鐘。
[0106] 技術(shù)方案13.如技術(shù)方案11所述的半導(dǎo)體裝置，其中，所述時鐘混合單元取得所 述第一時鐘信號和所述第二時鐘信號的平均相位，且產(chǎn)生固定在預(yù)定電壓電平的所述輸出 信號。
[0107] 技術(shù)方案14.如技術(shù)方案13所述的半導(dǎo)體裝置，其中，所述時鐘混合單元包括：
[0108] 第一電阻器單元，耦接在所述第一時鐘信號的輸入端子與所述輸出信號的輸出端 子之間；以及
[0109] 第二電阻器單元，耦接在所述第二時鐘信號的輸入端子與所述輸出信號的所述輸 出端子之間。
[0110] 技術(shù)方案15. -種半導(dǎo)體裝置，包括：
[0111] 負(fù)載單元，適用于通過將差分時鐘的相位混合來產(chǎn)生具有預(yù)定電壓電平的電源；
[0112] 差分輸入單元，耦接在接地電壓端子與所述負(fù)載單元之間，且適用于接收所述差 分時鐘；以及
[0113] 吸收單元，適用于基于使能信號來選擇性地將所述差分輸入單元與所述接地電壓 端子f禹接。
[0114] 技術(shù)方案16.如技術(shù)方案15所述的半導(dǎo)體裝置，其中，所述負(fù)載單元包括：
[0115] 第一電阻器單元，耦接在公共節(jié)點與所述差分時鐘的第一時鐘信號的輸入端子之 間；
[0116] 第二電阻器單元，耦接在所述公共節(jié)點與所述差分輸入單元的第一輸入單元之 間；
[0117] 第三電阻器單元，耦接在所述公共節(jié)點與所述差分時鐘的第二時鐘信號的輸入端 子之間；以及
[0118] 第四電阻器單元，耦接在所述公共節(jié)點與所述差分輸入單元的第二輸入單元之 間。
[0119] 技術(shù)方案17. -種半導(dǎo)體裝置，包括：
[0120] 輸入焊盤；以及
[0121] 信號輸入電路，適用于基于差分時鐘信號來感測通過所述輸入焊盤接收的所述輸 入信號，其中，所述差分時鐘信號用作所述信號輸入電路的第一電源。
[0122] 技術(shù)方案18.如技術(shù)方案17所述的半導(dǎo)體裝置，其中，所述信號輸入電路接收電 源供應(yīng)電壓作為第二電源。
[0123] 技術(shù)方案19.如技術(shù)方案17所述的半導(dǎo)體裝置，還包括：
[0124] 時鐘混合單元，適用于將所述差分時鐘信號的相位混合，且輸出所述差分時鐘信 號的所述混合相位作為所述第一電源。
[0125] 技術(shù)方案20. -種半導(dǎo)體裝置，包括：
[0126] 第一輸入焊盤和第二輸入焊盤；
[0127] 時鐘輸入單元，適用于基于通過所述第二輸入焊盤接收的互補時鐘信號來感測通 過所述第一輸入焊盤接收的時鐘信號；以及
[0128] 時鐘混合單元，適用于將所述時鐘信號和所述互補時鐘信號的相位混合，且輸出 所述時鐘信號的混合相位作為所述信號輸入單元的電源。
【權(quán)利要求】
1. 一種半導(dǎo)體裝置，包括： 信號輸入電路，適用于將輸入信號與時鐘信號同步，且在所述輸入信號具有第一相位 時接收所述時鐘信號作為電源。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述信號輸入電路基于所述時鐘的擺幅來 放大所述輸入信號的擺幅。
3. -種半導(dǎo)體裝置，包括： 第一同步單元，適用于將輸入信號與第一時鐘同步，且在所述輸入信號具有第一相位 時接收第二時鐘信號作為電源； 第二同步單元，適用于將從所述第一同步單元輸出的第一同步信號與所述第二時鐘 信號同步，且在所述第一同步信號具有所述第一相位時使用所述第一時鐘信號作為所述電 源；以及 鎖存單元，適用于鎖存從所述第二同步單元輸出的第二同步信號。
4. 如權(quán)利要求3所述的半導(dǎo)體裝置，其中，所述第一時鐘信號和所述第二時鐘信號是 差分時鐘。
5. 如權(quán)利要求3所述的半導(dǎo)體裝置，其中，所述第一同步單元包括： 第一傳送單元，適用于如果所述輸入信號從第二相位移位至所述第一相位，則將所述 輸入信號與所述第一時鐘信號同步且輸出第三同步信號，其中，所述第一相位和所述第二 相位彼此相反，且使用所述第二時鐘信號作為所述電源；以及 第二傳送單元，適用于如果所述第三同步信號從所述第一相位移位至所述第二相位或 從所述第二相位移位至所述第一相位，則將所述第三同步信號與所述第一時鐘信號同步且 輸出所述第一同步信號，其中，使用所述第二時鐘信號作為所述電源。
6. 如權(quán)利要求5所述的半導(dǎo)體裝置，其中，如果所述第一同步信號從所述第一相位移 位至所述第二相位，則所述第二同步單元將所述第一同步信號與所述第二時鐘信號同步。
7. -種半導(dǎo)體裝置，包括： 第一同步單元，適用于將輸入信號與第一時鐘信號同步，且在所述輸入信號具有第一 相位時使用第二時鐘信號作為電源； 第二同步單元，適用于將從所述第一同步單元輸出的第一同步信號與所述第一時鐘信 號同步，且在所述第一同步信號具有所述第一相位時使用電源供應(yīng)電壓作為所述電源；以 及 鎖存單元，適用于鎖存從所述第二同步單元輸出的第二同步信號。
8. 如權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述第一時鐘信號和所述第二時鐘信號是 差分時鐘。
9. 如權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述第一同步單元包括： 第一傳送單元，適用于如果所述輸入信號從第二相位移位至所述第一相位，則將所述 輸入信號與所述第一時鐘信號同步且輸出第三同步信號，其中，所述第一相位與所述第二 相位彼此相反，且使用所述第二時鐘信號作為所述電源；以及 第二傳送單元，適用于如果所述第三同步信號從所述第一相位移位至所述第二相位或 從所述第二相位移位至所述第一相位，則將所述第三同步信號與所述第一時鐘信號同步且 輸出所述第一同步信號，其中，使用所述第二時鐘信號作為所述電源。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，如果所述第一同步信號從所述第一相位移 位至所述第二相位，則所述第二同步單元將所述第一同步信號與所述第二時鐘信號同步。
【文檔編號】H03K19/0175GK104113322SQ201410135998
【公開日】2014年10月22日 申請日期:2014年4月4日 優(yōu)先權(quán)日:2013年4月22日
【發(fā)明者】李鉉雨 申請人:愛思開海力士有限公司