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      基于fpga的高性能組合rs處理器的制造方法

      文檔序號:7545418閱讀:282來源:國知局
      基于fpga的高性能組合rs處理器的制造方法
      【專利摘要】本發(fā)明公開了一種基于FPGA的高速組合RS編譯碼器,主要解決現(xiàn)有技術(shù)的可移植性差、運(yùn)算速度低及糾突發(fā)錯(cuò)誤弱的問題。其包括發(fā)送端緩沖模塊、控制模塊、RS碼編碼模塊、交織模塊、接收端緩沖模塊、解交織模塊、RS碼譯碼模塊七個(gè)模塊,其中在發(fā)送端緩沖模塊加入了碼長控制信號,將信息組經(jīng)RS編碼后進(jìn)行交織并將其發(fā)送至信道;在接收端緩沖模塊分別加入了碼長控制信號和修正因子,將接收碼組送入解交織模塊進(jìn)行解交織,在RS譯碼模塊采用單時(shí)鐘上升沿下降沿雙控制,并使錢搜索子模塊和法尼算法子模塊同時(shí)工作。本發(fā)明不僅提高了RS編譯碼器的可移植性和運(yùn)算速度,而且有效的減少了硬件占用率,有極強(qiáng)的糾突發(fā)錯(cuò)誤能力,可用于無線通信。
      【專利說明】基于FPGA的高性能組合RS處理器
      【技術(shù)領(lǐng)域】
      [0001]本發(fā)明屬于通信【技術(shù)領(lǐng)域】,更進(jìn)一步涉及信道編碼【技術(shù)領(lǐng)域】中的基于現(xiàn)場可編程門陣列FPGA的連續(xù)的里德-所羅門RS碼編譯碼器,可廣泛地適用于無線通信,以及數(shù)字用戶線路(DSL)系統(tǒng)中。
      【背景技術(shù)】
      [0002]RS碼是里德-所羅門(Reed-Solomon)碼的簡稱,屬于前向糾錯(cuò)FEC方式??蓺w于BCH碼,是非2進(jìn)制的BCH碼。當(dāng)然也是循環(huán)碼,線性分組碼,其特別適合糾突發(fā)誤碼。使用RS碼的目的是通過增加冗余符號來提高信道傳輸?shù)目煽啃裕@然信息傳輸速率下降了。在信源編碼中是盡可能去掉一些無用的信息,以提高信息傳輸速率。所以從這一方面講,信道編碼使傳輸?shù)目煽啃耘c信息傳輸速率成為相對的矛盾統(tǒng)一體。
      [0003]RS碼被廣泛的應(yīng)用于各種商業(yè)用途,最顯著的是在⑶、DVD和藍(lán)光光盤上的使用;在數(shù)據(jù)傳輸中,它也被用于數(shù)字用戶線路(DSL)和全球微波互聯(lián)接入(WiMAX);廣播系統(tǒng)中數(shù)字視頻廣播(DVB)和美國數(shù)字電視國家標(biāo)準(zhǔn)(ATSC)也閃現(xiàn)著它的身影;在電腦科學(xué)里,它是第六層標(biāo)準(zhǔn)磁盤陣列(RAID)的重要成員。
      [0004]在基于FPGA的RS碼譯碼過程中,由于譯碼方法中關(guān)鍵方程的求解復(fù)雜度的限制,采用了多次迭代的方法進(jìn)行處理,從而限制了譯碼速度,所以一個(gè)RS處理器的實(shí)際應(yīng)用,在很大程度上取決于譯碼方法中關(guān)鍵方程的改進(jìn)上。王峰(RS譯碼器算法研究與實(shí)現(xiàn),蘇州大學(xué)研究生論文,2010)給出了一種基于iBM算法的譯碼器實(shí)現(xiàn),其在FPGA上的處理速度并不高,在Xilinx公司的XC3S100E芯片工作頻率僅為94.54Mbits/s。
      [0005]盡管RS碼在基于FPGA的編譯碼技術(shù)研究中很成熟,但是現(xiàn)有的FPGA的RS編譯碼器均是僅能輸入固定碼長的,由于在不同的無線通信環(huán)境下需要輸入不同長度的碼長,因此使得RS編譯碼器無法在多種通信環(huán)境下運(yùn)行,導(dǎo)致RS編譯碼器的可移植性不佳。
      [0006]其次在一般的無線通信中存在突發(fā)錯(cuò)誤,單獨(dú)使用RS碼編譯碼器并不能很好地糾正突發(fā)錯(cuò)誤。例如,專利CN102122964A提出的RS碼處理器,雖然具有較高的吞吐量,但是并未使用交織技術(shù)處理突發(fā)錯(cuò)誤問題。

      【發(fā)明內(nèi)容】

      [0007]本發(fā)明的目的在于針對上述現(xiàn)有的技術(shù)缺陷,提出一種基于FPGA的高性能組合RS處理器,以提高處理器的時(shí)鐘資源利用率和吞吐率,并使其具有可移植性,且能及時(shí)糾正突發(fā)錯(cuò)誤。
      [0008]為實(shí)現(xiàn)上述目的,本發(fā)明的組合RS處理器,包括:發(fā)送端緩沖模塊1、控制模塊2、RS碼編碼模塊3、接收端緩沖模塊4、RS碼譯碼模塊5,發(fā)送端緩沖模塊I與RS碼編碼模塊3相連,其特征在于:
      [0009]RS碼編碼模塊3的輸出端連接有交織模塊6,用于對編碼后碼組進(jìn)行交織處理,并發(fā)送至信道;[0010]接收端緩沖模塊4與RS譯碼模塊5之間連接有解交織模塊7,用于對經(jīng)解交織器處理后的碼組進(jìn)行解碼,從而恢復(fù)編碼信息再輸出給RS譯碼模塊5 ;
      [0011]發(fā)送端緩沖模塊(1),設(shè)有兩個(gè)接收信號端,分別用于接收數(shù)據(jù)總線的數(shù)據(jù)信息k和碼長控制信號Ctrl ;
      [0012]接收端緩沖模塊(4),設(shè)有兩個(gè)接收信號端,分別用于接收數(shù)據(jù)總線的數(shù)據(jù)信息{R,!, R' 2,..., R' ctrl+16}和碼長控制信號 Ctrl-r,其中 ctrl-r=ctrl+16 ;
      [0013]RS譯碼模塊5,其包括:
      [0014]伴隨式計(jì)算子模塊51,用于對接收碼組取,R2,...,Retal+16}進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的上升沿控制下,運(yùn)算得到16個(gè)伴隨多項(xiàng)式系數(shù)(S1, S2,, S16I,并將多項(xiàng)式系數(shù)(S1, S2,, S16I送入到RiBM算法子模塊中;
      [0015]RiBM算法子模塊52,根據(jù)RiBM算法對輸入的伴隨多項(xiàng)式系數(shù)(S1, S2, , S16I進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的下降沿控制下,分別得到錯(cuò)誤位置多項(xiàng)式(Atl, A1,..., AJ和錯(cuò)誤值多項(xiàng)式{Ω & Q1,..., Ω8},并將錯(cuò)誤位置多項(xiàng)式{Λ& A1,..., Λ8}輸出到錢搜索算法子模塊53和法尼算法子模塊54,將錯(cuò)誤值多項(xiàng)式{Ω& Q1,..., Ω8}輸出到法尼算法子模塊54 ;
      [0016]錢搜索算法子模塊53,用于對輸入的錯(cuò)誤位置多項(xiàng)式{Λ& A1,..., A8I進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的上升沿控制下求解錯(cuò)誤位置σ(..V,.^ ;
      [0017]法尼算法子模塊54,用于對輸入的錯(cuò)誤位置多項(xiàng)式{Λ& A1,..., AJ和錯(cuò)誤值多項(xiàng)式{Ω& Q1,..., Ω8}進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的上升沿控制下求解錯(cuò)誤值?(' 丨);
      [0018]FIFO子模塊55,用于將輸入的碼組取,R2, , Rctrl+16}按先后順序存儲(chǔ)到FPGA芯片的FIFO單元中,在獲得錯(cuò)誤位置D和錯(cuò)誤值《(七后,根據(jù)錯(cuò)誤情況輸出碼組(R1, R2,, Rctrl+16}到錯(cuò)誤糾正電路中進(jìn)行糾正;
      [0019]所述的伴隨式計(jì)算子模塊51、錢搜索算法子模塊53和法尼算法子模塊54,其均設(shè)有修正因子Qj, a2_...,d16<y},用于根據(jù)接收數(shù)據(jù)總線對碼長的要求,自適應(yīng)的修正這三個(gè)模塊在迭代過程中產(chǎn)生的誤差,以適應(yīng)不同的碼長;
      [0020]所述的錢搜索算法子模塊53與法尼算法子模塊54同時(shí)工作,以降低硬件資源占用率并實(shí)現(xiàn)高速運(yùn)行。
      [0021]本發(fā)明與現(xiàn)有技術(shù)相比,具有如下有益效果:
      [0022]1.本發(fā)明由于在發(fā)送端緩沖模塊I中加入碼長控制信號ctrl,并在RS譯碼模塊中加入了修正因子,使RS處理器適應(yīng)不同輸入碼長的要求,大大提高了 RS處理器的可移植性。
      [0023]2.本發(fā)明由于在RS處理器中級聯(lián)了交織模塊6和解交織模塊7,使該處理器具有很強(qiáng)的糾正突發(fā)錯(cuò)誤能力。
      [0024]3.本發(fā)明由 于在RS譯碼模塊中使錢搜索算法子模塊53與法尼算法子模塊54同時(shí)工作,大大降低了硬件資源占用率并提高了時(shí)鐘利用率。
      [0025]4.本發(fā)明由于在RS譯碼模塊中使用了單時(shí)鐘上升沿下降沿雙控制的方法,大大提高了 RS處理器的工作頻率,如用Xilinx公司的XC6VCX75T進(jìn)行綜合仿真及靜態(tài)時(shí)序分析,其中編碼部分最高工作頻率為374Mbit/s,譯碼部分最高工作頻率為301Mbit/s,其數(shù)據(jù)吞吐量約為2.48Gbit/s。另外其硬件資源占用率很低,如下表所列:
      [0026]
      【權(quán)利要求】
      1.一種基于FPGA的高性能組合RS處理器,包括:發(fā)送端緩沖模塊(I)、控制模塊(2)、RS碼編碼模塊(3)、接收端緩沖模塊(4)、RS碼譯碼模塊(5),發(fā)送端緩沖模塊(I)與RS碼編碼模塊(3)相連,其特征在于: RS碼編碼模塊(3)的輸出端連接有交織模塊(6),用于對編碼后碼組進(jìn)行交織處理,并發(fā)送至信道; 接收端緩沖模塊(4)與RS譯碼模塊(5)之間連接有解交織模塊(7),用于對經(jīng)解交織器處理后的碼組進(jìn)行解碼,從而恢復(fù)編碼信息再輸出給RS譯碼模塊(5); 發(fā)送端緩沖模塊(1),設(shè)有兩個(gè)接收信號端,分別用于接收數(shù)據(jù)總線的數(shù)據(jù)信息k和碼長控制信號ctrl ; 接收端緩沖模塊(4),設(shè)有兩個(gè)接收信號端,分別用于接收數(shù)據(jù)總線的數(shù)據(jù)信息{R,!, R' 2,..., R' ctrl+16}和碼長控制信號 Ctrl-r,其中 ctrl-r=ctrl+16 ; RS譯碼模塊(5),其包括: 伴隨式計(jì)算子模塊(51),用于對接收碼組(R1, R2,...,Rrtrt+16}進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的上升沿控制 下,運(yùn)算得到16個(gè)伴隨多項(xiàng)式系數(shù)(S1, S2,, S16I,并將多項(xiàng)式系數(shù)(S1, S2,, S16I送入到RiBM算法子模塊中;RiBM算法子模塊(52),根據(jù)RiBM算法對輸入的伴隨多項(xiàng)式系數(shù)(S1, S2,, S16I進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的下降沿控制下,分別得到錯(cuò)誤位置多項(xiàng)式{Λ& A1,..., A8I和錯(cuò)誤值多項(xiàng)式{Ω & Q1,..., Ω8},并將錯(cuò)誤位置多項(xiàng)式{Λ& A1,..., Λ 8}輸出到錢搜索算法子模塊和法尼算法子模塊,將錯(cuò)誤值多項(xiàng)式{Ω& Ω”...,Ω8}輸出到法尼算法子模塊;錢搜索算法子模塊(53),用于對輸入的錯(cuò)誤位置多項(xiàng)式{Λ& A1,..., A8I進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的上升沿控制下求解錯(cuò)誤位置σ(.r,.^ ; 法尼算法子模塊(54),用于對輸入的錯(cuò)誤位置多項(xiàng)式(Atl, A1,..., A8I和錯(cuò)誤值多項(xiàng)式{Ω& Q1,..., Ω8}進(jìn)行迭代運(yùn)算,并在時(shí)鐘elk的上升沿控制下求解錯(cuò)誤值 FIFO子模塊(55),用于將輸入的碼組(R1, R2,, Rctrl+16}按先后順序存儲(chǔ)到FPGA芯片的FIFO單元中,在獲得錯(cuò)誤位置(61(?1)和錯(cuò)誤值后,根據(jù)錯(cuò)誤情況輸出碼組(R1, R2,, Rctrl+16}到錯(cuò)誤糾正電路中進(jìn)行糾正; 所述的伴隨式計(jì)算子模塊(51)、錢搜索算法子模塊(53)和法尼算法子模塊(54),其均設(shè)有修正因子Qj, a2_...,,用于根據(jù)接收數(shù)據(jù)總線對碼長的要求,自適應(yīng)的修正這三個(gè)模塊在迭代過程中產(chǎn)生的誤差,以適應(yīng)不同的碼長; 所述的錢搜索算法子模塊(53)與法尼算法子模塊(54)同時(shí)工作,以降低硬件資源占用率并實(shí)現(xiàn)高速運(yùn)行。
      2.根據(jù)權(quán)利要求1所述的基于FPGA的高性能組合RS處理器,其特征在于:所述的RS碼編碼模塊(3),采用常系數(shù)有限域乘法器,該乘法器是由并行的異或門構(gòu)成,異或門的輸入端按固定參數(shù)要求輸入乘數(shù),以將多級與運(yùn)算和異或運(yùn)算簡化為一級異或運(yùn)算,該乘法器對輸入的乘數(shù)(?, a” a2,..., a7}進(jìn)彳了有限域乘法處理,將乘數(shù){a0, a” a2,...,a7}與乘法器內(nèi)部的固定參數(shù)相乘,得到并輸出結(jié)果Y1, y2,, y7},實(shí)現(xiàn)編碼器的高速運(yùn)行。
      3.根據(jù)權(quán)利要求1所述的基于FPGA的高性能組合RS處理器,其特征在于:所述的交織模塊由一個(gè)只讀存儲(chǔ)器R0M1、兩個(gè)隨機(jī)存儲(chǔ)器RAM1、RAM2和兩個(gè)開關(guān)Kl、K2組成;第一開關(guān)Kl的后觸點(diǎn)與第一隨機(jī)存儲(chǔ)器RAMl信息輸入端相連,第二開關(guān)K2的后觸點(diǎn)與第二隨機(jī)存儲(chǔ)器RAM2信息輸入端相連,第一只讀存儲(chǔ)器ROMl信息輸出端分別與第一隨機(jī)存儲(chǔ)器RAMl和第二隨機(jī)存儲(chǔ)器RAM2的地址輸入端相連;當(dāng)?shù)谝唤M數(shù)據(jù)輸入時(shí)第一開關(guān)Kl閉合,第二開關(guān)K2打開,第一只讀存儲(chǔ)器ROMl中的地址信息讀入到第一隨機(jī)存儲(chǔ)器RAMl的地址輸入端以控制數(shù)據(jù)存儲(chǔ)到第一隨機(jī)存儲(chǔ)器RAMl中;當(dāng)?shù)谝浑S機(jī)存儲(chǔ)器RAMl存滿后,將第一隨機(jī)存儲(chǔ)器RAMl中的數(shù)據(jù)信息按順序輸出輸出,同時(shí)第一開關(guān)Kl打開,第二開關(guān)K2閉合,第一只讀存儲(chǔ)器ROMl中的地址信息讀入到第二隨機(jī)存儲(chǔ)器RAM2的地址輸入端以控制下一組數(shù)據(jù)信息讀入 到第二隨機(jī)存儲(chǔ)器RAM2中,當(dāng)?shù)诙S機(jī)存儲(chǔ)器RAM2存滿后,將第二隨機(jī)存儲(chǔ)器RAM2中的數(shù)據(jù)信息按順序輸出輸出;兩個(gè)開關(guān)交替打開,數(shù)據(jù)交替輸入到第一隨機(jī)存儲(chǔ)器RAMl和第二隨機(jī)存儲(chǔ)器RAM2中,第一隨機(jī)存儲(chǔ)器RAMl和第二隨機(jī)存儲(chǔ)器RAM2交替輸出交織后的結(jié)果。
      4.根據(jù)權(quán)利要求1所述的基于FPGA的高性能組合RS處理器,其特征在于:所述解交織模塊由一個(gè)只讀存儲(chǔ)器R0M2、兩個(gè)隨機(jī)存儲(chǔ)器RAM3、RAM4和開關(guān)K3、K4組成;第三開關(guān)K3的后觸點(diǎn)與第三隨機(jī)存儲(chǔ)器RAM3信息輸入端相連,第四開關(guān)K4的后觸點(diǎn)與第四隨機(jī)存儲(chǔ)器RAM4信息輸入端相連,第二只讀存儲(chǔ)器R0M2信息輸出端分別與第三隨機(jī)存儲(chǔ)器RAM3和第四隨機(jī)存儲(chǔ)器RAM4的地址輸入端相連;當(dāng)?shù)谝唤M數(shù)據(jù)輸入時(shí)第三開關(guān)K3閉合,第四開關(guān)K4打開,第二只讀存儲(chǔ)器R0M2中的地址信息讀入到第三隨機(jī)存儲(chǔ)器RAM3的地址輸入端以控制數(shù)據(jù)存儲(chǔ)到第三隨機(jī)存儲(chǔ)器RAM3中;當(dāng)?shù)谌S機(jī)存儲(chǔ)器RAM3存滿后,將第三隨機(jī)存儲(chǔ)器RAM3中的數(shù)據(jù)信息按順序輸出輸出,同時(shí)第三開關(guān)K3打開,第四開關(guān)K4閉合,第二只讀存儲(chǔ)器R0M2中的地址信息讀入到第四隨機(jī)存儲(chǔ)器RAM4的地址輸入端以控制下一組數(shù)據(jù)信息讀入到第四隨機(jī)存儲(chǔ)器RAM4中,當(dāng)?shù)谒碾S機(jī)存儲(chǔ)器RAM4存滿后,將第四隨機(jī)存儲(chǔ)器RAM4中的數(shù)據(jù)信息按順序輸出輸出;兩個(gè)開關(guān)交替打開,數(shù)據(jù)交替輸入到第三隨機(jī)存儲(chǔ)器RAM3和第四隨機(jī)存儲(chǔ)器RAM4中,第三隨機(jī)存儲(chǔ)器RAM3和第四隨機(jī)存儲(chǔ)器RAM4交替輸出解交織后的結(jié)果;其中第二只讀存儲(chǔ)器R0M2中存儲(chǔ)的地址信息與第一只讀存儲(chǔ)器ROMl的地址信息互逆。
      5.根據(jù)權(quán)利要求1所述的基于FPGA的高性能組合RS處理器,其特征在于:所述碼長控制信號ctrl,用于接收來自數(shù)據(jù)總線的控制信息以控制輸入碼組的長度,同時(shí)給出相應(yīng)的修正因子& α」,a 2<iJ, a 1WJ},使RS處理器適應(yīng)不同輸入碼長的要求,以提高RS處理器的可移植性。
      【文檔編號】H03M13/15GK103929209SQ201410140098
      【公開日】2014年7月16日 申請日期:2014年4月9日 優(yōu)先權(quán)日:2014年4月9日
      【發(fā)明者】孫蓉, 劉景偉, 田宇, 蔡鑫, 白寶明 申請人:西安電子科技大學(xué)
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