一種輸出緩沖器、柵極驅(qū)動電路及其控制方法
【專利摘要】本發(fā)明公開了一種輸出緩沖器、柵極驅(qū)動電路及其控制方法，其中輸出緩沖器包括第一晶體管和第二晶體管，還包括輸入信號控制單元，對輸入信號進行控制，得到上拉信號和下拉信號，分別連接到第一晶體管和第二晶體管的輸入端。上述輸出緩沖器利用輸入信號控制單元將一個輸入信號分成兩個信號，即上拉信號和下拉信號，由于兩個信號分別控制，可以使第一晶體管和第二晶體管這兩個晶體管不會同時打開，特別是作為緩沖器能夠加大移位寄存器的扇出能力，由于緩沖器的寬長比較大，導(dǎo)通電流較大，這樣便不會存在電平直接從高到低的直流電流通路，可以大大減少緩沖器的短路電流功耗，進而減少液晶面板的功耗。
【專利說明】一種輸出緩沖器、柵極驅(qū)動電路及其控制方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示【技術(shù)領(lǐng)域】，特別涉及一種輸出緩沖器、柵極驅(qū)動電路及其控制方法。
【背景技術(shù)】
[0002]在數(shù)字集成電路中，緩沖器一般分輸入緩沖器和輸出緩沖器兩種。輸入緩沖器將外設(shè)送來的數(shù)據(jù)暫時存放，以便處理器將其取走；輸出緩沖器用來暫時存放處理器送往外設(shè)的數(shù)據(jù)。
[0003]目前常用的輸出緩沖器的連接示意圖如圖1所示，CMOS緩沖器是由偶數(shù)個反相器構(gòu)成的，每級器件尺寸放大以提高緩沖器的驅(qū)動負(fù)載能力。其中輸入信號IN和CK通過兩輸入與非門后的輸出P作為輸出緩沖器的輸入，輸出緩沖器中包括兩個晶體管，第一晶體管是PMOS管，作為上拉晶體管，第二晶體管是NMOS管，作為下拉晶體管。當(dāng)輸出緩沖器的輸入P點電壓為高電平時，NMOS導(dǎo)通，輸出電壓OUT為低電平；當(dāng)輸出緩沖器的輸入P點電壓為低電平時，PMOS導(dǎo)通，輸出電壓OUT為高電平。
[0004]但是，上述CMOS緩沖器電路自身存在缺點，當(dāng)輸入從低電平到高電平或者由高電平到低電平跳變的時候，在一個較短的時間內(nèi)PMOS和NMOS是同時開啟的，這時有電源從高電平到低電平的導(dǎo)通，成為短路電流功耗，并且該短路電流功耗的大小同電流、導(dǎo)通時間、電源電壓、輸入切換頻率成正比。器件導(dǎo)通電流的大小與PMOS和NMOS的尺寸大小有關(guān)，特別是作為輸出緩沖器，上拉晶體管PMOS和下拉晶體管NMOS的寬長比都是很大的，才能更好的驅(qū)動較大的負(fù)載和具有更大的扇出能力。但是器件寬長比大時導(dǎo)通電流也會變得很大，導(dǎo)致相應(yīng)的短路電流功耗變得很大，在整體功耗中的比重變得很大。

【發(fā)明內(nèi)容】

[0005](一)要解決的技術(shù)問題
[0006]本發(fā)明要解決的技術(shù)問題是如何減少輸出緩沖器的短路電流功耗。
[0007](二)技術(shù)方案
[0008]為解決上述技術(shù)問題，本發(fā)明提供了一種輸出緩沖器，包括第一晶體管和第二晶體管，還包括輸入信號控制單元，對輸入信號進行控制，得到上拉信號和下拉信號，分別連接到第一晶體管和第二晶體管的輸入端。
[0009]進一步地，所述輸入信號控制單元的輸入端包括一輸入信號和至少兩個控制信號。
[0010]進一步地，所述輸入信號控制單元還包括至少兩個與非門，所述與非門的輸入端為控制信號和至少一個輸入信號，輸出端分別為第一晶體管輸入端的上拉信號和第二晶體管輸入端的下拉信號。
[0011]進一步地，所述輸入信號控制單元包括第一控制信號和第二控制信號兩個控制信號，以及第一與非門和第二與非門兩個與非門，且所述第一與非門和第二與非門都是兩輸入與非門，第一控制信號作為第一與非門的輸入端，第二控制信號作為第二與非門的輸入端，輸入信號同時作為第一與非門和第二與非門的輸入端。
[0012]進一步地,所述第一晶體管為PMOS管,第二晶體管為NMOS管。
[0013]為解決上述技術(shù)問題，本發(fā)明還提供了一種柵極驅(qū)動電路，包括以上項所述的輸出緩沖器和輸入信號產(chǎn)生單元，所述輸入信號產(chǎn)生單元用于產(chǎn)生輸出緩沖器的輸入信號，所述輸出緩沖器的輸出端輸出柵極信號。
[0014]進一步地，所述輸入信號產(chǎn)生單元中包括時鐘信號、輸入起始信號和產(chǎn)生模塊，產(chǎn)生模塊的輸入端連接時鐘信號和輸入起始信號，在時鐘信號的控制下實現(xiàn)鎖存和移位并產(chǎn)生輸入信號，由產(chǎn)生模塊的輸出端輸出。
[0015]進一步地，所述產(chǎn)生模塊包括兩個反相器和兩個三態(tài)門，時鐘信號連接第一反相器的輸入端、第一三態(tài)門的第三端以及第二三態(tài)門的第二端，第一反相器的輸出端連接到第一三態(tài)門的第二端以及第二三態(tài)門的第三端，輸入起始信號連接第一三態(tài)門的第一端，第一三態(tài)門的第四端連接第二三態(tài)門的第四端以及第二反相器的輸入端，第二三態(tài)門的第一端連接第二反相器的輸出端，并作為產(chǎn)生模塊的輸出端，為輸出緩沖器提供輸入信號。
[0016]為解決上述技術(shù)問題，本發(fā)明還提供了一種以上所述柵極驅(qū)動電路的控制方法，包括:
[0017]根據(jù)輸入的時鐘信號和輸入起始信號產(chǎn)生輸入信號；
[0018]將輸入信號分成至少兩路，分別在至少兩個控制信號的控制下產(chǎn)生上拉信號和下拉信號，分別作為第一晶體管和第二晶體管的輸入端；
[0019]第一晶體管和第二晶體管的輸出形成柵極信號。
[0020]進一步地,所述輸入信號被分成兩路,一路輸入信號作為第一與非門的輸入信號，在第一控制信號的控制下產(chǎn)生上拉信號；另一路輸入信號作為第二與非門的輸入信號，在第二控制信號的控制下產(chǎn)生下拉信號。
[0021]進一步地，下拉信號由高電平變?yōu)榈碗娖綍r，第二晶體管由導(dǎo)通變?yōu)殛P(guān)閉，此時上拉信號一直處于高電平，第一晶體管一直處于關(guān)閉狀態(tài)；
[0022]下拉信號由低電平變?yōu)楦唠娖綍r，第二晶體管由關(guān)閉變?yōu)閷?dǎo)通，此時上拉信號一直處于高電平，第一晶體管一直處于關(guān)閉狀態(tài)；
[0023]上拉信號由高電平變?yōu)榈碗娖綍r，第一晶體管由關(guān)閉變?yōu)閷?dǎo)通，此時下拉信號一直處于低電平，第二晶體管一直處于關(guān)閉狀態(tài)；
[0024]上拉信號由低電平變?yōu)楦唠娖綍r，第一晶體管由導(dǎo)通變?yōu)殛P(guān)閉，此時下拉信號一直處于低電平，第二晶體管一直處于關(guān)閉狀態(tài)。
[0025](三)有益效果
[0026]本發(fā)明實施例提供的一種輸出緩沖器、柵極驅(qū)動電路及其控制方法，其中輸出緩沖器包括第一晶體管和第二晶體管，還包括輸入信號控制單元，對輸入信號進行控制，得到上拉信號和下拉信號，分別連接到第一晶體管和第二晶體管的輸入端。上述輸出緩沖器利用輸入信號控制單元將一個輸入信號分成兩個信號，即上拉信號和下拉信號，由于兩個信號分別控制，可以使第一晶體管和第二晶體管這兩個晶體管不會同時打開，特別是作為緩沖器能夠加大移位寄存器的扇出能力，由于緩沖器的寬長比較大，導(dǎo)通電流較大，這樣便不會存在電平直接從高到低的直流電流通路，可以大大減少緩沖器的短路電流功耗，進而減少液晶面板的功耗。
【專利附圖】

【附圖說明】
[0027]圖1是現(xiàn)有技術(shù)中使用的輸出緩沖器的組成示意圖；
[0028]圖2是現(xiàn)有技術(shù)中的輸出緩沖器在工作時的波形時序圖；
[0029]圖3是本發(fā)明實施例一中提供的一種輸出緩沖器的組成示意圖；
[0030]圖4是本發(fā)明實施例一中提供的輸出緩沖器工作時的波形時序圖；
[0031]圖5是本發(fā)明實施例二中提供的一種柵極驅(qū)動電路的組成示意圖；
[0032]圖6是本發(fā)明實施例二中提供的一種柵極驅(qū)動電路工作時的波形時序圖。
【具體實施方式】
[0033]下面結(jié)合附圖和實施例，對本發(fā)明的【具體實施方式】作進一步詳細描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。
[0034]對于圖1中所示的緩沖器應(yīng)用于LTPS (Low Temperature Poly-silicon,低溫多晶硅)技術(shù)中，得到的液晶顯示面板的驅(qū)動多集成在面板上，在分辨率較高的面板上其掃描驅(qū)動線和數(shù)據(jù)驅(qū)動線上的負(fù)載較大，要將其驅(qū)動起來，通常需要增加較大尺寸的輸出緩沖器以提高其輸出電流，圖1中輸出緩沖器工作時的波形時序圖如圖2所示，tl時刻由于與非門的兩個輸入端中的一個輸入端CK由低電平跳變到高電平，另一個輸入端IN是高電平，因此在tl時刻與非門輸出P點的電平是由高電平跳變到低電平，P點為高電平時NMOS管導(dǎo)通，P點為低電平時PMOS管導(dǎo)通，在P點電平由高電平向低電平跳變的過程中會出現(xiàn)PMOS管和NMOS管同時導(dǎo)通的時刻，在此時刻中當(dāng)P點電壓位于PMOS和NMOS閾值電壓之間的電壓值時，使NMOS和PMOS同時導(dǎo)通，便會在PMOS管和NMOS管之間形成從高電平到低電平的直接電流通路，即產(chǎn)生導(dǎo)通電流Istort，如圖2所示。可見在tl時刻會產(chǎn)生一個沖擊波的導(dǎo)通電流IshOTt，同理在t2時刻(B卩CK由高電平跳變到低電平的時刻)也產(chǎn)生了相同的導(dǎo)通電流IshOTt。由于該沖擊波行的導(dǎo)通電流具有不可忽視的短路電流功耗，當(dāng)器件寬長比很大時，該電流引起的功耗在整體功耗中占得比重變得更大。
[0035]實施例一
[0036]本發(fā)明實施例一提供了一種輸出緩沖器，組成示意圖如圖3所示，包括第一晶體管10和第二晶體管20，還包括輸入信號控制單元30，對輸入信號IN進行控制，得到上拉信號PU和下拉信號PL，分別連接到第一晶體管10和第二晶體管20的輸入端。
[0037]優(yōu)選地，本實施例中的輸入信號控制單元30包括一輸入信號IN和至少兩個控制信號。
[0038]優(yōu)選地，本實施例中的輸入信號控制單元30還包括至少兩個與非門，與非門的輸入端為控制信號和至少一個輸入信號IN，輸出端分別為第一晶體管10輸入端的上拉信號PU和第二晶體管20的下拉信號PL。
[0039]優(yōu)選地，本實施例中的輸入信號控制單元30包括第一控制信號CKl和第二控制信號CK2兩個控制信號，以及第一與非門NANDl和第二與非門NAND2兩個與非門，且第一與非門NANDl和第二與非門NAND2都是兩輸入與非門，第一控制信號CKl作為第一與非門NANDl的輸入端，第二控制信號CK2作為第二與非門NAND2的輸入端，輸入信號IN同時作為第一與非門NANDl和第二與非門NAND2的輸入端。
[0040]本實施例中只是選擇兩個控制信號和兩個兩輸入的與非門為例進行說明的，但是不局限于兩個，例如還可以是兩個三輸入的與非門和四個控制信號，輸入信號仍然同時作為兩個與非門的輸入端，與非門的另外兩個輸入端分別是兩個控制信號，當(dāng)然還可以根據(jù)需要設(shè)計成多輸入的與非門，原理相同，此處不再贅述。
[0041]優(yōu)選地，本實施例中的第一晶體管10為PMOS管，第二晶體管20為NMOS管。其中第一晶體管10作為上拉晶體管，PMOS管一般用于負(fù)載，其柵源開啟電壓為負(fù)值，因此是在低電平時導(dǎo)通；相反的，第二晶體管20作為下拉晶體管，NMOS管一般用于驅(qū)動，其柵源開啟電壓為正值，因此是在高電平時導(dǎo)通。另外，第一晶體管10的源極連接VGH，第一晶體管10的漏極和第二晶體管20的漏極共同作為輸出，第二晶體管20的源極還連接VGL。
[0042]優(yōu)選地，本實施例中圖4還示出了對上述輸出緩沖器提供兩個控制信號以及兩個兩輸入與非門時的波形時序圖。從圖4中可見，將緩沖器的輸入端分為上拉信號輸入端和下拉信號輸入端PL，每次PL由高電平變?yōu)榈碗娖街蟊３值碗娖降臅r間總是比由高電平變?yōu)榈碗娖胶蟊３值碗娖降臅r間長。t0時刻為PL的電壓值由高電平向低電平跳變的時刻，在電平下降到一定程度時，并且PU的電壓值還沒有從高電平開始下降(即tl時刻)之前，NMOS由導(dǎo)通變?yōu)殛P(guān)閉，而且此時I3U點為高電平，PMOS是關(guān)閉的，不存在電源之間的導(dǎo)通通路。直到tl時刻，PU點由高電平跳變到低電平，PMOS才導(dǎo)通，但此時NMOS已經(jīng)是關(guān)閉的，同樣不存在電源之間的導(dǎo)通通路。t2時刻同樣，PU點變成高電平，PMOS關(guān)閉，但NMOS還是關(guān)閉的，只有當(dāng)t3時刻到來，PL點的低電平變?yōu)楦唠娖絅MOS才導(dǎo)通，但此時PMOS都已經(jīng)關(guān)閉了，從上面的分析可以看出，NMOS和PMOS在任何時刻都不會同時打開，而電路也實現(xiàn)了上拉與下拉的功能，其輸出與圖1輸出的相同。
[0043]同樣可以看到，在t0和tl之間或者t2和t3之間的時間段，PMOS和NMOS可以同時關(guān)閉，輸出會存在浮動狀態(tài)，但通過合理匹配輸入信號CKl和CK2的波形，可以最大限度地降低其浮動時間。
[0044]上述輸出緩沖器利用輸入信號控制單元將一個輸入信號分成兩個信號，即上拉信號和下拉信號，由于兩個信號分別控制，可以使第一晶體管和第二晶體管這兩個晶體管不會同時打開，特別是作為緩沖器能夠加大移位寄存器的扇出能力，由于緩沖器的寬長比較大，導(dǎo)通電流較大，這樣便不會存在電平直接從高到低的直流電流通路，可以大大減少緩沖器的短路電流功耗，進而減少液晶面板的功耗。
[0045]實施例二
[0046]基于上述實施例一中的輸出緩沖器，本發(fā)明實施例二還提供了一種柵極驅(qū)動電路，組成示意圖如圖5所示,包括:
[0047]輸出緩沖器110和輸入信號產(chǎn)生單元120，輸入信號產(chǎn)生單元120用于產(chǎn)生輸出緩沖器110的輸入信號IN,輸出緩沖器110的輸出端輸出柵極信號Gate。
[0048]優(yōu)選地，輸入信號產(chǎn)生單元120中包括時鐘信號CLK、輸入起始信號STV和產(chǎn)生模塊100，產(chǎn)生模塊100的輸入端連接時鐘信號CLK和輸入起始信號STV，在時鐘信號CLK的控制下實現(xiàn)鎖存和移位并產(chǎn)生輸入信號IN,由產(chǎn)生模塊100的輸出端輸出。
[0049]優(yōu)選地，產(chǎn)生模塊包括兩個反相器和兩個三態(tài)門，時鐘信號CLK連接第一反相器NI的輸入端、第一三態(tài)門的第三端13以及第二三態(tài)門的第二端22,第一反相器NI的輸出端連接到第一三態(tài)門的第二端12以及第二三態(tài)門的第三端23，輸入起始信號STV連接第一三態(tài)門的第一端11，第一三態(tài)門的第四端14連接第二三態(tài)門的第四端24以及第二反相器N2的輸入端,第二三態(tài)門的第一端21連接第二反相器N2的輸出端,并作為產(chǎn)生模塊100的輸出端，為輸出緩沖器110提供輸入信號IN。
[0050]基于上述，本實施例中還提供了一種柵極驅(qū)動電路的控制方法，包括:
[0051]根據(jù)輸入的時鐘信號CLK和輸入起始信號STV產(chǎn)生輸入信號IN ；
[0052]將輸入信號IN分成至少兩路，分別在至少兩個控制信號的控制下產(chǎn)生上拉信號PU和下拉信號PL，分別作為第一晶體管10和第二晶體管20的輸入端；
[0053]第一晶體管10和第二晶體管20的輸出形成柵極信號Gate。
[0054]其中，輸入信號IN被分成兩路,一路輸入信號IN作為第一與非門NANDl的輸入信號IN，在第一控制信號CKl的控制下產(chǎn)生上拉信號;另一路輸入信號IN作為第二與非門NAND2的輸入信號IN，在第二控制信號CK2的控制下產(chǎn)生下拉信號。
[0055]具體的，下拉信號PL由高電平變?yōu)榈碗娖綍r，第二晶體管20由導(dǎo)通變?yōu)殛P(guān)閉，此時上拉信號PU —直處于高電平，第一晶體管10 —直處于關(guān)閉狀態(tài)；
[0056]下拉信號PL由低電平變?yōu)楦唠娖綍r，第二晶體管20由關(guān)閉變?yōu)閷?dǎo)通，此時上拉信號PU —直處于高電平，第一晶體管10 —直處于關(guān)閉狀態(tài)；
[0057]上拉信號由高電平變?yōu)榈碗娖綍r，第一晶體管10由關(guān)閉變?yōu)閷?dǎo)通，此時下拉信號PL —直處于低電平，第二晶體管20 —直處于關(guān)閉狀態(tài)；
[0058]上拉信號由低電平變?yōu)楦唠娖綍r，第一晶體管10由導(dǎo)通變?yōu)殛P(guān)閉，此時下拉信號PL —直處于低電平，第二晶體管20 —直處于關(guān)閉狀態(tài)。
[0059]STV是移位寄存器的輸入起始信號，在時鐘信號CLK的控制下實現(xiàn)鎖存和移位功能，其輸入輸出波形關(guān)系見圖6中STV, CLK, IN三個脈沖所示，輸入信號IN在CLK的控制下相對于輸入起始信號STV移位了半個脈寬。輸入信號IN在CKl和CK2的控制下，用兩個兩輸入與非門將輸入信號IN分成上拉信號F1U和下拉信號PL,輸出Gate信號脈寬受CKl的上升跳變和CK2的下降跳變直接的時間決定。當(dāng)I3U和PL信號波形如圖6所示時，NMOS和PMOS不會同時打開，特別是作為緩沖器為了加大移位寄存器的扇出能力，緩沖器寬長比通常較大，PMOS和NMOS的導(dǎo)通電流較大，故不存在電源電壓VGH和VGL之間的直接電流通路，避免產(chǎn)生短路電流功耗。
[0060]利用本實施例中提供的柵極驅(qū)動電路及其控制方法，利用輸入信號控制單元將一個輸入信號分成兩個信號，即上拉信號和下拉信號，由于兩個信號分別控制，可以使第一晶體管和第二晶體管這兩個晶體管不會同時打開，特別是作為緩沖器能夠加大移位寄存器的扇出能力，由于緩沖器的寬長比較大，導(dǎo)通電流較大，這樣便不會存在電平直接從高到低的直流電流通路，可以大大減少緩沖器的短路電流功耗，進而減少液晶面板的功耗。
[0061]以上實施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)【技術(shù)領(lǐng)域】的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護范圍應(yīng)由權(quán)利要求限定。
【權(quán)利要求】
1.一種輸出緩沖器，包括第一晶體管和第二晶體管，其特征在于，還包括輸入信號控制單元，對輸入信號進行控制，得到上拉信號和下拉信號，分別連接到第一晶體管和第二晶體管的輸入端。
2.如權(quán)利要求1所述的輸出緩沖器，其特征在于，所述輸入信號控制單元的輸入端包括一輸入信號和至少兩個控制信號。
3.如權(quán)利要求2所述的輸出緩沖器，其特征在于，所述輸入信號控制單元還包括至少兩個與非門，所述與非門的輸入端為控制信號和至少一個輸入信號，輸出端分別為第一晶體管輸入端的上拉信號和第二晶體管輸入端的下拉信號。
4.如權(quán)利要求3所述的輸出緩沖器，其特征在于，所述輸入信號控制單元包括第一控制信號和第二控制信號兩個控制信號，以及第一與非門和第二與非門兩個與非門，且所述第一與非門和第二與非門都是兩輸入與非門，第一控制信號作為第一與非門的輸入端，第二控制信號作為第二與非門的輸入端，輸入信號同時作為第一與非門和第二與非門的輸入端。
5.如權(quán)利要求1至4中任一項所述的輸出緩沖器，其特征在于，所述第一晶體管為PMOS管，第二晶體管為NMOS管。
6.一種柵極驅(qū)動電路，其特征在于，包括權(quán)利要求1至5中任一項所述的輸出緩沖器和輸入信號產(chǎn)生單元，所述輸入信號產(chǎn)生單元用于產(chǎn)生輸出緩沖器的輸入信號，所述輸出緩沖器的輸出端輸出柵極信號。
7.如權(quán)利要求6所述的柵極驅(qū)動電路，其特征在于，所述輸入信號產(chǎn)生單元中包括時鐘信號、輸入起始信號和產(chǎn)生模塊，產(chǎn)生模塊的輸入端連接時鐘信號和輸入起始信號，在時鐘信號的控制下實現(xiàn)鎖存和移位并產(chǎn)生輸入信號，由產(chǎn)生模塊的輸出端輸出。
8.如權(quán)利要求7所述的柵極驅(qū)動電路，其特征在于，所述產(chǎn)生模塊包括兩個反相器和兩個三態(tài)門，時鐘信號連接第一反相器的輸入端、第一三態(tài)門的第三端以及第二三態(tài)門的第二端，第一反相器的輸出端連接到第一三態(tài)門的第二端以及第二三態(tài)門的第三端，輸入起始信號連接第一三態(tài)門的第一端，第一三態(tài)門的第四端連接第二三態(tài)門的第四端以及第二反相器的輸入端，第二三態(tài)門的第一端連接第二反相器的輸出端，并作為產(chǎn)生模塊的輸出端，為輸出緩沖器提供輸入信號。
9.一種權(quán)利要求6-8中任一項所述柵極驅(qū)動電路的控制方法，其特征在于，包括: 根據(jù)輸入的時鐘信號和輸入起始信號產(chǎn)生輸入信號； 將輸入信號分成至少兩路，分別在至少兩個控制信號的控制下產(chǎn)生上拉信號和下拉信號，分別作為第一晶體管和第二晶體管的輸入端； 第一晶體管和第二晶體管的輸出形成柵極信號。
10.如權(quán)利要求9所述的柵極驅(qū)動電路的控制方法，其特征在于，所述輸入信號被分成兩路，一路輸入信號作為第一與非門的輸入信號，在第一控制信號的控制下產(chǎn)生上拉信號；另一路輸入信號作為第二與非門的輸入信號，在第二控制信號的控制下產(chǎn)生下拉信號。
11.如權(quán)利要求9所述的柵極驅(qū)動電路的控制方法，其特征在于，下拉信號由高電平變?yōu)榈碗娖綍r，第二晶體管由導(dǎo)通變?yōu)殛P(guān)閉，此時上拉信號一直處于高電平，第一晶體管一直處于關(guān)閉狀態(tài)； 下拉信號由低電平變?yōu)楦唠娖綍r，第二晶體管由關(guān)閉變?yōu)閷?dǎo)通，此時上拉信號一直處于高電平，第一晶體管一直處于關(guān)閉狀態(tài)； 上拉信號由高電平變?yōu)榈碗娖綍r，第一晶體管由關(guān)閉變?yōu)閷?dǎo)通，此時下拉信號一直處于低電平，第二晶體管一直處于關(guān)閉狀態(tài)； 上拉信號由低電平變?yōu)楦唠娖綍r，第一晶體管由導(dǎo)通變?yōu)殛P(guān)閉，此時下拉信號一直處于低電平，第二晶體管一直處 于關(guān)閉狀態(tài)。
【文檔編號】H03K19/0175GK103944553SQ201410158958
【公開日】2014年7月23日 申請日期:2014年4月18日 優(yōu)先權(quán)日:2014年4月18日
【發(fā)明者】祁小敬, 胡理科 申請人:京東方科技集團股份有限公司, 成都京東方光電科技有限公司