緊湊電平位移器的制造方法
【專利摘要】本發(fā)明的實施方案提供用于將輸入信號電平位移的裝置。該裝置包括輸出緩沖器，其具有：輸出節(jié)點、耦合到高參考電壓的P-FET和耦合到低參考電壓的n-FET。該裝置也包括兩個鎖存器。第一鎖存器具有經(jīng)逆變電路元件驅(qū)動P-FET柵極的第一鎖存器輸出。第二鎖存器具有經(jīng)非逆變電路元件驅(qū)動n-FET柵極的第二鎖存器輸出。該裝置也包括復(fù)位信號脈沖發(fā)生器，其接收輸入信號并響應(yīng)于輸入信號的躍遷生成復(fù)位信號脈沖。鎖存器都由復(fù)位信號脈沖置于復(fù)位態(tài)。
【專利說明】緊湊電平位移器
[0001] 相關(guān)申請案的交叉引用
[0002] 本申請要求美國專利申請No. 13/904,941的優(yōu)先權(quán)，該申請?zhí)峤挥?013年5月29 日，其全文以引用的方式并入本文。

【技術(shù)領(lǐng)域】
[0003] 本申請涉及電子電路【技術(shù)領(lǐng)域】，更具體地，涉及一種用于將輸入信號電平位移的 裝置、用于將輸入信號電平位移的方法、和用于提高輸入信號量值的設(shè)備。

【背景技術(shù)】
[0004] 電平位移器更改信號量值。它們經(jīng)常用來將在一個域中操作的數(shù)字信號躍遷成不 同域中的信號。例如，電平位移器可從用1伏供電電壓操作的電路接收模擬信號，并將該信 號轉(zhuǎn)移到用2伏供電電壓操作的電路。在該實例中，1伏域中信號的每個值由2伏域中信號 的兩個較大值的因數(shù)表示。作為另一實例，電平位移器可接收用晶體管-晶體管邏輯電平 操作的數(shù)字信號并將該信號躍遷到不同域。由于數(shù)字信號是邏輯高或邏輯低值，因此晶體 管-晶體管邏輯電平數(shù)字信號經(jīng)電平位移創(chuàng)造信號新版本，該信號新版本具有與新域的邏 輯高和邏輯低值相等的邏輯高和邏輯低值。
[0005] 電平位移器架構(gòu)可以參考圖1中的框圖描述，其中電路100是電平位移器。電平 位移器100將在供電電壓101和接地102之間變化的信號Din位移到在高供電電壓103和 低供電電壓104之間變化的信號Dout。供電電壓和接地之間差的量值小于高和低供電電 壓之間差的量值。例如，供電電壓可以是1. 8伏，接地可以是0伏，高供電電壓可以是3. 5 伏，并且低供電電壓可以是-3. 5伏。因為電平位移器100將輸入信號Din的上下界位移， 所以其是雙邊的。為此，其利用兩個不同單邊電平位移器：正電平位移器105和負(fù)電平位移 器106。這些單邊電平位移器的每個具有連接到輸出緩沖器裝置柵極的輸出。正電平位移 器105連接到p型場效應(yīng)晶體管（p-FET) 107的柵極，并且負(fù)電平位移器106連接到η型場 效應(yīng)晶體管（n-FET) 108的柵極。
[0006] 由高供電電壓103和低供電電壓104供電的電路具有消耗比由供電101和接地 102供電的電路更多電力的潛力。此外，高和低供電電壓103和104在集成電路的背景下 通常在使用泵浦電路的芯片上生成，因此在這些電壓電平可用的電量稍微受限。因此，確保 P-FET107和n-FET108從不同時置于導(dǎo)態(tài)是重要的。如果如此，則短路路徑在高供電電壓 103和低供電電壓104之間存在，這消耗顯著量的電力。所描述的短路情況通過使用相邏輯 109防止。該相邏輯控制其中信號向正電平位移器105和負(fù)電平位移器106提供的時間， 以確保它們的功率輸出緩沖器裝置（即，P-FET107和n-FET108)從不同時在導(dǎo)態(tài)。相邏輯 109用于確保在Din中的躍遷期間，在其他輸出緩沖器裝置信號的躍遷到導(dǎo)態(tài)前，信號的躍 遷到非導(dǎo)態(tài)的輸出緩沖器裝置不這樣做。
[0007] 如果希望Dout的逆變版本，則需要額外電路。Dout的逆變版本可以稱為Doutn。因 為希望具有可用的Dout和Doutn相匹配版本，所以將逆變器置于節(jié)點Dout從而生成Doutn 對于大多數(shù)應(yīng)用是不足的。如果簡單逆變器用來從Dout生成Doutn，則逆變器在兩個信號 之間引入等于該逆變器延遲的相差。因此，相匹配逆變版本必須與原非逆變信號分離地并 同時生成。這通過使用兩個額外輸出緩沖器裝置：P-FET110和n-FETlll實現(xiàn)；以及與用來 生成原信號的電平位移器相似的正負(fù)電平位移器：正電平位移器112和負(fù)電平位移器113。
[0008] 可代替正電平位移器105和負(fù)電平位移器106使用的共用電路自然產(chǎn)生互補(bǔ)輸出 信號。源自這些共用電路的互補(bǔ)輸出信號可以用來生成輸出信號的逆變版本。然而因為相 延遲有目的地在較早點引入系統(tǒng)，因此這些互補(bǔ)信號沒有用于控制額外組輸出緩沖器裝置 例如P-FET110和n-FETlll的適當(dāng)定相。S卩，當(dāng)電平位移器105和106的輸出適當(dāng)位移因 此輸出緩沖器裝置107和108從不同時并且省電時，如果電平位移器105和106的互補(bǔ)信 號施加到輸出緩沖器裝置110和111，則它們代替地確保輸出緩沖器裝置同時并且浪費電。


【發(fā)明內(nèi)容】

[0009] 在本發(fā)明的具體實施方案中，提供用于將輸入信號電平位移的裝置。該裝置包括 輸出緩沖器，其具有：輸出節(jié)點、耦合到高參考電壓的P-FET和耦合到低參考電壓的n-FET。 該裝置也包括兩個鎖存器。第一鎖存器具有經(jīng)逆變電路元件驅(qū)動P-FET柵極的第一鎖存器 輸出。第二鎖存器具有經(jīng)非逆變電路元件驅(qū)動n-FET柵極的第二鎖存器輸出。該裝置也包 括復(fù)位信號脈沖發(fā)生器，其接收輸入信號并響應(yīng)于輸入信號的躍遷生成復(fù)位信號脈沖。鎖 存器都由復(fù)位信號脈沖置于復(fù)位態(tài)。
[0010] 在本發(fā)明的其他實施方案中，提供用于將輸入信號電平位移的方法。該方法包括 使用第一緩沖器輸出裝置和第二緩沖器輸出裝置，在第一電壓和第二電壓之間驅(qū)動輸出節(jié) 點。該方法也包括接收在第三電壓的舊狀態(tài)和在第四電壓的新狀態(tài)之間的輸入信號的躍 遷。該方法也包括使用清除鎖存器狀態(tài)的清除脈沖暫時阻礙新狀態(tài)鎖存。該方法也包括使 用鎖存器鎖存輸入信號，以使輸入信號設(shè)定鎖存器的輸出態(tài)。該方法也包括根據(jù)鎖存器的 輸出態(tài)驅(qū)動第一緩沖器輸出裝置的控制節(jié)點。第一電壓的量值大于第三電壓的量值。
[0011] 在本發(fā)明的其他實施方案中，提供用于增加輸入信號量值的設(shè)備。該設(shè)備包括兩 個輸出緩沖器裝置。第一輸出緩沖器裝置連接到高供電電壓節(jié)點并耦合到輸出節(jié)點。第二 輸出緩沖器裝置連接到低供電電壓節(jié)點并耦合到輸出節(jié)點。該設(shè)備也包括具有復(fù)位態(tài)、高 態(tài)和低態(tài)的核心電路。該設(shè)備也包括耦合到核心電路的復(fù)位脈沖發(fā)生器。核心電路在處于 復(fù)位態(tài)時將第一和第二輸出緩沖器裝置置于非導(dǎo)態(tài)。核心電路在處于高態(tài)時將第一輸出緩 沖器裝置置于導(dǎo)態(tài)，并將第二輸出緩沖器裝置置于非導(dǎo)態(tài)。核心電路在處于低態(tài)時將第一 輸出緩沖器裝置置于非導(dǎo)態(tài)，并將第二輸出緩沖器裝置置于導(dǎo)態(tài)。復(fù)位脈沖發(fā)生器緊接著 在低輸入電壓和高輸入電壓之間輸入信號的躍遷將核心電路置于復(fù)位態(tài)。高輸入電壓和低 輸入電壓之間的差小于高供電電壓和低供電電壓之間的差。

【專利附圖】

【附圖說明】
[0012] 圖1是根據(jù)相關(guān)技術(shù)的產(chǎn)生輸入信號逆變和非逆變版本的電平位移器的框圖。
[0013] 圖2是根據(jù)本發(fā)明的實施方案的具有清除脈沖發(fā)生器的電平位移器的框圖。
[0014] 圖3是根據(jù)本發(fā)明的實施方案的具有逆變和非逆變輸出的電平位移器的框圖。
[0015] 圖4是根據(jù)本發(fā)明的實施方案的可以代替圖3中的差分鎖存器301使用的差分鎖 存器的框圖。
[0016] 圖5是根據(jù)本發(fā)明的實施方案的可以代替圖3中的差分鎖存器302使用的差分鎖 存器的框圖。
[0017] 圖6a是根據(jù)本發(fā)明的實施方案的可以代替圖3中的邏輯309使用的邏輯電路的 框圖。
[0018] 圖6b是根據(jù)本發(fā)明的實施方案的可以代替圖2中的脈沖發(fā)生器202使用的清除 脈沖發(fā)生器的框圖。
[0019] 圖7是根據(jù)本發(fā)明的實施方案的用于操作電平位移電路的方法的流程圖。
[0020] 圖8是根據(jù)本發(fā)明的實施方案的用于操作雙向電平位移電路的方法的流程圖。
[0021] 圖9是根據(jù)本發(fā)明的實施方案的用于使用時鐘信號為電平位移器生成清除脈沖 的方法的流程圖。
[0022] 圖10是根據(jù)本發(fā)明的實施方案的用于使用輸入信號為電平位移器生成清除脈沖 的方法的流程圖。

【具體實施方式】
[0023] 現(xiàn)在詳細(xì)參考其一個或多個實例在附圖中示出的所公開發(fā)明的實施方案。每個實 例作為本技術(shù)的解釋而不是作為本技術(shù)的限制來提供。實際上，對于本領(lǐng)域的技術(shù)人員而 言顯而易見的是在不背離本技術(shù)的精神和范圍的情況下可以在本技術(shù)中做出修改和變型。 例如，作為一個實施方案的部分示出或描述的特征可以與另一實施方案一起使用從而產(chǎn)生 更進(jìn)一步的實施方案。從而，旨在本標(biāo)的物覆蓋屬于附加權(quán)利要求及其等價物的保護(hù)范圍 內(nèi)的所有這樣的修改和變型。
[0024] 本公開涉及電子電路。特別地，本公開涉及具有輸出信號的電子電路，該輸出信號 具有比電子電路的輸入信號更大的量值。在以下描述中，出于解釋的目的，闡述了眾多實例 和具體細(xì)節(jié)以便提供本公開的透徹理解。然而對本領(lǐng)域的技術(shù)人員而言，顯然如由權(quán)利要 求限定的本公開可以單獨或與下面描述的其他特征相組合來包括這些實例中的特征中的 一些或全部，并可以進(jìn)一步包括本文中描述的特征和概念的修改和等價物。
[0025] 再次參考圖1，可以示出先前描述途徑的某些缺陷。為產(chǎn)生Doutn的逆變版本，不 僅必須添加輸出緩沖器裝置110和111，而且也需要添加另一正電平位移器112和負(fù)電平位 移器113。盡管該電路的添加不在標(biāo)記Doutn的線路上有效生成Dout的相匹配版本，但整 體電路的尺寸并因此電路成本必須幾乎加倍。進(jìn)一步地，額外定相需要相邏輯109的尺寸 增加。
[0026] 下面公開可以不使用相邏輯并以較低成本實現(xiàn)與現(xiàn)有途徑相似的功能性、功率性 能和速度的電平位移電路。該電路中的一些能夠不使用相邏輯實現(xiàn)與參考圖1描述的電路 相似的功能性。同樣，該電路中的一些能夠減少如參考圖1描述的電路所需要的電平位移 器的數(shù)目。
[0027] 本文中公開的電平位移器中的一些利用鎖存器，該鎖存器基于它們的當(dāng)前輸出態(tài) 將輸入信號的躍遷鎖存并設(shè)定輸出緩沖器裝置的情況。在鎖存器接收可以其他方式鎖存的 輸入信號的躍遷時或大約本文中時，清除信號發(fā)送到鎖存器。清除信號影響電平位移器中 的所有鎖存器的當(dāng)前輸出態(tài)，以使在它們的輸出態(tài)是其中它們控制的緩沖器裝置處于非導(dǎo) 態(tài)的輸出態(tài)。這樣，以其他方式信號的躍遷到導(dǎo)態(tài)的輸出緩沖器裝置從其信號的躍遷延遲， 而已在非導(dǎo)態(tài)的緩沖器裝置不受影響。最終結(jié)果是清除脈沖防止其中在電平位移電壓之間 耦合的兩個輸出緩沖器裝置同時打開的情況。與參考圖1描述的途徑相反，因為脈沖無關(guān) 于兩個輸出緩沖器裝置中的哪個信號的躍遷到導(dǎo)態(tài)自然阻礙適當(dāng)信號的躍遷，所以清除脈 沖防止高電流消耗而不需要相邏輯。
[0028] 本文中公開的電平位移器中的一些能夠?qū)⑾惹岸温渲忻枋龅那宄盘柾緩阶鳛?使用相邏輯的替換物來應(yīng)用，而同時保持裝置功耗相同或較低量。這通過電氣響應(yīng)或邏輯 控制電路途徑實現(xiàn)，該途徑在利用清除信號脈沖時將電平位移器的組成部分置于低電流消 耗態(tài)。
[0029] 本文中公開的電平位移器中的一些能夠產(chǎn)生電平位移信號的逆變和非逆變版本， 其具有如與參考圖1描述的途徑比較減小的面積。用來生成電平位移信號的非逆變版本 的電平位移器的差分輸出用來產(chǎn)生逆變版本，而不是添加額外電平位移器。不需要相邏輯 的本文中描述的電平位移器不面對與差分輸出相位不匹配關(guān)聯(lián)的問題。由于不首先引入定 相，因此差分輸出可以用來驅(qū)動生成電平位移信號的逆變版本的緩沖器輸出裝置。
[0030] 根據(jù)本發(fā)明的實施方案的電平位移器可參考圖2描述。在圖2中，電平位移器200 包括核心電路201、復(fù)位脈沖發(fā)生器202與兩個輸出緩沖器裝置203和204。電平位移器200 在節(jié)點205接受輸入信號，并將該信號電平位移從而在節(jié)點206產(chǎn)生輸出信號。輸出信號 在高供電電壓207和低供電電壓208之間變化，并且輸入信號在高輸入電壓和低輸入電壓 之間變化。高供電電壓和低供電電壓之間的差不等于高輸入電壓和低輸入電壓之間的差。 盡管本文中描述實施方案的大多數(shù)涉及其中輸出電壓擺幅大于輸入電壓擺幅的情況，但本 發(fā)明的益處相等應(yīng)用于減小輸入信號量值的電平位移器。輸出緩沖器裝置203和204響應(yīng) 于在控制節(jié)點209和210上接收的信號，分別創(chuàng)造從高和低供電電壓到輸出節(jié)點206的導(dǎo) 電路徑。為在系統(tǒng)中省電，兩個輸出緩沖器裝置不應(yīng)同時置于導(dǎo)態(tài)。
[0031] 核心電路201具有可以置于其中的三個關(guān)鍵態(tài)。核心電路201可以置于其中輸出 緩沖器裝置203和204都處于非導(dǎo)態(tài)的復(fù)位態(tài)、其中輸出緩沖器裝置203處于導(dǎo)態(tài)但輸出 緩沖器裝置204處于非導(dǎo)態(tài)的高態(tài)，以及其中輸出緩沖器裝置204處于導(dǎo)態(tài)但輸出緩沖器 裝置203處于非導(dǎo)態(tài)的低態(tài)。當(dāng)輸入節(jié)點205上的信號在低輸入電壓和高輸入電壓之間信 號的躍遷時，核心電路201在高態(tài)和低態(tài)之間信號的躍遷。
[0032] 復(fù)位脈沖發(fā)生器202耦合到核心電路201，并每當(dāng)輸入節(jié)點205上的信號做出信號 的躍遷時生成復(fù)位脈沖。其中復(fù)位脈沖發(fā)生器202生成復(fù)位脈沖的時間經(jīng)設(shè)定，以使在復(fù) 位脈沖迫使核心電路201進(jìn)入其復(fù)位態(tài)前核心電路201不可在高態(tài)和低態(tài)之間切換。結(jié)果 迫使核心電路201在輸入信號每個信號的躍遷期間暫時進(jìn)入其復(fù)位態(tài)。例如，如果核心電 路201在其低態(tài)和其高態(tài)之間信號的躍遷，則輸出緩沖器裝置203準(zhǔn)備接通并且輸出緩沖 器裝置204準(zhǔn)備關(guān)斷。如果故障或制造缺陷推動電路遠(yuǎn)離理想狀態(tài)，則可能在該信號的躍 遷期間兩個輸出緩沖器裝置203和204都同時處于導(dǎo)態(tài)。然而，在輸入信號躍遷時核心電路 201置于其復(fù)位態(tài)的事實意味著在允許核心電路信號的躍遷到其中輸出緩沖器裝置導(dǎo)通的 狀態(tài)前，兩個裝置都明確斷開。
[0033] 輸送到核心電路201的所需要復(fù)位脈沖可以用眾多方式創(chuàng)造。例如，復(fù)位脈沖發(fā) 生器202可包括與邏輯門組合的連接到輸入信號的延遲元件，該邏輯門比較導(dǎo)致的延遲輸 入信號與輸入信號自身。例如，如果邏輯門是異或門，則結(jié)果是從輸入信號躍遷持續(xù)并在由 延遲元件提供的延遲結(jié)束終止的復(fù)位脈沖。此外，盡管圖2顯示其中復(fù)位脈沖發(fā)生器202 基于輸入信號生成復(fù)位脈沖的配置，但使用與輸入信號的躍遷同步的系統(tǒng)時鐘生成復(fù)位脈 沖是可能的。只要復(fù)位緊接著輸入信號躍遷來輸送，就避免有害高供電到低供電電流狀態(tài)。 在其中使用系統(tǒng)時鐘生成復(fù)位脈沖的情況中，緊接著輸入信號的躍遷輸送復(fù)位脈沖，使得 其剛好在輸入信號躍遷前輸送可以是有益的。結(jié)果，復(fù)位脈沖不必須在核心電路在低態(tài)和 高態(tài)之間信號的躍遷前轉(zhuǎn)到生效。在其中使用輸入信號生成復(fù)位脈沖的情況中，減小生成 復(fù)位脈沖所需要的邏輯門延遲，因此復(fù)位脈沖可以在核心電路在低態(tài)和高態(tài)之間信號的躍 遷前影響核心電路可以是有益的。這可以通過為脈沖發(fā)生器202設(shè)計比電平位移器200中 的其他邏輯門更快且可能消耗更多電力的定制邏輯門來完成。
[0034] 輸出緩沖器裝置203和204可采取各種形式。例如，輸出緩沖器裝置203可以是 Ρ-FET，并且輸出緩沖器裝置204可以是n-FET。在該情況中，晶體管漏極耦合到輸出節(jié)點 206，并且它們的源極連接到高供電電壓207和低供電電壓208。顯然，因為可在輸出緩沖器 裝置和輸出節(jié)點206之間具有逆變電路，例如絕緣晶體管或其他有源或無緣元件，所以術(shù) 語"耦合"本文中與術(shù)語"連接"并置使用。使用絕緣晶體管是最相關(guān)的，其中在高供電電 壓和低供電電壓之間的差是巨大的，以使如果需要跨單個晶體管的端子保持全電壓，則該 單個晶體管可以損壞。輸出緩沖器裝置203和204也可以是雙極結(jié)晶體管、光學(xué)裝置、MEMS 開關(guān)，或可以響應(yīng)于在第三端子的信號在兩端子之間提供交替導(dǎo)電和非導(dǎo)電路徑的任何其 他種類三端子裝置。
[0035] 高供電電壓和低供電電壓可采取各種形式，并可具有到高輸入電壓和低輸入電壓 的各種關(guān)系。例如，高供電電壓可以高于高輸入電壓，同時低供電電壓可以低于低輸入電 壓。然而這些關(guān)系中的任一個可以獨立存在。電平位移器可以因此在任一方向上是單端的， 或是雙端的。作為具體實例，高供電電壓可以是3. 3伏，高輸入電壓可以是1. 8伏，并且低 電壓可以都是〇伏。作為另一具體實例，高供電電壓可以是3. 5伏，低供電電壓可以是-3. 5 伏，高輸入電壓可以是2. 5伏，并且低輸入電壓可以是0伏。
[0036] 核心電路201可采取各種形式。例如，核心電路201可包括其中不同輸出狀態(tài)確 定核心電路201輸出狀態(tài)的單差分鎖存器電路。單差分鎖存器可包括兩個交叉耦合p-FET 負(fù)載裝置和兩個共源極n-FET裝置，該交叉耦合p-FET負(fù)載裝置具有用作鎖存器輸出節(jié)點 的交叉耦合節(jié)點柵極和漏極節(jié)點，該共源極n-FET裝置具有限定到鎖存器的輸入的柵極端 子和分離地耦合到鎖存器輸出節(jié)點的漏極端子。鎖存器的輸出然后驅(qū)動輸出緩沖器裝置。 實現(xiàn)適當(dāng)復(fù)位態(tài)取決于輸出裝置是否互補(bǔ)或相同。在其中輸出緩沖器裝置互補(bǔ)的情況下， 差分輸出中的一個需要逆變。例如，在其中輸出緩沖器裝置203是p-FET并且輸出緩沖器裝 置204是n-FET的情況中，上述差分鎖存器需要具有非逆變緩沖器，該非逆變緩沖器置于其 輸出節(jié)點與用于該裝置的FET中的一個的柵極之間，從而展現(xiàn)上述適當(dāng)高和低態(tài)。重要地， 通過向前述共源極n-FET裝置的柵極提供復(fù)位脈沖，以使鎖存器的兩個輸出節(jié)點都響應(yīng)于 復(fù)位脈沖下拉，在這些情況中的核心電路將置于復(fù)位態(tài)。
[0037] 用于核心電路201的另一潛在形式可包括兩個鎖存器。兩個鎖存器可包括在高供 電電壓和接地電壓之間耦合的第一鎖存器，以及在接地電壓和低供電電壓之間耦合的第二 鎖存器。用于第一鎖存器的輸出節(jié)點的電壓域因此是接地到高供電電壓，而用于第二鎖存 器的輸出節(jié)點的域是低供電電壓到接地。這兩個鎖存器的每個的輸出節(jié)點然后限定核心電 路的狀態(tài)。與上述單鎖存器實施中相同，實現(xiàn)適當(dāng)復(fù)位態(tài)取決于輸出裝置是否互補(bǔ)或相同。 與上面實例一致，如果輸出緩沖器裝置203是p-FET，則關(guān)于第一鎖存器的適當(dāng)復(fù)位態(tài)在第 一鎖存器的輸出在高供電電壓時實現(xiàn)，或在第一鎖存器的輸出在接地電壓并在輸送到控制 節(jié)點209前在第一鎖存器電壓域中逆變時實現(xiàn)。同樣，如果輸出緩沖器裝置204是n-FET， 則關(guān)于第二鎖存器的適當(dāng)復(fù)位態(tài)在第二鎖存器的輸出在低供電電壓時實現(xiàn)，或在第二鎖存 器的輸出在接地電壓并在輸送到控制節(jié)點210前在第二鎖存器電壓域中逆變時實現(xiàn)。
[0038] 根據(jù)本發(fā)明的實施方案的額外電平位移器可參考圖3描述。圖3顯示具有兩個差 分鎖存器301和302與兩組輸出緩沖器裝置303和304的電平位移器300。兩個差分鎖存 器可匹配按照其配置和復(fù)位態(tài)在上面描述的鎖存器的特性。電平位移器300是優(yōu)于其中 需要四個鎖存器或子電平位移器，從而生成電平位移信號的相匹配逆變（Doutn)和非逆變 (Dout)版本的其他途徑的改善。
[0039] 差分鎖存器301和302每個具有在每組緩沖器裝置303和304中驅(qū)動緩沖器輸出 裝置中的一個的輸出。差分鎖存器301經(jīng)輸出305驅(qū)動緩沖器輸出裝置303,并且經(jīng)輸出 306驅(qū)動緩沖器輸出裝置304。差分鎖存器302經(jīng)輸出307驅(qū)動緩沖器輸出裝置303,并且 經(jīng)輸出308驅(qū)動緩沖器輸出裝置304。兩個差分鎖存器301和302的差分輸出可以用來生 成輸出信號的逆變版本Doutn的原因是相邏輯不用來產(chǎn)生原電平位移輸出信號。由于復(fù)位 態(tài)現(xiàn)在對輸入信號相位及其信號的躍遷方向不可知，因此鎖存器的差分輸出可以用來產(chǎn)生 輸出信號的逆變版本。只要鎖存器301和302經(jīng)配置以使每個個別逆變器的兩個輸出復(fù)位 到相同值，差分輸出就可以用來產(chǎn)生輸出信號的逆變版本Doutn。
[0040] 用于差分鎖存器301和302的控制信號使用邏輯309生成。邏輯309示作由鎖存 器301和302共享的分離框，但每個框可具有其自己的分離邏輯框以執(zhí)行邏輯309的功能。 從邏輯309到差分鎖存器301和302的連接示作總線，以表示一般需要多個信號作為到差 分鎖存器的輸入的事實。差分鎖存器301和到差分鎖存器302的共用電路一般需要差分輸 入。邏輯309可因此生成Din的逆變版本，并將Din及其逆變版本轉(zhuǎn)到差分鎖存器301和 到差分鎖存器302。邏輯309也可接收復(fù)位信號，并將其用作Din及其逆變版本的超馳，以 使在復(fù)位信號為高時將Din及其逆變版本經(jīng)過的電路線設(shè)定到共同值。例如，邏輯309可 在復(fù)位信號為高時將Din及其逆變版本都設(shè)定為接地。如果任一鎖存器需要用于分離功能 性的信號，則邏輯309也可將復(fù)位信號轉(zhuǎn)到差分鎖存器301和302上作為分離信號。如下 描述，差分鎖存器301和302可以需要沿分離信號線發(fā)送的復(fù)位信號，因此其可以用來在復(fù) 位信號為高時將鎖存器置于低電流消耗態(tài)。
[0041] 與邏輯309組合的差分鎖存器301和302可代替圖2中的核心電路201使用。圖 2示出具有單輸出緩沖器，但其可以修改成包括都由源自核心電路201的輸出控制的兩個 輸出緩沖器。本文中情況下，輸出305-08從核心電路201提供四個輸出。同樣，圖3示出 具有被產(chǎn)生的輸出信號的逆變和非逆變版本，但輸出線306和307可從圖3移除。源自差 分鎖存器301、差分鎖存器302和邏輯309的剩余電路是用于與核心電路201線匹配的線 路，并且這樣的配置根據(jù)本發(fā)明的實施方案。
[0042] 圖4示出可與本發(fā)明的實施方案一起使用的差分鎖存器400。差分鎖存器400包 括正輸出401，其可用來經(jīng)逆變電路元件例如逆變器402驅(qū)動p-FET輸出緩沖器裝置的柵 極。差分鎖存器400也包括具有共享源極連接與交叉耦合柵極和漏極連接的一對交叉耦合 p型FET403。交叉耦合連接分離地連接到正輸出401和負(fù)輸出404。鎖存器400也包括具 有到接地電壓的共享源極連接的一對η型FET405和406。n-FET在其柵極端子407和408 為差分鎖存器接收輸入信號。
[0043] 差分鎖存器400可代替圖3中的鎖存器301使用。在該配置中，供電409是高供電 電壓207,節(jié)點410接地，并且柵極端子407和408經(jīng)兩條分離電路線連接到邏輯305。差 分鎖存器經(jīng)緩沖器402和411形式的逆變電路元件驅(qū)動輸出緩沖器303和304中的p-FET 輸出緩沖器裝置，該緩沖器402和411驅(qū)動輸出412和413。輸出421連接到輸出305并且 輸出413連接到輸出306。
[0044] 現(xiàn)在將描述如代替圖3中的鎖存器301使用的差分鎖存器400的操作。重要地， 復(fù)位脈沖使柵極端子407和408達(dá)到高態(tài)，這設(shè)定正和負(fù)輸出401和404到接地電壓410。 因為逆變器402和411由高供電電壓409供電，所以這些輸出然后驅(qū)動輸出緩沖器303和 304中的p-FET的柵極到高供電電壓。這樣，復(fù)位脈沖導(dǎo)致差分鎖存器400將其在輸出緩沖 器中控制的兩個裝置都置于非導(dǎo)態(tài)。當(dāng)復(fù)位脈沖不接合時，邏輯305將逆變形式的輸入信 號轉(zhuǎn)到柵極端子407,并將非逆變形式的輸入信號轉(zhuǎn)到柵極端子408。由于輸入信號由此跨 n-FET405和406的柵極差分施加，因此差分鎖存器400將輸入信號鎖存，以使其跨輸出401 和404差分出現(xiàn)。例如，如果輸入信號為高，則n-FET406達(dá)到導(dǎo)態(tài)并且n-FET405達(dá)到非導(dǎo) 態(tài)。然后，交叉耦合P-FET403鎖存輸出節(jié)點的狀態(tài)，以使輸出401驅(qū)動到接地并且輸出404 驅(qū)動到高供電電壓409。以相似形式，如果輸入信號為低，其中輸出401驅(qū)動到高供電電壓 404并且輸出404驅(qū)動到接地，則導(dǎo)致相反輸出態(tài)。因此在復(fù)位脈沖不為高時，輸入信號經(jīng) 過差分鎖存器400,并且如果輸入信號為高，則接通輸出緩沖器303中的p-FET并關(guān)斷輸出 緩沖器304中的p-FET，并且如果輸入信號為低，則關(guān)斷輸出緩沖器303中的p-FET并接通 輸出緩沖器304中的p-FET。
[0045] 耗盡型晶體管414用來限制由復(fù)位態(tài)中的差分鎖存器400消耗的電力。由于 n-FET405和406柵極在復(fù)位態(tài)中都為高，因此交叉耦合P-FET403和n-FET都是導(dǎo)電的并能 從供電409吸收大量電流。然而，鎖存器400包括用來限制在復(fù)位態(tài)中從高電壓供電409 抽取的電流的耗盡型晶體管414。耗盡型晶體管具有低于0伏的閾值電壓，并且它們因此在 其柵極到源極電壓等于零時導(dǎo)電。因此，當(dāng)差分鎖存器400在其調(diào)節(jié)操作態(tài)時，耗盡型晶體 管414用作負(fù)載，但當(dāng)鎖存器置于其復(fù)位態(tài)時耗盡型晶體管414限制供電電流，并允許鎖存 器崩潰。
[0046] 圖5示出可根據(jù)本發(fā)明的實施方案使用的差分鎖存器500。差分鎖存器500包括 一對逆變器501和502,該對逆變器具有共享p型源極連接503和到低參考電壓的共享η型 源極連接504。每個逆變器的輸出連接到其他逆變器的輸入。差分鎖存器500也包括一對 n-FET505和506。晶體管505的漏極連接到逆變器501的輸出和逆變器502的輸入。晶體 管506的漏極連接到逆變器502的輸出和逆變器501的輸入。電流源507和508為鎖存器 提供電流輸入。
[0047] 差分鎖存器500可代替圖3中的鎖存器302使用，以使供電509是圖3中的接地 電壓并且低參考電壓504是低供電電壓208。在該情況中，逆變器501和502的交叉耦合 輸入輸出節(jié)點形成分別用作鎖存器302輸出307和308的負(fù)輸出510和正輸出511。顯著 地，特定差分鎖存器500也可需要在圖3中未示作連接的該圖中的供電電壓的輸入。供電 用來向圖5中的節(jié)點512供電。差分鎖存器500也可需要復(fù)位的信號逆變并在獨立信號線 上從邏輯309輸送從而控制電流源513。
[0048] 當(dāng)該鎖存器代替鎖存器302使用時，復(fù)位脈沖使n-FET502和506的柵極接地。該 特定電路設(shè)想脈沖從接地擺動到供電并因此需要變換以使得信號接地直到低供電電壓域。 該變換由電流源513與負(fù)載晶體管514組合處理。當(dāng)復(fù)位脈沖升高時，標(biāo)記Resetn的節(jié)點 設(shè)定到接地。Resetn節(jié)點承載復(fù)位信號的逆變版本并耦合到邏輯309,如在先前段落中描 述。結(jié)果負(fù)載晶體管514充當(dāng)負(fù)載并且標(biāo)記Rn的節(jié)點從低供電電壓504向上擺動到接地電 壓509。如在圖5中所見，Rn信號路由發(fā)送到晶體管505和506的柵極，這是復(fù)位脈沖怎樣 最終使n-FET505和506的柵極接地。一旦這些柵極驅(qū)動到接地，則正和負(fù)輸出511和510 拉動到低供電電壓504。這些輸出然后進(jìn)而將輸出緩沖器303和304中的n-FET的柵極驅(qū) 動到低供電電壓。結(jié)果，復(fù)位脈沖將從電平位移器的輸出節(jié)點到低供電電壓的導(dǎo)電路徑關(guān) 斷。
[0049] 當(dāng)復(fù)位脈沖不為高時，差分鎖存器500的輸出態(tài)由輸入信號確定。輸入信號經(jīng)邏 輯309差分施加到鎖存器，其中非逆變版本施加到節(jié)點515并且逆變版本施加到節(jié)點516。 信號到這些節(jié)點的施加然后經(jīng)電流源507和508將輸入信號施加到鎖存器的核心，這將鎖 存器的正或負(fù)輸出設(shè)定到低供電電壓504,取決于輸入信號是否在低輸入電壓或高輸入電 壓。例如，如果正輸入設(shè)定到低輸入電壓并且負(fù)輸入設(shè)定到高輸入電壓，則電流流過電流源 507,而無電流流過電流源508。進(jìn)而輸出節(jié)點511充電，導(dǎo)致交叉耦合逆變器501和502將 輸出節(jié)點511鎖存到接地，而輸出節(jié)點510拉動到低供電電壓。
[0050] 晶體管517用來在差分鎖存器500設(shè)定在其復(fù)位態(tài)時限制由其消耗的電流。因為 差分鎖存器400和500都具有在復(fù)位態(tài)中浪費顯著量電力的導(dǎo)電路徑，所以差分鎖存器400 相似于差分鎖存器500。限流因此為與差分鎖存器400中相同的原因在差分鎖存器500中 需要。與差分鎖存器400相反，由晶體管517提供的限流通過邏輯而不是通過電氣響應(yīng)電 路生成。注意在圖5中信號Rn路由發(fā)送到晶體管517的柵極。因此復(fù)位脈沖以與其驅(qū)動 裝置505和506柵極相同的方式驅(qū)動晶體管517的柵極。然而，由于晶體管517是p-FET， 因此相同復(fù)位脈沖運作以關(guān)斷晶體管517并因此防止由逆變器501和502中的p-FET與 n-FET505和506提供的導(dǎo)電路徑浪費電流。
[0051] 復(fù)位態(tài)中的限流可通過各種技術(shù)完成。例如，應(yīng)用于在差分鎖存器400中限流的 技術(shù)類型可應(yīng)用于差分鎖存器500,反之亦然。差分鎖存器500使用基于邏輯的技術(shù)，但其 可代替地使用電氣響應(yīng)電路。差分鎖存器400使用電氣響應(yīng)電路以限流，但其可使用邏輯 電路例如，圖4中的耗盡型晶體管414可用標(biāo)準(zhǔn)增強(qiáng)型n-FET晶體管替代，該n-FET晶體管 可由與施加到圖5中的晶體管517的信號相似的信號控制。另外，其他方法和結(jié)構(gòu)可以代 替耗盡型晶體管應(yīng)用。電阻器或標(biāo)準(zhǔn)增強(qiáng)型晶體管可代替晶體管414和517使用從而限制 電流，盡管這些途徑可能展現(xiàn)較高電流消耗或相同水平電流消耗的較低速度。
[0052] 圖6a示出可代替圖2中的脈沖發(fā)生器202使用的電路600。電路600包括可引入 方法相關(guān)延遲的延遲元件601，或其可基于已施加時鐘信號生成延遲。電路600也包括接收 輸入信號Din與輸入信號的延遲版本的異或門602。異或門602生成電路需要的Reset脈 沖。脈沖長度等于由延遲元件601引起的延遲的持續(xù)時間。電路600也包括用于生成復(fù)位 信號的逆變版本Resetn的逆變器603。
[0053] 圖6b示出可代替圖3中的邏輯309的電路605。電路605包括兩個非AND (NAND) 柵極606和607。NAND柵極605接收Reset和輸入信號Din并生成輸出信號。圖6b注釋 為其邏輯309向圖4和5中的示出的差分鎖存器提供信號。在這些實施方案中，NAND606的 輸出信號可以如表示連接到節(jié)點407和515。NAND柵極607接收Resetn信號和NAND柵極 606的輸出，并生成可以在相同實施方案中（如示出）連接到節(jié)點408和516的輸出。
[0054] 圖7示出根據(jù)本發(fā)明的實施方案的用于將輸入信號700電平位移的方法700。在 步驟701中，使用第一緩沖器輸出裝置和第二緩沖器輸出裝置在第一電壓和第二電壓之間 驅(qū)動輸出節(jié)點。第一和第二緩沖器輸出裝置分別提供從第一和第二電壓到輸出節(jié)點的可開 關(guān)導(dǎo)電或非導(dǎo)電路徑。緩沖器輸出裝置可以是n-FET和p-FET。在步驟702中接收輸入信 號的躍遷。該信號的躍遷在第三和第四電壓之間。第一電壓的量值大于第三電壓的量值以 使輸出信號是輸入信號的電平位移版本。輸入信號f禹合到鎖存器輸入。鎖存器可以在上面 圖2中處于核心電路201中，并且輸入信號的躍遷可以在輸入203接收。在步驟703中，使 用清除鎖存器狀態(tài)的清除脈沖防止輸入信號的躍遷暫時鎖存。由于鎖存器狀態(tài)貫穿清除脈 沖的持續(xù)時間被清除，因此輸入信號不可在該時期鎖存。在步驟704中，輸入信號鎖存，以 使輸入信號設(shè)定鎖存器輸出狀態(tài)。例如，如果輸入信號為高電壓則鎖存器輸出態(tài)為高，但如 果輸入信號為低電壓則導(dǎo)致的鎖存器輸出態(tài)也為低。在步驟705中，緩沖器輸出裝置中的 一個的控制節(jié)點根據(jù)鎖存器輸出態(tài)驅(qū)動。緩沖器輸出裝置的控制節(jié)點確定裝置是否導(dǎo)電。 同樣，已鎖存輸入信號設(shè)定鎖存器的輸出態(tài)并最終確定緩沖器輸出裝置是否導(dǎo)電。
[0055] 在本發(fā)明的具體實施方案中，鎖存器清除態(tài)將第一和第二緩沖器輸出裝置都設(shè)定 在非導(dǎo)態(tài)。因此在步驟703期間兩個緩沖器輸出裝置都斷開，并且輸出節(jié)點從第一和第二 電壓絕緣。然后當(dāng)輸入信號鎖存時，鎖存器輸出態(tài)迫使輸出緩沖器裝置中的一個提供導(dǎo)電 路徑，并且另一個提供非導(dǎo)電路徑。由于清除脈沖緊接著輸入信號躍遷來輸送，因此提供導(dǎo) 電路徑的輸出緩沖器裝置在輸入信號躍遷前已提供非導(dǎo)電路徑。在本發(fā)明的其他實施方案 中，使用兩個鎖存器，并且需要兩個鎖存器的清除態(tài)以將第一和第二緩沖器輸出裝置都設(shè) 定在非導(dǎo)態(tài)。輸入信號仍最終控制哪個輸出緩沖器裝置提供導(dǎo)電路徑，但其現(xiàn)在必須通過 使用兩個不同鎖存器來控制。
[0056] 圖8示出根據(jù)本發(fā)明的用于將輸入信號電平位移的方法800。該方法含有上面參 考圖7描述的步驟中的若干。然而該方法也包括使用第二鎖存器鎖存輸入，由此設(shè)定第二 鎖存器輸出態(tài)的步驟801。該方法也包括根據(jù)第二鎖存器輸出態(tài)驅(qū)動第二緩沖器輸出裝置 的控制節(jié)點的步驟802。因為步驟801和802與方法700中的其對應(yīng)步驟可相互同時實行， 而不是因為在一組步驟之間的流程中具有選擇或其他原因，所以這些步驟并置。在該方法 中，第一電壓的量值大于第三電壓的量值并且第二電壓的量值大于第四電壓的量值，以使 輸出信號是輸入信號的雙邊電平位移版本。
[0057] 清除脈沖可使用系統(tǒng)時鐘信號生成，或其可以使用與組合邏輯組合的延遲元件生 成。圖9示出用于使用時鐘生成清除脈沖的方法900。在步驟901中，清除脈沖使用時鐘生 成。在步驟902中，清除脈沖輸送到鎖存器。在步驟902后，該方法可進(jìn)展到圖7中的步驟 702,以使清除脈沖在接收輸入信號的躍遷之前輸送。由于清除脈沖不從輸入信號生成，因 此其可獨立于輸入信號的定時輸送。
[0058] 圖10示出用于使用延遲元件從輸入信號生成清除脈沖的方法1000。在步驟1001 中，清除脈沖使用延遲元件從輸入信號躍遷生成。步驟1001 -般接續(xù)其中接收輸入信號躍 遷的步驟702。然而如果輸入信號躍遷在由電平位移器剩余部分接收前由延遲元件接收， 則步驟1001可能先于步驟702。例如，延遲元件可添加到電平位移器以確保清除脈沖已在 形成的方法中，或在接收輸入信號躍遷時已輸送到電平位移器。在方法900或1000中，清 除脈沖也可與輸入信號躍遷同時輸送，或在輸入信號躍遷后足夠快地輸送，以便不允許鎖 存器達(dá)到不穩(wěn)定狀態(tài)，或鎖存輸入信號并將輸出緩沖器中的一個的狀態(tài)從非導(dǎo)態(tài)更改成導(dǎo) 態(tài)。
[0059] 盡管已經(jīng)參考本發(fā)明的具體實施方案詳細(xì)描述了本說明書，但應(yīng)認(rèn)識到本領(lǐng)域的 技術(shù)人員，緊接著獲得對上述內(nèi)容的理解，可以容易地構(gòu)想這些實施方案的更改、變型和等 價物。在不背離在附加權(quán)利要求中更特定闡述的本發(fā)明的精神和范圍的情況下，本領(lǐng)域的 技術(shù)人員可做出對本發(fā)明的這些和其他修改和變型。
[0060] 盡管已經(jīng)主要參考其具體實施方案對本發(fā)明的實施方案進(jìn)行了討論，但其他變型 是可能的。所描述的系統(tǒng)的各種配置可代替本文中提出的配置或除了本文中提出的配置之 外使用。本領(lǐng)域的技術(shù)人員認(rèn)識到前面描述僅作為實例并且不旨在限制本發(fā)明。例如，本 文中描述的技術(shù)和途徑將與電子電路、光學(xué)電路或從修改信號振幅的能力受益的任何其他 電路類型一起同樣良好工作。此外，由于任何其他種類電路技術(shù)可與本文中描述的本發(fā)明 概念組合采用，因此本公開中任何內(nèi)容都不應(yīng)表示本發(fā)明僅限于包括場效應(yīng)晶體管的系統(tǒng) 和方法。一般地，提出的任何圖示僅旨在表示一個可能配置，并且許多變型是可能的。本領(lǐng) 域的技術(shù)人員也認(rèn)識到符合本發(fā)明的方法和系統(tǒng)適合于在包含涉及更改信號量值的任何 應(yīng)用的寬范圍應(yīng)用中使用。
[0061] 上面實例和實施方案不應(yīng)僅視為實施方案，而是被提出以說明如由以下權(quán)利要求 限定的本公開的靈活性和優(yōu)點?；谏厦婀_和以下權(quán)利要求，其他布置、實施方案、實施 和等價物對本領(lǐng)域的技術(shù)人員而言是顯而易見的，并可在不背離如由權(quán)利要求限定的本公 開的精神和范圍的情況下采用。
【權(quán)利要求】
1. 一種用于將輸入信號電平位移的裝置，包括： 輸出緩沖器，所述輸出緩沖器具有輸出節(jié)點、耦合到高參考電壓的P型場效應(yīng)晶體管 和耦合到低參考電壓的η型場效應(yīng)晶體管； 第一鎖存器，所述第一鎖存器具有第一鎖存器輸出，所述第一鎖存器輸出經(jīng)逆變電路 元件驅(qū)動所述Ρ型場效應(yīng)晶體管的柵極； 第二鎖存器，所述第二鎖存器具有第二鎖存器輸出，所述第二鎖存器輸出經(jīng)非逆變電 路元件驅(qū)動所述η型場效應(yīng)晶體管的柵極；以及 復(fù)位信號脈沖發(fā)生器，所述復(fù)位信號脈沖發(fā)生器接收所述輸入信號并響應(yīng)于以下生成 復(fù)位信號脈沖：（1)從高輸入電壓到低輸入電壓的所述輸入信號的躍遷，以及（2)從所述低 輸入電壓到所述高輸入電壓的所述輸入信號的躍遷； 其中所述第一和所述第二鎖存器都由所述復(fù)位信號脈沖置于復(fù)位態(tài)。
2. 根據(jù)權(quán)利要求1所述的裝置，其中： 所述高參考電壓高于所述高輸入電壓； 所述低參考電壓低于所述低輸入電壓； 所述第一鎖存器輸出在置于所述復(fù)位態(tài)時設(shè)定到接地電壓；以及 所述第二鎖存器輸出在置于所述復(fù)位態(tài)時設(shè)定到所述低參考電壓。
3. 根據(jù)權(quán)利要求1所述的裝置，進(jìn)一步包括： 第二輸出緩沖器，所述第二輸出緩沖器具有逆變輸出節(jié)點、耦合到所述高參考電壓的 第二Ρ型場效應(yīng)晶體管和耦合到所述低參考電壓的第二η型場效應(yīng)晶體管； 其中： 所述第一鎖存器的差分輸出經(jīng)第二逆變電路驅(qū)動所述第二Ρ型場效應(yīng)晶體管的柵極； 以及 所述第二鎖存器的差分輸出驅(qū)動所述第二η型場效應(yīng)晶體管的柵極。
4. 根據(jù)權(quán)利要求3所述的裝置，所述第一鎖存器包括： 一對Ρ型場效應(yīng)晶體管，所述對Ρ型場效應(yīng)晶體管具有：（1)共享源極連接和（2)交叉 耦合柵極和漏極連接，所述交叉耦合連接分離地連接到正第一鎖存器輸出和負(fù)第二鎖存器 輸出；以及 一對η型場效應(yīng)晶體管，所述對η型場效應(yīng)晶體管具有到所述接地電壓的共享源極連 接； 其中： 所述正第一鎖存器輸出是所述第一鎖存器輸出；以及 所述負(fù)第一鎖存器輸出是所述第一鎖存器的所述差分輸出。
5. 根據(jù)權(quán)利要求4所述的裝置，所述第一鎖存器進(jìn)一步包括： 耗盡型晶體管，所述耗盡型晶體管具有到所述高參考電壓的漏極連接、到所述對Ρ型 場效應(yīng)晶體管的所述共享源極連接的柵極連接，與到所述對Ρ型場效應(yīng)晶體管的所述共享 源極連接的漏極連接； 其中所述復(fù)位信號脈沖驅(qū)動所述對η型場效應(yīng)晶體管中的兩個η型場效應(yīng)晶體管的柵 極到所述接地電壓。
6. 根據(jù)權(quán)利要求3所述的裝置，所述第二鎖存器包括： 一對逆變器，所述對逆變器具有共享P型源極連接、共享η型源極連接與一對交叉耦合 輸入和輸出節(jié)點； 一對η型場效應(yīng)晶體管，所述對η型場效應(yīng)晶體管具有到所述低參考電壓的共享源極 連接，所述對η型場效應(yīng)晶體管中的每個η型場效應(yīng)晶體管分離地連接到所述對交叉耦合 輸入和輸出節(jié)點中的所述交叉耦合輸入和輸出節(jié)點中的一個； 其中所述對交叉耦合輸入和輸出節(jié)點中的所述交叉耦合輸入和輸出節(jié)點中的一個是 所述第二鎖存器輸出。
7. 根據(jù)權(quán)利要求6所述的裝置，所述第二鎖存器進(jìn)一步包括： Ρ型場效應(yīng)晶體管，所述Ρ型場效應(yīng)晶體管具有到所述接地電壓的源極連接、柵極節(jié)點 和到所述對逆變器的所述共享Ρ型源極連接的漏極連接； 其中所述復(fù)位信號脈沖驅(qū)動所述柵極節(jié)點到所述接地電壓，并驅(qū)動所述對η型場效應(yīng) 晶體管中的兩個η型場效應(yīng)晶體管的柵極到所述低參考電壓。
8. 根據(jù)權(quán)利要求7所述的裝置，其中在沒有所述復(fù)位信號脈沖的情況下所述柵極節(jié)點 驅(qū)動到所述低參考電壓。
9. 一種方法，包括： 使用第一緩沖器輸出裝置和第二緩沖器輸出裝置，在第一電壓和第二電壓之間驅(qū)動輸 出節(jié)點； 接收輸入信號的躍遷，所述躍遷在位于第三電壓的舊狀態(tài)和位于第四電壓的新狀態(tài)之 間； 使用清除鎖存器狀態(tài)的清除脈沖暫時阻礙所述新狀態(tài)鎖存； 使用所述鎖存器鎖存所述輸入信號，所述輸入信號設(shè)定所述鎖存器的輸出態(tài)；以及 根據(jù)所述鎖存器的所述輸出態(tài)驅(qū)動所述第一緩沖器輸出裝置的控制節(jié)點； 其中所述第一電壓的量值大于所述第三電壓的量值。
10. 根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括： 使用第二鎖存器鎖存所述輸入信號，所述輸入信號設(shè)定所述第二鎖存器的輸出態(tài)；以 及 根據(jù)所述第二鎖存器的輸出態(tài)驅(qū)動所述第二緩沖器輸出裝置的控制節(jié)點； 其中： 所述第二電壓的量值大于所述第四電壓的量值；以及 所述清除脈沖清除所述第二鎖存器的狀態(tài)。
11. 根據(jù)權(quán)利要求10所述的方法，其中： 所述第一緩沖器輸出裝置是Ρ型場效應(yīng)晶體管；以及 所述第二緩沖器輸出裝置是η型場效應(yīng)晶體管。
12. 根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括： 使用時鐘信號生成所述清除脈沖；以及 在接收所述輸入信號的所述躍遷之前輸送所述清除脈沖到所述鎖存器。
13. 根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括使用延遲元件從所述輸入信號的所述躍 遷生成所述清除脈沖。
14. 一種用于提高輸入信號量值的設(shè)備，包括： 第一輸出緩沖器裝置，所述第一輸出緩沖器裝置連接到高供電電壓并耦合到輸出節(jié) 占. 第二輸出緩沖器裝置，所述第二輸出緩沖器裝置連接到低供電電壓并耦合到所述輸出 節(jié)點； 核心電路，所述核心電路具有復(fù)位態(tài)、高態(tài)和低態(tài)；以及 復(fù)位脈沖發(fā)生器，所述復(fù)位脈沖發(fā)生器耦合到所述核心電路； 其中： 所述核心電路：（1)在處于所述復(fù)位態(tài)時將所述第一和第二輸出緩沖器裝置置于非導(dǎo) 態(tài)；（2)在處于所述高態(tài)時將所述第一輸出緩沖器裝置置于導(dǎo)態(tài)，并將所述第二輸出緩沖 器裝置置于非導(dǎo)態(tài)；以及（3)在處于所述低態(tài)時將所述第一輸出緩沖器裝置置于非導(dǎo)態(tài)， 并將所述第二輸出緩沖器置于導(dǎo)態(tài)； 所述復(fù)位脈沖發(fā)生器緊接著在低輸入電壓和高輸入電壓之間所述輸入信號的躍遷將 所述核心電路置于所述復(fù)位態(tài)；以及 所述高輸入電壓和所述低輸入電壓之間的差小于所述高供電電壓和所述低供電電壓 之間的差。
15. 根據(jù)權(quán)利要求14所述的設(shè)備，所述復(fù)位脈沖發(fā)生器包括： 延遲元件，所述延遲元件連接到所述輸入信號，所述延遲元件產(chǎn)生延遲輸入信號； 其中： 所述復(fù)位脈沖發(fā)生器從所述延遲輸入信號生成復(fù)位脈沖；以及 所述復(fù)位脈沖比所述核心電路可響應(yīng)所述輸入信號的躍遷更快地將所述核心電路置 于所述復(fù)位態(tài)。
16. 根據(jù)權(quán)利要求14所述的設(shè)備，其中： 所述第一緩沖器輸出裝置是P型場效應(yīng)晶體管，所述P型場效應(yīng)晶體管源極連接到所 述高供電電壓，并在P型柵極節(jié)點柵極連接到所述核心電路；以及 所述第二緩沖器輸出裝置是η型場效應(yīng)晶體管，所述η型場效應(yīng)晶體管源極連接到所 述低供電電壓，并在η型柵極節(jié)點柵極連接到所述核心電路。
17. 根據(jù)權(quán)利要求16所述的設(shè)備，其中： 所述低供電電壓低于所述低輸入電壓；以及 所述高供電電壓高于所述高輸入電壓。
18. 根據(jù)權(quán)利要求17所述的設(shè)備，所述核心電路包括： 第一鎖存器，所述第一鎖存器具有第一鎖存器輸出，并在所述高供電電壓和接地電壓 之間耦合；以及 第二鎖存器，所述第二鎖存器具有第二鎖存器輸出，并在所述接地電壓和所述低供電 電壓之間耦合； 其中： 當(dāng)所述核心電路處于所述復(fù)位態(tài)時，所述第一鎖存器輸出朝向所述高供電電壓驅(qū)動所 述Ρ型柵極節(jié)點；以及 當(dāng)所述核心電路處于所述復(fù)位態(tài)時，所述第二鎖存器輸出朝向所述低供電電壓驅(qū)動所 述η型柵極節(jié)點。
19. 根據(jù)權(quán)利要求18所述的設(shè)備，進(jìn)一步包括： 第三緩沖器輸出裝置，所述第三緩沖器輸出裝置連接到高供電電壓節(jié)點并耦合到逆變 輸出節(jié)點； 第四輸出緩沖器裝置，所述第四輸出緩沖器裝置連接到低供電電壓節(jié)點并耦合到所述 逆變輸出節(jié)點； 用于第一鎖存器的第三鎖存器輸出，所述第三鎖存器輸出和所述第一鎖存器輸出是用 于所述第一鎖存器的差分輸出；以及 用于所述第二鎖存器的第四鎖存器輸出，所述第四鎖存器輸出和所述第二鎖存器輸出 是用于所述第二鎖存器的差分輸出； 其中： 當(dāng)所述核心電路處于所述復(fù)位態(tài)時，所述第三鎖存器輸出將所述第三緩沖器輸出裝置 置于非導(dǎo)態(tài)；以及 當(dāng)所述核心電路處于所述復(fù)位態(tài)時，所述第四鎖存器輸出將所述第四緩沖器輸出裝置 置于非導(dǎo)態(tài)。
20. 根據(jù)權(quán)利要求19所述的設(shè)備，其中： 所述P型場效應(yīng)晶體管漏極連接到第一絕緣晶體管； 所述η型場效應(yīng)晶體管漏極連接到第二絕緣晶體管；以及 所述第一和所述第二絕緣晶體管連接到所述輸出節(jié)點。
【文檔編號】H03K19/0185GK104218940SQ201410233883
【公開日】2014年12月17日 申請日期:2014年5月29日 優(yōu)先權(quán)日:2013年5月29日
【發(fā)明者】P.盧 申請人:斯蘭納半導(dǎo)體美國股份有限公司