半導(dǎo)體器件以及半導(dǎo)體器件的操作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體器件以及半導(dǎo)體器件的操作方法。半導(dǎo)體器件包括模擬-數(shù)字轉(zhuǎn)換電路。模擬-數(shù)字轉(zhuǎn)換電路包括延遲單元陣列和編碼器。延遲單元陣列包含n個(gè)串聯(lián)耦合的延遲單元，接收基準(zhǔn)時(shí)鐘信號(hào)，并利用模擬輸入信號(hào)作為用于每一級(jí)中的延遲單元的電源電壓。編碼器對(duì)于來自延遲單元陣列的每一級(jí)的延遲單元的輸出信號(hào)進(jìn)行編碼，并輸出編碼后的輸出信號(hào)作為數(shù)字輸出信號(hào)。n個(gè)延遲單元包括對(duì)于每個(gè)延遲單元加權(quán)的延遲量。編碼器通過對(duì)應(yīng)于延遲單元級(jí)的數(shù)目的加權(quán)，來對(duì)延遲單元陣列的每一級(jí)中的延遲單元的輸出信號(hào)進(jìn)行編碼。
【專利說明】半導(dǎo)體器件以及半導(dǎo)體器件的操作方法
[0001] 相關(guān)申請(qǐng)的交叉引用
[0002] 于2013年5月30日提交的日本專利申請(qǐng)No. 2013-114404的公開，包括說明書、 附圖和摘要，通過引用將其全部并入本文中。

【技術(shù)領(lǐng)域】
[0003] 本發(fā)明涉及一種半導(dǎo)體器件，并且其在用于例如進(jìn)行模擬-數(shù)字轉(zhuǎn)換的電路中時(shí) 是有效的。

【背景技術(shù)】
[0004] 近年來在諸如手持設(shè)備的電子設(shè)備的小型化方面取得了許多進(jìn)展，增加了對(duì)安裝 在這些類型的電子設(shè)備中的部件的小型化和省電的需求。另一方面，信息處理技術(shù)的發(fā)展 也增加了對(duì)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的模擬-數(shù)字轉(zhuǎn)換器的更高精度的需求。從而對(duì)小 型的且高精度的模擬-數(shù)字轉(zhuǎn)換器的需求正在增加。
[0005] 已知一種用于允許小型化的模擬-數(shù)字轉(zhuǎn)換的技術(shù)，為時(shí)間-數(shù)字轉(zhuǎn)換器（TDC)。 例如，在日本專利登記No. 4545439 (對(duì)應(yīng)國(guó)際專利申請(qǐng)公布No. W003050637 (A2))中公開 了一種電壓控制器。該電壓控制器包括模擬-數(shù)字轉(zhuǎn)換器（ADC)、補(bǔ)償器（300)和調(diào)制器 (400)。該模擬-數(shù)字轉(zhuǎn)換器（ADC)將模擬輸入轉(zhuǎn)換成數(shù)字輸入。補(bǔ)償器（300)包含查找 表（302)，并且基于數(shù)字誤差信號(hào)設(shè)定數(shù)字控制信號(hào)（154)。調(diào)制器（400)響應(yīng)于設(shè)定的 數(shù)字控制信號(hào)提供電源控制信號(hào)（156)。該電壓控制器調(diào)整具有開關(guān)時(shí)段的開關(guān)功率轉(zhuǎn)換 器的輸出電壓。模擬-數(shù)字轉(zhuǎn)換器（ADC)包括延遲線模擬-數(shù)字轉(zhuǎn)換器（700)，該延遲線 模擬-數(shù)字轉(zhuǎn)換器（700)包含延遲單元陣列（740)。延遲單元陣列（740)包括多個(gè)延遲線 單元。提供耦合至延遲線模擬-數(shù)字轉(zhuǎn)換器的檢測(cè)電壓源（108)，以在開關(guān)功率轉(zhuǎn)換器的 每個(gè)開關(guān)時(shí)段期間采樣一次檢測(cè)電壓。提供耦合至延遲線模擬-數(shù)字轉(zhuǎn)換器的基準(zhǔn)電壓 源（106)。提供耦合至延遲線模擬-數(shù)字轉(zhuǎn)換器的測(cè)試電壓源（704)。提供開關(guān)以使檢測(cè) 電壓和基準(zhǔn)電壓與開關(guān)功率轉(zhuǎn)換器的開關(guān)時(shí)段同步，并且將該電壓選擇性地提供給延遲線 模擬-數(shù)字轉(zhuǎn)換器。提供多個(gè)抽頭（752, 754)來測(cè)量測(cè)試信號(hào)沿著延遲線的傳輸程度。提 供校準(zhǔn)器。在開關(guān)功率轉(zhuǎn)換器的開關(guān)時(shí)段內(nèi)，該校準(zhǔn)器設(shè)定當(dāng)將基準(zhǔn)電壓供應(yīng)給延遲線模 擬-數(shù)字轉(zhuǎn)換器時(shí)測(cè)試信號(hào)沿著延遲線的傳輸程度和當(dāng)將檢測(cè)電壓供應(yīng)給延遲線模擬-數(shù) 字轉(zhuǎn)換器時(shí)測(cè)試信號(hào)沿著延遲線的傳輸程度之間的差。然后供應(yīng)表示檢測(cè)電壓和基準(zhǔn)電壓 之間的差的數(shù)字誤差信號(hào)。提供校準(zhǔn)器，以便在開關(guān)功率轉(zhuǎn)換器的開關(guān)時(shí)段內(nèi)設(shè)定當(dāng)將基 準(zhǔn)電壓供應(yīng)給延遲線模擬-數(shù)字轉(zhuǎn)換器時(shí)測(cè)試信號(hào)沿著延遲線的傳輸程度和當(dāng)將檢測(cè)電 壓提供給延遲線模擬-數(shù)字轉(zhuǎn)換器時(shí)測(cè)試信號(hào)沿著延遲線的傳輸程度之間的差；并供應(yīng)表 示檢測(cè)電壓和基準(zhǔn)電壓之間的差的數(shù)字誤差信號(hào)。將相關(guān)的數(shù)字誤差信號(hào)供應(yīng)給補(bǔ)償器， 以設(shè)定數(shù)字控制信號(hào)。在開關(guān)功率轉(zhuǎn)換器的開關(guān)時(shí)段內(nèi)使延遲線模擬-數(shù)字轉(zhuǎn)換器中的每 個(gè)延遲單元復(fù)位。
[0006] 在日本專利登記No. 4575420 (對(duì)應(yīng)于美國(guó)專利申請(qǐng)公布No. US2009146630 (A1)) 中公開了用于半導(dǎo)體器件的相關(guān)技術(shù)。該半導(dǎo)體器件包括開關(guān)電源電路、數(shù)字控制電路以 及死區(qū)時(shí)間設(shè)定器電路。該開關(guān)電源電路包括串聯(lián)耦合的兩個(gè)半導(dǎo)體開關(guān)元件。數(shù)字控制 電路將開關(guān)脈沖供應(yīng)給半導(dǎo)體開關(guān)元件以使半導(dǎo)體開關(guān)元件接通/關(guān)斷。死區(qū)時(shí)間設(shè)定器 電路設(shè)定兩個(gè)半導(dǎo)體開關(guān)元件都斷開的死區(qū)時(shí)間。死區(qū)時(shí)間設(shè)定器電路包括延遲產(chǎn)生器電 路、選擇器電路和延遲調(diào)節(jié)器電路。延遲產(chǎn)生器電路包括多個(gè)延遲元件，它們的延遲值彼此 不同且從初級(jí)到最后一級(jí)按照小延遲值的順序串聯(lián)耦合，并且總的延遲值比輸入到初級(jí)的 脈沖信號(hào)周期小。通過關(guān)于脈沖信號(hào)的上升沿從初級(jí)到最后一級(jí)順序地傳送脈沖信號(hào)，延 遲產(chǎn)生器電路使每個(gè)延遲元件的輸出信號(hào)的上升沿延遲，以產(chǎn)生脈沖邊沿，其中脈沖信號(hào) 的周期被分成多個(gè)周期。選擇器電路由每個(gè)延遲元件的輸出信號(hào)輸入，并且將從輸出信號(hào) 中選擇的一個(gè)輸出信號(hào)輸出給數(shù)字控制電路，作為設(shè)定死區(qū)時(shí)間的信號(hào)。延遲調(diào)節(jié)器電路 從來自每個(gè)延遲元件的輸出信號(hào)中選擇輸出信號(hào)，以將開關(guān)脈沖的占空比設(shè)定為最小，并 將該（輸出）信號(hào)輸出到選擇器電路。


【發(fā)明內(nèi)容】

[0007] 上面描述的電壓控制器的模擬-數(shù)字轉(zhuǎn)換器（ADC)有以下問題。模擬-數(shù)字轉(zhuǎn)換 器（ADC)中所需的模擬-數(shù)字轉(zhuǎn)換精度越高，延遲單元陣列（740)和觸發(fā)器組（750)所需 要的電路尺寸就越大，并且整個(gè)模擬-數(shù)字轉(zhuǎn)換器（ADC)的電路尺寸變大。因此，模擬-數(shù) 字轉(zhuǎn)換精度越高，電路表面積的增加就越大，使得最小化這些部件和減小電路規(guī)模變得不 可能。
[0008] 在上面描述的電壓控制器的模擬-數(shù)字轉(zhuǎn)換器（ADC)中出現(xiàn)上述類型的問題的原 因如下。當(dāng)例如模擬-數(shù)字轉(zhuǎn)換器（ADC)的精度為10位時(shí)，延遲單元陣列（740)的延遲 單元和觸發(fā)器組（750)的觸發(fā)器每個(gè)都需要2 1° = 1024個(gè)單位。來自這些觸發(fā)器的輸出 不改變地輸入到編碼器電路（730)，并且位精度增加。因此位精度越高，模擬-數(shù)字轉(zhuǎn)換器 (ADC)中延遲單元和觸發(fā)器的數(shù)量增加越多，并且編碼器電路的表面積變得就越大。因此該 模擬-數(shù)字轉(zhuǎn)換器（ADC)的電路規(guī)模隨著位精度的增加而變大。因此需要能夠在小規(guī)模電 路中執(zhí)行高精度模擬-數(shù)字轉(zhuǎn)換的技術(shù)。
[0009] 由本發(fā)明的說明書的描述和附圖，本發(fā)明的其它問題和新的特征將變得顯而易 見。
[0010] 根據(jù)本發(fā)明的一方面，該半導(dǎo)體器件包括利用時(shí)間-數(shù)字轉(zhuǎn)換技術(shù)（TDC)的模 擬-數(shù)字轉(zhuǎn)換電路。該模擬-數(shù)字轉(zhuǎn)換電路包含具有加權(quán)的延遲量的多級(jí)延遲單元和加權(quán) 編碼器。該編碼器通過對(duì)應(yīng)延遲單元的級(jí)的級(jí)數(shù)的加權(quán)，來對(duì)從每一級(jí)延遲單元輸出的加 權(quán)信號(hào)進(jìn)行編碼。
[0011] 根據(jù)本發(fā)明的該方面，可以以小規(guī)模電路執(zhí)行高精度的模擬-數(shù)字轉(zhuǎn)換。

【專利附圖】

【附圖說明】
[0012] 圖1是示出第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0013] 圖2是示出第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的操作的示例的時(shí)序圖；
[0014] 圖3是示出當(dāng)利用第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器時(shí)將模擬輸入信號(hào)轉(zhuǎn)換成模 擬-數(shù)字轉(zhuǎn)換輸出信號(hào)的轉(zhuǎn)換特性的曲線圖；
[0015] 圖4是第一實(shí)施例中的用于加權(quán)編碼器輸入、二進(jìn)制轉(zhuǎn)換編碼器輸入和模擬-數(shù) 字轉(zhuǎn)換輸出信號(hào)的真值表；
[0016] 圖5是示出第二實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0017] 圖6是示出第二實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的操作的示例的時(shí)序圖；
[0018] 圖7A是示出當(dāng)通過利用第二實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器減少延遲單元的延遲量 時(shí)用于將模擬輸入信號(hào)轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)的轉(zhuǎn)換特性的曲線圖；
[0019] 圖7B是示出當(dāng)通過利用第二實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器增加延遲單元的延遲量 時(shí)用于將模擬輸入信號(hào)轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)的轉(zhuǎn)換特性的曲線圖；
[0020] 圖8是示出第三實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0021] 圖9是示出第三實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的操作的示例的時(shí)序圖；
[0022] 圖10是示出第四實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0023] 圖11是示出用作包括根據(jù)第五實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的數(shù)字 控制電源器件的結(jié)構(gòu)的示例的框圖；
[0024] 圖12是示出第五實(shí)施例的數(shù)字控制電源器件的運(yùn)算處理的流程圖；
[0025] 圖13是示出當(dāng)利用第五實(shí)施例的數(shù)字控制電源器件時(shí)的平滑輸出電壓的瞬態(tài)特 性的曲線圖；
[0026] 圖14是示出當(dāng)利用第五實(shí)施例的數(shù)字控制電源器件時(shí)的模擬-數(shù)字轉(zhuǎn)換器輸出 的瞬態(tài)特性的曲線圖；
[0027] 圖15是示出用作包括第六實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的用于無線 通信的收發(fā)器器件的結(jié)構(gòu)的示例的框圖；和
[0028] 圖16是不出第六實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器中的輸入電壓的時(shí)間變化（時(shí)間改 變？）的曲線圖。

【具體實(shí)施方式】
[0029] 接下來將參照附圖描述本實(shí)施例的半導(dǎo)體器件和半導(dǎo)體器件的操作方法。
[0030] 第一實(shí)施例
[0031] 接下來描述包含本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖1是示出 本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200的結(jié)構(gòu)的示例的框圖。模擬-數(shù)字轉(zhuǎn)換器200包括延遲 單元陣列210和編碼器310。
[0032] 延遲單元陣列210包括η個(gè)串聯(lián)耦合的延遲單元211至220 (η級(jí)：η為2以上的自 然數(shù)）。延遲單元陣列210由（基準(zhǔn)）時(shí)鐘信號(hào)202輸入，并且利用模擬輸入信號(hào)201作為 延遲單元211，……，220中每一級(jí)的電源電壓。編碼器310對(duì)延遲單元陣列210的延遲單 元211，……，220的每一級(jí)的延遲單元輸出信號(hào)231，……，240進(jìn)行編碼，并且輸出這些 編碼信號(hào)作為模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 (數(shù)字輸出信號(hào)）。然而，η個(gè)延遲單元211至 220包括對(duì)于延遲單元211, ......，220每一個(gè)加權(quán)的延遲量。編碼器310通過對(duì)應(yīng)于延遲 單元211，……，220的級(jí)數(shù)的加權(quán)，對(duì)延遲單元陣列210的延遲單元211，……，220每一 級(jí)的延遲單元輸出信號(hào)231，……，240進(jìn)行編碼。
[0033] 本實(shí)施例的η個(gè)延遲單元211至220包含對(duì)于延遲單元211，......，220每一個(gè)加 權(quán)的延遲量。換句話說，對(duì)于每個(gè)延遲單元211至220, η個(gè)延遲單元211至220具有不同 的延遲量（然而這些可部分包含相同量的延遲量）。因此，具有大的延遲量的延遲單元包含 對(duì)應(yīng)于多個(gè)位的延遲量。這里，將延遲單元被定義為包含對(duì)應(yīng)于一個(gè)位的延遲量，作為單位 延遲單元，延遲單元還被定義為包含對(duì)應(yīng)于多個(gè)位的延遲量,作為功能與多個(gè)單位延遲單 元相同的一個(gè)延遲單元。因此，在本實(shí)施例中，共同利用具有大的延遲量的延遲單元而不僅 僅是單位延遲單元，與當(dāng)僅利用單位延遲單元時(shí)相比允許減少延遲單元的數(shù)量。換句話說， 能夠減小延遲單元陣列210的電路表面積。而且，隨著延遲單元的數(shù)量減少，也能夠減少輸 入到編碼器310的信號(hào)的數(shù)量，使得也能夠減少用于處理這些信號(hào)的處理器電路。本實(shí)施 例能夠以這種方式減少編碼器310的電路表面積。此外，隨著處理器電路的數(shù)量和延遲單 元的數(shù)量減少，也能夠減少延遲單元陣列210和編碼器310內(nèi)的元件的數(shù)量。本實(shí)施例能 夠以這種方式減少功耗。而且，隨著減少元件的數(shù)量，布線布局變得更簡(jiǎn)單，使得電路設(shè)計(jì) 更容易實(shí)現(xiàn)。
[0034] 在下文，描述具有10位轉(zhuǎn)換精度的模擬-數(shù)字轉(zhuǎn)換器200的示例。
[0035] 延遲單元陣列210包括串聯(lián)耦合的延遲單元211至220。延遲單元211至220包 含不同的延遲量。然而，延遲單元211至220的一部分可包含相同的延遲量。例如，將延遲 單元215設(shè)定為具有延遲量為1的延遲單元（單位延遲單元）。將延遲單元216設(shè)定為具 有延遲量為1的延遲單元。將延遲單元214和延遲單元217設(shè)定為具有比延遲單元215大 32倍的延遲量的延遲單元。將延遲單元213和延遲單元218設(shè)定為具有比延遲單元215大 64倍的延遲量的延遲單元。將延遲單元212和延遲單元219設(shè)定為具有比延遲單元215大 128倍的延遲量的延遲單元。將延遲單元211和延遲單元220設(shè)定為具有比延遲單元216 大256倍的延遲量的延遲單元。然而在本實(shí)施例中，每個(gè)延遲單元的延遲量?jī)H是一示例，并 且每個(gè)延遲單元可包含不同的其它延遲量。
[0036] 延遲單兀211是通過模擬輸入信號(hào)201、時(shí)鐘信號(hào)202和反相時(shí)鐘信號(hào)204輸入 的，并輸出延遲單元輸出信號(hào)231，其中反相時(shí)鐘信號(hào)204是由對(duì)時(shí)鐘信號(hào)202進(jìn)行邏輯反 相的反相器230生成的。然而，模擬輸入信號(hào)201和反相時(shí)鐘信號(hào)204被輸入到延遲單兀 211的電源節(jié)點(diǎn)。時(shí)鐘信號(hào)202被輸入到延遲單元211的輸入節(jié)點(diǎn)。延遲單元輸出信號(hào)231， 艮P，被延遲了延遲單元211的延遲量的時(shí)鐘信號(hào)202,從延遲單元211的輸出節(jié)點(diǎn)輸出。
[0037] 延遲單兀212是由模擬輸入信號(hào)201、反相時(shí)鐘信號(hào)204和延遲單兀輸出信號(hào)231 輸入的，并且輸出延遲單兀輸出信號(hào)232。然而，模擬輸入信號(hào)201和反相時(shí)鐘信號(hào)204被 輸入到延遲單元212的電源節(jié)點(diǎn)。延遲單元輸出信號(hào)231被輸入到延遲單元212的輸入節(jié) 點(diǎn)。延遲單元輸出信號(hào)232,即，被延遲了延遲單元212的延遲量的延遲單元輸出信號(hào)231, 從延遲單元212的輸出節(jié)點(diǎn)輸出。
[0038] 以相同的方式，模擬輸入信號(hào)201、反相時(shí)鐘信號(hào)204和延遲單兀輸出信號(hào)232至 239分別被輸入到延遲單元213至220 (70個(gè)單位），并且延遲單元213至220分別輸出延 遲單元輸出信號(hào)233至240。然而，模擬輸入信號(hào)201和反相時(shí)鐘信號(hào)204被輸入到延遲單 元213至220的電源節(jié)點(diǎn)。延遲單元輸出信號(hào)232至239被輸入到延遲單元213至220的 每個(gè)輸入節(jié)點(diǎn)。延遲單元輸出信號(hào)233至240,即，被延遲了延遲單元213至220的延遲量 的延遲單元輸出信號(hào)232至239,從延遲單元213-220的各個(gè)輸出節(jié)點(diǎn)輸出。
[0039] 盡管省略了對(duì)圖1中的示例的描述，但是在延遲單元215和延遲單元216之間有 62個(gè)延遲單元單位。因此，提供了 72個(gè)延遲單元單位。存在對(duì)應(yīng)于延遲單元輸出信號(hào)235 和延遲單元輸出信號(hào)236之間的62個(gè)延遲單元的62個(gè)延遲單元輸出信號(hào)。因此，存在來 自延遲單元的72個(gè)輸出信號(hào)。在從延遲單元輸出信號(hào)235到延遲單元輸出信號(hào)236的64 個(gè)輸出當(dāng)中，將第N個(gè)輸出表示為延遲單元輸出信號(hào)235-N。就是說，延遲單元輸出信號(hào)235 和延遲單兀輸出信號(hào)235-1表不相同的輸出信號(hào)，并且延遲單兀輸出信號(hào)236和延遲單兀 輸出信號(hào)235-64表不相同的輸出信號(hào)。
[0040] 編碼器310包括鎖存陣列250和鎖存信號(hào)編碼器311。鎖存陣列250包括多個(gè)觸 發(fā)器251至260。提供多個(gè)觸發(fā)器251至260中的每一個(gè)對(duì)應(yīng)于多個(gè)延遲單元211至220 中的每一個(gè)。多個(gè)觸發(fā)器251至260響應(yīng)于共同的延遲時(shí)鐘信號(hào)205而鎖存多個(gè)延遲單兀 211至220的延遲單元輸出信號(hào)231至240。盡管省略了對(duì)圖1中的示例的描述，但是在觸 發(fā)器255和觸發(fā)器256之間有62個(gè)觸發(fā)器。因此，與延遲單元一樣提供了 72個(gè)觸發(fā)器。
[0041] 在這里延遲時(shí)鐘信號(hào)205是由延遲電路225延遲了時(shí)鐘信號(hào)202的信號(hào)。延遲電 路225被供應(yīng)有作為電源電壓的基準(zhǔn)電壓203。預(yù)先設(shè)定延遲電路225的延遲量使得模擬 信號(hào)（模擬輸入信號(hào)201)能夠被正確地轉(zhuǎn)換成數(shù)字信號(hào)（模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206)。 而且，與延遲電路225等距離地提供觸發(fā)器251至260,使得同時(shí)供應(yīng)延遲時(shí)鐘信號(hào)205。
[0042] 輸入延遲單元輸出信號(hào)231到觸發(fā)器251作為數(shù)據(jù)輸入，以及輸入延遲時(shí)鐘信號(hào) 205作為時(shí)鐘輸入；并且觸發(fā)器251輸出鎖存信號(hào)271。以同樣的方式，觸發(fā)器252至260 (71 個(gè)單位）被分別輸入有延遲單元輸出信號(hào)232至240作為數(shù)據(jù)輸入，并且輸入有延遲時(shí)鐘 信號(hào)205作為時(shí)鐘輸入，并且觸發(fā)器251至260分別輸出鎖存信號(hào)272至280。由于能夠相 對(duì)于延遲單元211至220抑制延遲單元輸出信號(hào)232至240上的諸如布線延遲和寄生電容 的效應(yīng)，并且能夠在適當(dāng)?shù)亩〞r(shí)容易接收來自觸發(fā)器251至260的延遲單元輸出信號(hào)231 至240,所以優(yōu)選緊接在相應(yīng)的延遲單元211至220之后以這種方式提供觸發(fā)器251至260。
[0043] 通過對(duì)應(yīng)于延遲單元211，……，220的級(jí)數(shù)（示出是從延遲單元211開始計(jì)數(shù)的 為第幾個(gè)的數(shù)目）的加權(quán)，鎖存信號(hào)編碼器311對(duì)來自鎖存陣列250的觸發(fā)器251，……， 260的每一級(jí)的鎖存信號(hào)271，……，280進(jìn)行編碼。鎖存信號(hào)編碼器311包含加權(quán)編碼器 290和二進(jìn)制轉(zhuǎn)換編碼器300。
[0044] 加權(quán)編碼器290通過對(duì)應(yīng)于多級(jí)延遲單元211，……，220的級(jí)數(shù)（示出是從延遲 單元211開始計(jì)數(shù)的為第幾個(gè)的數(shù)目）的加權(quán)，將來自鎖存陣列250的觸發(fā)器251，……， 260的每一級(jí)的鎖存信號(hào)271，……，280用于編碼，來輸出編碼信號(hào)Q1至Q1024。換句話 說，加權(quán)編碼器290是由鎖存信號(hào)271至280輸入的，并且輸出編碼信號(hào)Q1至Q1024。隨后 描述該加權(quán)的具體示例。
[0045] 二進(jìn)制轉(zhuǎn)換編碼器300將編碼信號(hào)Q1-Q1024轉(zhuǎn)換成二進(jìn)制，并輸出10位模擬-數(shù) 字轉(zhuǎn)換輸出信號(hào)206。換句話說，二進(jìn)制轉(zhuǎn)換編碼器300是由編碼信號(hào)Q1至Q1024輸入的 并且輸出模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206。
[0046] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的操作。圖2是示出 本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200的操作的示例的時(shí)序圖。這里，（a)表示模擬輸入信號(hào) 201，（b)表不時(shí)鐘信號(hào)202，（c)表不延遲時(shí)鐘信號(hào)205，（d)表不延遲單兀輸出信號(hào)231， (e)表示延遲單元輸出信號(hào)232,（f)表示延遲單元輸出信號(hào)233,（g)表示延遲單元輸出信 號(hào)234,（h)表示延遲單元輸出信號(hào)235 ( = 235-1)，（i)表示延遲單元輸出信號(hào)235-20,（j) 表示延遲單元輸出信號(hào)235-21，（k)表示延遲單元輸出信號(hào)236( = 235-64)，（1)表示延 遲單元輸出信號(hào)237,（m)表示延遲單元輸出信號(hào)238,（η)表示延遲單元輸出信號(hào)239,（ο) 表不延遲單兀輸出信號(hào)240,（ρ)表不鎖存信號(hào)271至280,（q)表不加權(quán)編碼器輸出（編碼 信號(hào)Q1至Q1024)，（r)表示模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206。
[0047] 圖1中沒有示出的外部電路將模擬輸入信號(hào)201輸入到模擬-數(shù)字轉(zhuǎn)換器200中 (見（a))。圖1中沒有示出的控制電路在模擬輸入信號(hào)201設(shè)定時(shí)間T0中設(shè)定時(shí)鐘信號(hào) 202從低電平到高電平（見（b))。時(shí)鐘信號(hào)202以這種方式傳輸延遲單元211至220。從 而，延遲單元211至220輸出延遲單元輸出信號(hào)231至240,使得根據(jù)相應(yīng)的延遲量延遲時(shí) 鐘信號(hào)202 (見⑷至（〇))。
[0048] 延遲電路225輸出延遲時(shí)鐘信號(hào)205使得正好在指定時(shí)間（Λ T = T1-T0)延遲時(shí) 鐘信號(hào)202。與延遲電路225等距離提供的觸發(fā)器251至260在延遲時(shí)鐘信號(hào)205的（脈 沖）上升時(shí)間Τ1鎖存延遲單元輸出信號(hào)231至240,并輸出這些信號(hào)作為鎖存信號(hào)271至 280(見（ρ))。
[0049] 鎖存信號(hào)271被輸入到加權(quán)編碼器290作為q256。換句話說，鎖存信號(hào)271以對(duì) 應(yīng)于256位數(shù)據(jù)部分的256位加權(quán)來處理。鎖存信號(hào)272以與q384相同的方式輸入到加 權(quán)編碼器290。換句話說，鎖存信號(hào)272以對(duì)應(yīng)于128位數(shù)據(jù)部分的128位加權(quán)來處理。鎖 存信號(hào)273被輸入到加權(quán)編碼器290作為q448。換句話說，鎖存信號(hào)273以對(duì)應(yīng)于64位 數(shù)據(jù)部分的64位加權(quán)來處理。鎖存信號(hào)274被輸入到加權(quán)編碼器290作為q480。換句話 說，鎖存信號(hào)274以對(duì)應(yīng)于32位數(shù)據(jù)部分的32位加權(quán)來處理。鎖存信號(hào)275至276 (用于 64個(gè)單位的鎖存信號(hào)）被分別輸入到加權(quán)編碼器290作為q480至q544。換句話說，鎖存 信號(hào)275至276 (用于64個(gè)單位的鎖存信號(hào)）以對(duì)應(yīng)于1位數(shù)據(jù)部分的1位加權(quán)來處理。 鎖存信號(hào)277被輸入到加權(quán)編碼器290作為q576。換句話說，鎖存信號(hào)277以對(duì)應(yīng)于32位 數(shù)據(jù)部分的32位加權(quán)來處理。鎖存信號(hào)278被輸入到加權(quán)編碼器290作為q640。換句話 說，鎖存信號(hào)278以對(duì)應(yīng)于64位數(shù)據(jù)部分的64位加權(quán)來處理。鎖存信號(hào)279被輸入到加 權(quán)編碼器作為q768。換句話說，鎖存信號(hào)279以對(duì)應(yīng)于128位數(shù)據(jù)部分的128位加權(quán)來處 理。鎖存信號(hào)280被輸入到加權(quán)編碼器作為ql024。換句話說，鎖存信號(hào)280以對(duì)應(yīng)于256 位數(shù)據(jù)部分的256位加權(quán)來處理。
[0050] 在圖2的示例中，鎖存信號(hào)271至280 (用作加權(quán)編碼器290的輸入的72位信號(hào)） 是用作總線符號(hào)的VAL1(見（p))，并且變成下面的信號(hào)。在這里，描述模擬-數(shù)字轉(zhuǎn)換輸出 信號(hào)206是"501 (十進(jìn)制法）"的情形作為示例。
[0051] (q256, q384, q448, q480, q481,..., q501, q502,. . . q544, q576, q640, q768, ql024) =(11111. . . 10. . . 0000)
[0052] 加權(quán)編碼器290通過對(duì)應(yīng)于延遲單元211至220的加權(quán)來對(duì)鎖存信號(hào)271至280 進(jìn)行編碼，并輸出它們作為編碼信號(hào)Q1至Ql〇24(見（q))。
[0053] 在圖2的示例中，由鎖存信號(hào)271至280的加權(quán)編碼得到的編碼信號(hào)Q1至 Q1024 (用作從加權(quán)編碼器290的輸出的1024位信號(hào)）被表示為VAL2的總線符號(hào)，并輸出 為接下來示出的。
[0054] (Ql，Q2, · · ·，Q501，Q502, · · ·，Q1023, Q1024) = (11. · · 10. · · 00)
[0055] 二進(jìn)制轉(zhuǎn)換編碼器300將編碼信號(hào)Q1至Q1024轉(zhuǎn)換成二進(jìn)制，并輸出10位模 擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 (見（r))。
[0056] 在圖2的示例中，由編碼信號(hào)Q1至Q1024的二進(jìn)制轉(zhuǎn)換得到的并且具有VAL3的 總線符號(hào)（標(biāo)簽）的模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 (從二進(jìn)制轉(zhuǎn)換編碼器300輸出的10位 信號(hào)）（見（r))被輸出為如下。
[0057] 模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 = (0111110101) ( = 501 (十進(jìn)制法））
[0058] 接下來，在時(shí)間T2,圖1中沒有示出的控制電路將時(shí)鐘信號(hào)202從高電平變換到低 電平。延遲單元211至220因此被全部復(fù)位，并且延遲單元輸出信號(hào)231至240被設(shè)定為 低電平。
[0059] 當(dāng)所有的延遲單元211至220被復(fù)位時(shí)，模擬輸入信號(hào)201被改變并輸入。然后 重復(fù)從T0到T2的操作。
[0060] 包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件以上面描述的方式工作。
[0061] 圖3是示出當(dāng)利用本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200時(shí)將模擬輸入信號(hào)201轉(zhuǎn)換 成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206的轉(zhuǎn)換特性的曲線圖。橫軸示出了模擬輸入信號(hào)201 (電 壓），縱軸示出了模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 (位碼）。模擬-數(shù)字轉(zhuǎn)換器200的動(dòng)態(tài)范 圍為0至V3。
[0062] 在該模擬-數(shù)字轉(zhuǎn)換器200中，當(dāng)模擬輸入信號(hào)201的范圍為A(0至％，V2, V3) 時(shí)，關(guān)于將模擬輸入信號(hào)201轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 (數(shù)字信號(hào)）的轉(zhuǎn)換特性 變寬。另一方面，當(dāng)模擬輸入信號(hào)201在范圍B (Vi至^)時(shí)，該模擬-數(shù)字轉(zhuǎn)換器200的 轉(zhuǎn)換特性變精細(xì)。換句話說，該模擬-數(shù)字轉(zhuǎn)換器200是當(dāng)在范圍B內(nèi)需要高精度和在范 圍A內(nèi)不需要高精度時(shí)能夠改變的模擬-數(shù)字轉(zhuǎn)換器。換句話說，該模擬-數(shù)字轉(zhuǎn)換器200 是當(dāng)目標(biāo)用途是范圍B中的模擬-數(shù)字轉(zhuǎn)換并且范圍A中的模擬-數(shù)字轉(zhuǎn)換不重要時(shí)的模 擬-數(shù)字轉(zhuǎn)換器。
[0063] 換句話說，在該模擬-數(shù)字轉(zhuǎn)換器200中的延遲單元的延遲量的精度在范圍A中 能夠設(shè)定得寬。因此，能夠利用僅少量的具有大延遲量的延遲單元，而不是利用大量具有小 延遲量的延遲單元。能夠以這種方式減少延遲單元的數(shù)量，并且還能夠減少整個(gè)延遲單元 陣列所需的電路表面積。更具體地，在具有10位精度的該實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200 的情況下，延遲單元的數(shù)量能夠從1024減少到72。隨著延遲單元的減少，也能夠減少觸發(fā) 器的數(shù)量并且能夠減少整個(gè)鎖存陣列的電路表面積。更具體地，在具有10位精度的該實(shí)施 例的模擬-數(shù)字轉(zhuǎn)換器200的情況下，觸發(fā)器的數(shù)量能夠從1024減少到72。
[0064] 圖4是用于本實(shí)施例的加權(quán)編碼器290輸入（鎖存信號(hào)271至280)、二進(jìn)制轉(zhuǎn)換編 碼器300輸入（編碼信號(hào)Q1至Q1024)和模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206的真值表。然而，qA 表示用于q482至q543的信號(hào)。這里，qX表示該信號(hào)的0或1。QB表示用于Q482至Q543 的信號(hào)。QX表示關(guān)于該信號(hào)的〇或1。X表示模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206是用于482至 543中任一個(gè)的碼。
[0065] 接下來示出了 qA、QB、qX、QX和X的具體示例。
[0066] 當(dāng)X = 501時(shí)，在那時(shí)用于加權(quán)編碼器290的輸入是qA :q482至q501為qX :"1" 以及qA :q502至q543為qX :"0"。用于二進(jìn)制轉(zhuǎn)換編碼器300的輸入是QB :Q482至Q501 為 QX :"1" 以及 QB :Q502 至 Q543 為 QX :"0"。
[0067] 換句話說，當(dāng)模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206, X = 501時(shí)，如下。
[0068] (q256, ..., q481, ..., q501, q502, ..., q544, ..., ql024)= (1· · · 1· · · 10. · · 0· · · 0) :72 位
[0069] (Ql，· · .，Q481，· · .，Q501，Q502，· · .，Q544，· · ·，Q1024) = (1· · · 1· · · 10. · · 0· · · 0): 1024 位
[0070] 模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 = (0111110101) :10位
[0071] 模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206在481至544的范圍內(nèi)以1個(gè)碼的增量輸出。另一 方面，在其它范圍內(nèi)，模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206以2個(gè)以上的碼增量（在該示例中最大 值為256個(gè)碼增量）輸出，這是寬的輸出。因此輸出的模擬-數(shù)字轉(zhuǎn)換碼的總數(shù)量能夠減 少至極小的數(shù)。因此，通過產(chǎn)生邏輯組合加權(quán)編碼器290和二進(jìn)制轉(zhuǎn)換器300的電路，能夠 大大減小電路表面積。
[0072] 此時(shí)具有高的位精度的輸出可能在481至544的范圍內(nèi)。然而在在其它的范圍內(nèi)， 位精度是相對(duì)低的輸出。在該實(shí)施例中通過將位精度在所希望的范圍內(nèi)設(shè)定為高，并且將 位精度在所有其它范圍內(nèi)設(shè)定為相對(duì)低，在所希望的范圍內(nèi)能夠逐漸升高位精度，并且能 夠大大減少整體的電路表面積。換句話說，必須在寬的面積上獲得動(dòng)態(tài)范圍，但當(dāng)在特定范 圍內(nèi)需要高精度模擬-數(shù)字轉(zhuǎn)換時(shí)這種方式是特別有效的。
[0073] 在本實(shí)施例中，具有高位精度輸出的范圍（示例：以一個(gè)碼增量的輸出范圍）并不 限于如上述示例中所示的僅僅動(dòng)態(tài)范圍的中心附近的位置。如后所述，具有高位精度輸出 的范圍也可以是例如偏離動(dòng)態(tài)范圍中心的位置?；蛘撸哂懈呶痪容敵龅姆秶梢允莿?dòng) 態(tài)范圍邊緣附近的位置，并且可以是在動(dòng)態(tài)范圍內(nèi)任意的多個(gè)位置。此外，本實(shí)施例中的位 精度不限于從上文描述的示例的動(dòng)態(tài)范圍中心附近的位置朝著兩端逐漸減小位精度的情 形。位精度例如可以是兩種類型，如高和低，并且可以是三種類型，如高和中等和低，并且不 必是兩倍增量。
[0074] 在本實(shí)施例中，相比于僅利用單位延遲單元的相關(guān)技術(shù)，組合減少延遲單元和觸 發(fā)器的電路表面積的效果與減少加權(quán)編碼器和二進(jìn)制轉(zhuǎn)換編碼器的電路表面積的效果，能 夠減少90%的電路表面積。換句話說，與相關(guān)技術(shù)相比，本發(fā)明能夠使電路表面積減少至 1/10。也就是說，能夠在小規(guī)模電路上執(zhí)行高精度的模擬-數(shù)字轉(zhuǎn)換。
[0075] 在本實(shí)施例中，隨著減少延遲單元和觸發(fā)器的電路表面積以及減少加權(quán)編碼器和 二進(jìn)制轉(zhuǎn)換編碼器的電路表面積，也能夠減少電路內(nèi)的元件的數(shù)量。能夠以這種方式減少 電路的功耗。此外，隨著減少元件的數(shù)量，布線布局變得更簡(jiǎn)單使得可以容易地執(zhí)行電路設(shè) 計(jì)。
[0076] 第二實(shí)施例
[0077] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實(shí)施例與第一實(shí) 施例不同點(diǎn)在于，延遲單元411的初級(jí)（第一級(jí)）是可變的延遲量。下面的描述主要涵蓋 了不同點(diǎn)。
[0078] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖5是示出 第二實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400的結(jié)構(gòu)示例的框圖。在該模擬-數(shù)字轉(zhuǎn)換轉(zhuǎn)換器400 中，與第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200相同的項(xiàng)被賦予相同的附圖標(biāo)記并且省略它們 的描述。本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400包括延遲單元陣列410和編碼器320。
[0079] 延遲單元陣列410包括串聯(lián)耦合的延遲單元411和串聯(lián)耦合的延遲單元212至 220。延遲單元411是延遲單元陣列410中的初級(jí)（第一級(jí)）延遲單元。延遲單元411是由 模擬輸入信號(hào)201、時(shí)鐘信號(hào)202、反相時(shí)鐘信號(hào)信號(hào)204和延遲量控制信號(hào)401 (下文中， 也標(biāo)記為DSEL401)輸入的，并且延遲單元411輸出延遲單元輸出信號(hào)231。延遲單元411 能夠利用DSEL401的值改變延遲量。換句話說，延遲單元411的延遲量能夠通過DSEL401 的值而改變。例如，DSEL401能夠是從外部控制電路輸入的。插入在Pch晶體管和電源電 壓之間的可變電阻元件例如可用作反相電路中的延遲單元411。通過利用DSEL401來調(diào)節(jié) 可變電阻元件的電阻值，能夠通過改變反相電路的通過率（through-rate)調(diào)節(jié)延遲時(shí)間。
[0080] 編碼器320包括鎖存陣列250和鎖存信號(hào)編碼器321。鎖存信號(hào)編碼器321包含 加權(quán)編碼器490和二進(jìn)制轉(zhuǎn)換編碼器300。加權(quán)編碼器490通過對(duì)應(yīng)于延遲單元211，...， 220的級(jí)數(shù)的加權(quán)，來對(duì)用于鎖存陣列250的觸發(fā)器251，...，260的每一級(jí)的鎖存信號(hào) 271，. . . 280進(jìn)行編碼，并輸出編碼信號(hào)Q1至Q1024。然而DSEL401能夠改變延遲單元411 的時(shí)鐘信號(hào)202的延遲量。如果延遲單元411的延遲量已經(jīng)被DSEL401改變，則也必須改 變隨后描述的用于鎖存信號(hào)271，...，280的編碼的加權(quán)。因此在這種情況下，加權(quán)編碼器 490基于DSEL401改變加權(quán)。用于鎖存陣列250的觸發(fā)器251，...，260的每一級(jí)的鎖存 信號(hào)271，...，280然后通過對(duì)應(yīng)于延遲單元211，...，220的級(jí)數(shù)的改變的加權(quán)被編碼，并 且輸出作為編碼信號(hào)Q1至Q1024。也就是說，加權(quán)編碼器290是由鎖存信號(hào)271至280和 DSEL401輸入的，并輸出編碼信號(hào)Q1至Q1024。
[0081] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的操作。圖6是示出 本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400的操作示例的時(shí)序圖。在該圖中，（a)是時(shí)鐘信號(hào)202; (b)是延遲單元411的延遲量相對(duì)小的情況的延遲單元輸出信號(hào)231 ; (c)是延遲單元411 的延遲量相對(duì)中等的情況的延遲單元輸出信號(hào)；（d)是延遲單元411的延遲量相對(duì)大的情 況的延遲單元輸出信號(hào)231。
[0082] 在本實(shí)施例中，當(dāng)模擬輸入信號(hào)201固定在恒定電壓（V0)時(shí)，如圖6所示，延遲單 元411的相應(yīng)的延遲量tdl、td2、td3能夠通過DSEL401改變。在這種情況下，根據(jù)DSEL401 的延遲量，加權(quán)編碼器490輸出與偏移相加的編碼信號(hào)Q1至Q1024。當(dāng)延遲單元411的延 遲量例如是td2時(shí),那么該延遲量被設(shè)定為標(biāo)準(zhǔn)延遲量。在這種情況下，當(dāng)減少DSEL401中 所示的延遲單元411的延遲量為tdl時(shí)，偏移被設(shè)定為負(fù)的偏移。另一方面，當(dāng)增加延遲量 至td3時(shí)，偏移被設(shè)定為正的偏移。
[0083] 更具體地，當(dāng)延遲單元411的延遲量為td2時(shí)，在時(shí)間T1在延遲單元215-1至 215-64之間傳輸時(shí)鐘信號(hào)202的模擬輸入信號(hào)201的電壓V0被假定為在1.4V(VJ至 1.6V(V 2)的范圍內(nèi)。當(dāng)延遲單元411的延遲量在此時(shí)減少至tdl時(shí)，在時(shí)間T1，時(shí)鐘信號(hào) 以關(guān)于模擬輸入信號(hào)201的電壓V0的相同的電壓范圍（1. 4V至1. 6V)傳輸經(jīng)過延遲單兀 215-1到215-64。換句話說，減少延遲單元411的延遲量至tdl導(dǎo)致在時(shí)間T1時(shí)鐘信號(hào) 202在延遲單元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓Vo變成例如在從 1.3V(V n)到1.5V(V12)的范圍內(nèi)（下降0. IV)。就是說，在模擬-數(shù)字轉(zhuǎn)換器400檢測(cè)到的 模擬輸入電壓范圍整體移向低電壓側(cè)。在上述的不例中，模擬輸入電壓范圍向低電壓側(cè)移 位了 0. IV部分。因此，對(duì)于對(duì)應(yīng)于模擬輸入電壓范圍的下降的鎖存信號(hào)271至280,通過增 加處理以減少與基于DSEL401向低電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器490產(chǎn)生編 碼信號(hào)Q1至Q1024。在上述的示例中，加權(quán)編碼器490應(yīng)用處理以基于DSEL401針對(duì)鎖存 信號(hào)271至280減少用作與0. IV等效的碼量的32個(gè)碼，并生成編碼信號(hào)Q1至Q1024。
[0084] 以同樣的方式，當(dāng)延遲單元411的延遲量增加到td3時(shí)，以關(guān)于模擬輸入信號(hào)201 的電壓V0的相同的電壓范圍（1. 4V至1. 6V)，在時(shí)間T1時(shí)鐘信號(hào)202僅在延遲單元215至 1至215至64之前傳輸。換句話說，增加延遲單元411的延遲量至td3導(dǎo)致在時(shí)間T1時(shí) 鐘信號(hào)202在延遲單元215-1至215-64之間傳輸?shù)哪M輸入信號(hào)201的電壓V0例如在從 1. 5V(V21)到（V22)的范圍內(nèi)（升高0. IV)。就是說，由模擬-數(shù)字轉(zhuǎn)換器400檢測(cè)到的模擬 輸入電壓范圍整體移向高電壓側(cè)。在上述的示例中，模擬輸入電壓范圍向高電壓側(cè)移位了 0. IV部分。對(duì)于對(duì)應(yīng)于模擬輸入電壓范圍中的上升的鎖存信號(hào)271至280,通過增加處理 以增加與基于DSEL401向高電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器490由此生成編碼 信號(hào)Q1至Q1024。在上述的示例中，加權(quán)編碼器490應(yīng)用處理以基于DSEL401針對(duì)鎖存信 號(hào)271至280增加用作等效于0. IV的碼量的32個(gè)碼，并生成編碼信號(hào)Q1至Q1024。
[0085] 基于上面的描述，下面能夠涉及關(guān)于本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400。當(dāng)延遲 單元411的延遲量設(shè)定為td2時(shí)，對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍被假定為： Vm2_Δ Vm2至Vm2+ Λ Vm2。換句話說，當(dāng)作為模擬輸入信號(hào)201輸入Vm2_Λ Vm2至Vm2+ Λ Vm2時(shí)， 與延遲單元215-1至215-64相同的范圍被切換。換句話說，作為模擬輸入信號(hào)201輸入 Vm2_ Δ Vm2至Vm2+ Λ Vm2，使時(shí)鐘信號(hào)202傳送到延遲單元215-1至215-64。
[0086] 當(dāng)延遲單元411的延遲量轉(zhuǎn)換成tdl時(shí)，僅那部分（Δ T = td2 - tdl)的延遲量 變小，使得時(shí)鐘信號(hào)202的傳輸僅針對(duì)那部分變快。從而，在相同的輸入范圍Vm2-AV m2至 Vm2+ Δ Vm2，時(shí)鐘信號(hào)202在延遲單元216 (215-64)之前傳輸。為此，對(duì)于模擬-數(shù)字轉(zhuǎn)換具 有高位精度的輸入范圍因此是與Vm2-Λ Vm2至Vm2+Λ Vm2相比時(shí)鐘信號(hào)202的傳輸具有更大 延遲的電壓范圍。換句話說，其中用于模擬-數(shù)字轉(zhuǎn)換的位精度為高的輸入范圍能夠改變 成低電壓范圍。當(dāng)延遲單元411的延遲量設(shè)定為tdl時(shí)，用于模擬輸入信號(hào)201的電壓范 圍能夠設(shè)定為V ml- Λ Vml至Vml+ Λ Vml (其中Vml〈Vm2)。
[0087] 另一方面，當(dāng)延遲單元411的延遲量改變到td3時(shí)，只有那部分（AT = td3_ td2)的延遲量變大，使得時(shí)鐘信號(hào)202的傳輸僅在那部分延遲。從而，在相同的輸入范圍 Vm2_ Δ Vm2至Vm2+ Λ Vm2，時(shí)鐘信號(hào)202僅在延遲單元216 (215-64)之前傳輸。對(duì)于模擬-數(shù) 字轉(zhuǎn)換具有高位精度的輸入范圍因此是與Vm2-Λ Vm2至Vm2+Λ Vm2相比時(shí)鐘信號(hào)202的傳輸 變得更快的電壓范圍。換句話說，對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍能夠改變 成高電壓范圍。當(dāng)延遲單元411的延遲量設(shè)定到td3時(shí)，模擬輸入信號(hào)201的電壓范圍能 夠設(shè)定為 Vm3_ Λ Vm3 至 Vm3+ Λ Vm3 (其中 Vm3 > Vm2)。
[0088] 在圖3中，例如，假定延遲單元211為延遲單元411的延遲量td2。在這種情況下， Vi = vm2- Λ vm2, V2 = Vm2+ Λ vm2，以及對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度的模擬輸入信號(hào)201 的電壓范圍（B)為VI至V2。
[0089] 圖7A是示出當(dāng)通過利用本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400使延遲單元411的延 遲量設(shè)定為tdl時(shí)，用于將模擬輸入信號(hào)201轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206的轉(zhuǎn)換 特性的曲線圖。橫軸示出了模擬輸入信號(hào)201，縱軸示出了模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206。 模擬-數(shù)字轉(zhuǎn)換器400的動(dòng)態(tài)范圍為0至V 3。
[0090] 在該模擬-數(shù)字轉(zhuǎn)換器400中，當(dāng)模擬輸入信號(hào)201的范圍為A (0至￥11^12至％) 時(shí)，用于將模擬輸入信號(hào)201改變成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 (數(shù)字信號(hào)）的轉(zhuǎn)換特性 變寬。另一方面，當(dāng)模擬輸入信號(hào)201的范圍為^11至￥12)時(shí)，轉(zhuǎn)換特性變精細(xì)。換句話 說，模擬-數(shù)字轉(zhuǎn)換器400是在范圍B內(nèi)需要高精度且在范圍A內(nèi)不需要高精度時(shí)可應(yīng)用 的模擬-數(shù)字轉(zhuǎn)換器。換句話說，模擬-數(shù)字轉(zhuǎn)換器400是當(dāng)用途目標(biāo)是在范圍B內(nèi)的模 擬-數(shù)字轉(zhuǎn)換且在范圍A內(nèi)的模擬-數(shù)字轉(zhuǎn)換不重要時(shí)可應(yīng)用的模擬-數(shù)字轉(zhuǎn)換。在這種 情況下，= Vml-Λ Vml，V12 = Vml+Λ Vml，以及對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度的模擬輸入 信號(hào)201的電壓范圍（B)為Vn至V 12。該電壓范圍相比圖3中的電壓范圍以至^)更多 地偏移向低電壓側(cè)。
[0091] 另一方面，圖7B是示出當(dāng)通過利用本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400使延遲單元 411的延遲量設(shè)定為td3時(shí)，用于將模擬輸入信號(hào)201轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 的轉(zhuǎn)換特性的曲線圖。橫軸示出了模擬輸入信號(hào)201，縱軸示出了模擬-數(shù)字轉(zhuǎn)換輸出信號(hào) 206。模擬-數(shù)字轉(zhuǎn)換器400的動(dòng)態(tài)范圍為0至V 3。
[0092] 在該模擬-數(shù)字轉(zhuǎn)換器400中，當(dāng)模擬輸入信號(hào)201的范圍為A(0至^，^至％) 時(shí)，用于將模擬輸入信號(hào)201改變成模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)206 (數(shù)字信號(hào)）的轉(zhuǎn)換特性 變寬。另一方面，當(dāng)模擬輸入信號(hào)201的范圍為^21至^2)時(shí)，轉(zhuǎn)換特性變精細(xì)。也就是 說，該模擬-數(shù)字轉(zhuǎn)換器400是當(dāng)在范圍B內(nèi)需要高精度且在范圍A內(nèi)不需要高精度時(shí)可 應(yīng)用的模擬-數(shù)字轉(zhuǎn)換器。換句話說，模擬-數(shù)字轉(zhuǎn)換器400是當(dāng)用途目標(biāo)是在范圍B內(nèi) 的模擬-數(shù)字轉(zhuǎn)換且模擬-數(shù)字轉(zhuǎn)換在范圍內(nèi)不重要時(shí)可應(yīng)用的模擬-數(shù)字轉(zhuǎn)換。在這種 情況下，V 21 = Vm3- Λ Vm3, V22 = Vm3+ Λ Vm3，以及對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度的模擬輸入 信號(hào)201的電壓范圍（B)為V21至V 22。該電壓范圍相比圖3中的電壓范圍以至^)更多 地偏移向高電壓側(cè)。
[0093] 在本實(shí)施例中，當(dāng)延遲單元411的延遲量減少至tdl時(shí)，在能夠以高位精度模 擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0是相對(duì) 低的。因此，當(dāng)需要以高精度測(cè)量的模擬輸入信號(hào)201的電壓V0的電壓范圍相對(duì)低時(shí)，通過 DSEL401使得延遲單元411的延遲量更小。能夠以這種方式降低能夠以高位精度模擬-數(shù) 字轉(zhuǎn)換的延遲單元215-1至215-64的電壓范圍。
[0094] 然而，當(dāng)延遲單元411的延遲量增加至td3時(shí)，在能夠以高位精度模擬-數(shù)字轉(zhuǎn)換 的延遲單元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0變得相對(duì)高。因此， 當(dāng)需要以高精度測(cè)量的模擬輸入信號(hào)201的電壓V0的電壓范圍相對(duì)高時(shí)，延遲單元411的 延遲量通過DSEL401設(shè)定為大的量。能夠以高位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至 215-64的電壓范圍能夠以這種方式設(shè)定為高。
[0095] 本實(shí)施例也能夠呈現(xiàn)與第一實(shí)施例相同的效果。而且，如上所述，在本實(shí)施例中， 增加延遲量控制信號(hào)（DSEL) 401使得對(duì)于模擬-數(shù)字轉(zhuǎn)換的位精度變高，并且能夠自由地 改變模擬輸入信號(hào)201的輸入范圍。因此能夠?qū)⒛M-數(shù)字轉(zhuǎn)換器400應(yīng)用到具有不同類 型電壓范圍的模擬輸入信號(hào)。
[0096] 第三實(shí)施例
[0097] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實(shí)施例與第一實(shí) 施例不同點(diǎn)在于，用作觸發(fā)器251至260的時(shí)鐘輸入的延遲時(shí)鐘信號(hào)205的輸出時(shí)間是可 變的。在下文下面的描述主要涵蓋不同點(diǎn)。
[0098] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖8是示出 本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器500的結(jié)構(gòu)的示例的框圖。在該模擬-數(shù)字轉(zhuǎn)換器500中， 與第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200相同的項(xiàng)被賦予相同的附圖標(biāo)記，并且省略它們的 描述。本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器500包括延遲單元陣列210和編碼器330。
[0099] 編碼器330包括鎖存陣列250、延遲電路525和鎖存信號(hào)編碼器331。延遲電路 525延遲時(shí)鐘信號(hào)202并且將其輸出為延遲時(shí)鐘信號(hào)205。延遲電路525被供應(yīng)有作為電 源電壓的基準(zhǔn)電壓203和作為控制信號(hào)的基準(zhǔn)電壓電路延遲量控制信號(hào)501 (下文描述為 VSEL501)。延遲電路525中時(shí)鐘信號(hào)202的延遲量通過VSEL501是可變的。就是說，延遲 電路525利用基準(zhǔn)電壓203作為電源，是通過時(shí)鐘信號(hào)202和VSEL501輸入的，并輸出延遲 時(shí)鐘信號(hào)205。例如，延遲電路525能夠利用反相電路中插入在Pch晶體管和電源電壓之間 的可變電阻元件。VSEL501能夠調(diào)節(jié)該可變電阻元件的電阻值，調(diào)節(jié)反相電路的通過率，并 調(diào)節(jié)延遲時(shí)間。
[0100] 鎖存信號(hào)編碼器331包括加權(quán)編碼器590和二進(jìn)制轉(zhuǎn)換編碼器300。加權(quán)編碼器 590通過對(duì)應(yīng)于延遲單元211，...，220的級(jí)數(shù)的加權(quán)，對(duì)用于鎖存陣列250的每一級(jí)觸發(fā) 器251，. . .，260的鎖存信號(hào)271，. . . 280進(jìn)行編碼，并輸出編碼信號(hào)Q1至Q1024。然而，當(dāng) 延遲電路525的延遲量由VSEL501改變時(shí)，也必須改變?nèi)绾竺枋龅挠糜阪i存信號(hào)271，...， 280的編碼的加權(quán)。在這種情況下，因此加權(quán)編碼器590基于VSEL501改變加權(quán)。在用于鎖 存陣列250的每一級(jí)中的觸發(fā)器251，...，260的鎖存信號(hào)271，...，280然后通過對(duì)應(yīng)于 延遲單元211，...，220的級(jí)數(shù)的改變的加權(quán)來被編碼，并且將編碼的鎖存信號(hào)輸出為編碼 信號(hào)Q1至Q1024。換句話說，加權(quán)編碼器590是通過鎖存信號(hào)271至280和VSEL501輸入 的，并且輸出編碼信號(hào)Q1至Q1024。
[0101] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的操作。圖9是示出 本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器500的操作的示例的時(shí)序圖。這里，（a)表示時(shí)鐘信號(hào)202， (b)表示當(dāng)延遲電路525的延遲量相對(duì)小時(shí)的延遲時(shí)鐘信號(hào)205，（c)表示當(dāng)延遲電路525 的延遲量相對(duì)中等時(shí)的延遲時(shí)鐘信號(hào)205,和（d)當(dāng)延遲電路525的延遲量相對(duì)大時(shí)的延遲 時(shí)鐘信號(hào)205。
[0102] 在本實(shí)施例中，基準(zhǔn)電壓203是固定電壓，并且延遲電路525的延遲量能夠通過 VSEL501分別改變至如圖9所示的tdll、tdl2和tdl3。在這種情況下，加權(quán)編碼器590根 據(jù)VSEL501的延遲量輸出與偏移相加的編碼信號(hào)Q1至Q1024。例如，當(dāng)延遲電路525的延 遲量為tdl2時(shí)，設(shè)定標(biāo)準(zhǔn)延遲量。在這種情況下，當(dāng)VSEL501中所示的延遲電路525的延 遲量減小到tdll時(shí)，偏移被設(shè)定為正的偏移。然而，當(dāng)延遲量增加到tdl3時(shí)，那么偏移被 設(shè)定為負(fù)的偏移。
[0103] 更具體地，當(dāng)延遲電路525的延遲量為tdl2時(shí)，延遲時(shí)鐘信號(hào)205被假定為在時(shí) 間T1被輸入到觸發(fā)器251-260。時(shí)鐘信號(hào)202在延遲單元215-1到215-64當(dāng)中傳輸?shù)哪?擬輸入信號(hào)201的壓力V0被假定為在1. 4V-1. 6V的范圍內(nèi)。在那時(shí)，當(dāng)延遲電路525的延 遲量減少到tdll時(shí)，延遲時(shí)鐘信號(hào)205在時(shí)間ΤΙ-Λ T1被輸入到觸發(fā)器251-260。因此， 在與用于模擬輸入信號(hào)201的相同的電壓范圍V0(1.4V-1.6V)中，在時(shí)間Τ1-ΛΤ1，時(shí)鐘信 號(hào)202僅在延遲單元215-1到215-64之前傳輸。換句話說，使延遲電路525的延遲量減少 到tdll，導(dǎo)致模擬輸入信號(hào)201的電壓V0,使得在時(shí)間ΤΙ-Λ T1時(shí)鐘信號(hào)202在延遲單元 215-1到215-64當(dāng)中傳輸，處于例如1.5V至1.7V的范圍內(nèi)（升高0. IV)。就是說，由模 擬-數(shù)字轉(zhuǎn)換器500檢測(cè)到的模擬輸入電壓范圍整體向高電壓側(cè)移位。在上面描述的示例 中，模擬輸入電壓范圍移向高電壓側(cè)0. 1伏部分。因此，對(duì)于對(duì)應(yīng)于模擬輸入電壓范圍升高 的鎖存信號(hào)271-280,通過增加處理以基于VSEL501增加與向高電壓側(cè)移位的電壓等效的 碼量，加權(quán)編碼器590生成編碼信號(hào)Q1至Q1024。在上面描述的示例中，加權(quán)編碼器590應(yīng) 用處理以基于VSEL501針對(duì)鎖存信號(hào)271-280增加用作與0. IV等效的碼量的32個(gè)碼，并 生成編碼信號(hào)Q1至Q1024。
[0104] 以同樣的方式，在時(shí)間Τ1+ΛΤ1，增加延遲電路525的延遲量到tdl3,將延遲時(shí)鐘 信號(hào)205輸入到觸發(fā)器251-260。從而，在與用于模擬輸入信號(hào)201的電壓V0相同的電壓范 圍（1.4V至1.6V)內(nèi)，在時(shí)間Τ1+ΛΤ1，時(shí)鐘信號(hào)202首先傳輸?shù)窖舆t單元215-1至215-64。 換句話說，增加延遲電路525的延遲量到tdl3,導(dǎo)致時(shí)鐘輸入信號(hào)201電壓V0,使得時(shí)鐘信 號(hào)202在時(shí)間Τ1+ΛΤ1例如在1.3V至1.5V的范圍（下降0.1V)內(nèi)在延遲單元215-1至 215-64當(dāng)中傳輸。就是說，由模擬-數(shù)字轉(zhuǎn)換器500檢測(cè)到的模擬輸入電壓范圍整體向低 電壓側(cè)移位。在上面描述的示例中，模擬輸入電壓范圍向低電壓側(cè)移位0. IV部分。因此， 對(duì)于對(duì)應(yīng)模擬輸入電壓范圍下降的鎖存信號(hào)271至280,通過應(yīng)用處理以基于VSEL501減少 與向低電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器590生成編碼信號(hào)Q1至Q1024。在上面 描述的示例中，加權(quán)編碼器590應(yīng)用處理以基于VSEL501針對(duì)鎖存信號(hào)271至280減少用 作等效于〇. IV的碼量的32個(gè)碼，并生成編碼信號(hào)Q1至Q1024。
[0105] 基于上面的描述，下面能夠說明關(guān)于本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器500。當(dāng)延遲電 路525的延遲量設(shè)定為tdl2時(shí)，對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍被假定為： Vml2_ Δ Vml2至Vml2+ Λ Vml2。換句話說，在延遲單元215-1至215-64切換的時(shí)刻輸入Vml2- Λ Vml2 至Vml2+Δ Vml2作為模擬輸入信號(hào)201呈現(xiàn)與延遲時(shí)鐘信號(hào)205從低電平到高電平的上升等 效的值。換句話說，輸入V ml2-Λ Vml2至Vml2+Λ Vml2作為模擬輸入信號(hào)201，在延遲時(shí)鐘信號(hào) 205的上升時(shí)刻將時(shí)鐘信號(hào)202傳送到延遲單元215-1至215-64。
[0106] 當(dāng)延遲電路525的延遲量改變到tdll時(shí)，只有該部分（Atl = tdl2_tdll)的延 遲量變小，使得延遲時(shí)鐘信號(hào)205的上升時(shí)刻變快了相同的量。從而，延遲單元輸出信號(hào) 231至240在比時(shí)鐘信號(hào)202傳輸?shù)窖舆t單元215-1至215-64的時(shí)間更快的時(shí)刻鎖存。因 此對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍是諸如與V ml2- Λ Vml2至Vml2+ Λ Vml2相比時(shí) 鐘信號(hào)202傳輸變得更快的電壓范圍。換句話說，對(duì)于模擬-數(shù)字轉(zhuǎn)換的位精度為高的輸 入范圍能夠改變成高電壓范圍。延遲電路525的延遲量被設(shè)定到tdll，模擬輸入信號(hào)201 的電壓范圍能夠被設(shè)定為V mll-AVmll至Vmll+AVmll (其中Vmll>Vml2)。該狀態(tài)大體上對(duì)應(yīng)于圖 7B。
[0107] 另一方面，當(dāng)延遲電路525的延遲量改變到tdl3時(shí)，只有那部分（Atl = tdl3_tdl2)的延遲量變大，使得延遲時(shí)鐘信號(hào)205的上升時(shí)刻僅延遲那部分。從而，延遲單 元輸出信號(hào)231至240在比時(shí)鐘信號(hào)202傳輸?shù)窖舆t單元215-1至215-64的時(shí)間更慢的 時(shí)刻鎖存。具有高的位精度的模擬-數(shù)字轉(zhuǎn)換的輸入范圍因此是與V ml2- Λ Vml2至Vml2+ Λ Vml2 相比時(shí)鐘信號(hào)202的傳輸延遲更大的電壓范圍。換句話說，具有高的位精度的模擬-數(shù)字 轉(zhuǎn)換的輸入范圍能夠改變到低電壓范圍。當(dāng)延遲電路525的電壓范圍設(shè)定到tdl3時(shí)，模擬 輸入信號(hào)201的電壓范圍能夠設(shè)定為V ml3_ Λ Vml3至Vml3+ Λ Vml3 (其中Vml3〈Vml2)。該狀態(tài)大體 上對(duì)應(yīng)于圖7A。
[0108] 在本實(shí)施例中，當(dāng)延遲電路525的延遲量減少到tdll時(shí)，在能夠以高的位精度模 擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓VO被設(shè)定 得相對(duì)高。因此，當(dāng)用于模擬輸入信號(hào)201的電壓V0的電壓范圍必須以相對(duì)高的精度測(cè)量 時(shí)，VSEL501減少延遲電路525的延遲量。能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元 215-1至215-64的電壓范圍能夠以這種方式設(shè)定得高。
[0109] 然而，當(dāng)延遲電路525的延遲量增加到tdl3時(shí)，在能夠以高的位精度模擬-數(shù)字 轉(zhuǎn)換的延遲單元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0相對(duì)低。因此， 當(dāng)需要以高的精度測(cè)量的模擬輸入信號(hào)201的電壓V0的電壓范圍相對(duì)低時(shí)，VSEL501會(huì)增 加延遲電路525的延遲量。能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64 的電壓范圍能夠以這種方式降低。
[0110] 本實(shí)施例也能夠呈現(xiàn)與第一實(shí)施例相同的效果。而且，如上所述，在本實(shí)施例中， 通過增加基準(zhǔn)電壓電路延遲量控制信號(hào)（VSEL) 501，能夠自由地改變對(duì)于模擬-數(shù)字轉(zhuǎn)換 具有高位精度的模擬輸入信號(hào)201的輸入范圍。因此模擬-數(shù)字轉(zhuǎn)換器500能夠應(yīng)用到具 有不同類型電壓范圍的模擬輸入信號(hào)。
[0111] 第四實(shí)施例
[0112] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實(shí)施例與第一實(shí) 施例的不同點(diǎn)在于，通過不同于第三實(shí)施例的方法，用作觸發(fā)器251-260的時(shí)鐘輸入的延 遲時(shí)鐘信號(hào)205的輸出時(shí)刻是可變的。在下文下面的描述主要涵蓋不同點(diǎn)。
[0113] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖10是示出 本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器600的結(jié)構(gòu)的示例的框圖。在該模擬-數(shù)字轉(zhuǎn)換器600中， 與第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200相同的項(xiàng)被賦予相同的附圖標(biāo)記，并且省略它們的 描述。本實(shí)施例包括延遲單元陣列210和編碼器340。
[0114] 編碼器340包括鎖存陣列250、延遲電路625、電源電壓控制電路630和鎖存信號(hào) 編碼器341。延遲電路625使時(shí)鐘信號(hào)202延遲，并將其輸出為延遲時(shí)鐘信號(hào)205。延遲電 路625被供應(yīng)有基準(zhǔn)電壓203作為電源電壓?；鶞?zhǔn)電壓203能夠改變延遲電路625中的時(shí) 鐘信號(hào)202的延遲量。就是說，延遲電路625利用可變的基準(zhǔn)電壓203作為電源，并且是通 過時(shí)鐘信號(hào)202輸入的，并輸出延遲時(shí)鐘信號(hào)205。
[0115] 電源電壓控制電路630輸出基準(zhǔn)電壓203作為用于延遲電路625的電源電壓。電 源電壓控制電路630通過升高或降低基準(zhǔn)電壓203來控制延遲電路625的延遲量。換句 話說，電源電壓控制電路630通過增加或減少基準(zhǔn)電壓203來調(diào)整延遲時(shí)鐘信號(hào)205的輸 出時(shí)刻。電源電壓控制電路630進(jìn)一步輸出示出基準(zhǔn)電壓203的值的基準(zhǔn)電壓通知信號(hào) 601(在下文，描述為VA601)。
[0116] 鎖存信號(hào)編碼器341包括加權(quán)編碼器690和二進(jìn)制轉(zhuǎn)換編碼器300。加權(quán)編碼器 690通過對(duì)應(yīng)于延遲單元211，...，220的級(jí)數(shù)的加權(quán)，來對(duì)用于鎖存陣列250的每一級(jí)的 觸發(fā)器251，. . .，260的鎖存信號(hào)271，. . . 280進(jìn)行編碼，并輸出那些編碼信號(hào)Q1至Q1024。 然而，當(dāng)延遲電路625的延遲量由基準(zhǔn)電壓203改變時(shí)，也必須改變?nèi)绾竺枋龅挠糜阪i存信 號(hào)271，...，280的編碼的加權(quán)。因此，在這種情況下加權(quán)編碼器690會(huì)基于從電源電壓控 制電路630輸出的VA601改變加權(quán)。在用于鎖存陣列250的每一級(jí)中的觸發(fā)器251，...， 260的鎖存信號(hào)271，...，280然后通過對(duì)應(yīng)于延遲單元211，...，220的級(jí)數(shù)的改變的加權(quán) 來被編碼，并且被輸出為編碼信號(hào)Q1至Q1024。換句話說，加權(quán)編碼器690是通過鎖存信號(hào) 271-280和VA601輸入的，并且輸出編碼信號(hào)Q1至Q1024。
[0117] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。在本實(shí)施例的模 擬-數(shù)字轉(zhuǎn)換器600中，假定電源電壓控制電路630能夠?qū)⒒鶞?zhǔn)電壓203例如改變?yōu)閂refl、 Vref2 和 Vref3(Vrefl>Vref2>Vref3)。當(dāng)基準(zhǔn)電壓 203 為 Vrefl、Vref2 和 Vref3 時(shí)，假定 延遲電路625的延遲量分別改變到td21、td22和td23。
[0118] 電源電壓控制電路630將對(duì)應(yīng)被輸出的基準(zhǔn)電壓203的值的VA601輸出到加權(quán) 編碼器690。根據(jù)VA601，加權(quán)編碼器690輸出與偏移相加的編碼信號(hào)Q1至Q1024。如果 VA601例如表示基準(zhǔn)電壓203 = Vrefl，則偏移被設(shè)定為正的偏移。另一方面，如果VA601 表示基準(zhǔn)電壓203 = Vref3,則偏移被設(shè)定為負(fù)的偏移。
[0119] 更具體地，當(dāng)電源電壓控制電路630設(shè)定基準(zhǔn)電壓203為Vref 2并且延遲電路625 的延遲量為td22時(shí)，假定延遲時(shí)鐘信號(hào)在時(shí)刻T1輸入到觸發(fā)器251-260。而且，假定時(shí)鐘 信號(hào)202在延遲單元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0在1. 4V至 1. 6V的范圍內(nèi)。當(dāng)電源電壓控制電路630將基準(zhǔn)電壓203設(shè)定為Vrefl時(shí)，延遲電路625 的延遲量被減少到td21 (<td22)。延遲時(shí)鐘信號(hào)205在時(shí)刻ΤΙ-Λ T1以這種方式輸入到觸 發(fā)器251至260。因此，在與模擬輸入信號(hào)201的電壓V0相同的電壓范圍（1.4V至1.6V) 中，時(shí)鐘信號(hào)202僅在時(shí)刻ΤΙ- Λ Τ1在延遲單元215-1至215-64之前傳輸。換句話說，當(dāng) 延遲電路625的延遲量減少到td21時(shí)，在時(shí)刻Τ1-ΛΤ1，時(shí)鐘信號(hào)202在延遲單元215-1 至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0例如在1.5V至1.7V的范圍內(nèi)（升高 〇. IV)。換句話說，由模擬-數(shù)字轉(zhuǎn)換器600檢測(cè)到的模擬輸入電壓范圍被整體向高電壓側(cè) 移位。在上面描述的不例中，模擬輸入電壓范圍向高電壓側(cè)移位0. 1伏部分。對(duì)于對(duì)應(yīng)于模 擬輸入電壓范圍的上升的鎖存信號(hào)271-280,基于VA601，通過應(yīng)用處理以增加與向高電壓 側(cè)移位的電壓等效的碼量，加權(quán)編碼器690由此產(chǎn)生編碼信號(hào)Q1至Q1024。在上面描述的 示例中，加權(quán)編碼器690應(yīng)用處理以基于VA601針對(duì)鎖存信號(hào)271至280增加用作與0. IV 等效的碼量的32個(gè)碼，并生成編碼信號(hào)Q1至Q1024。
[0120] 以相同的方式，當(dāng)電源電壓控制電路630將基準(zhǔn)電壓203設(shè)定為Vref3時(shí)，延遲電 路625的延遲量增加到td23 (>td22)。延遲時(shí)鐘信號(hào)205在時(shí)刻T1+Λ T1被以這種方式輸 入到觸發(fā)器251至260。因此，在時(shí)刻Τ1+Λ Τ1，在與作為模擬輸入信號(hào)201的電壓V0相 同的電壓范圍（1.4V至1.6V)中，時(shí)鐘信號(hào)202首先傳輸?shù)窖舆t單元215-1至215-64。換 句話說，當(dāng)延遲電路625的延遲量增加到td23時(shí)，在時(shí)刻ΤΙ-Λ Τ1，時(shí)鐘信號(hào)202在延遲單 元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0例如在1. 3V至1. 5V的范圍內(nèi) (下降0. IV)。就是說，由模擬-數(shù)字轉(zhuǎn)換器600檢測(cè)到的模擬輸入電壓范圍被整體向低電 壓側(cè)移位。在上面描述的不例中，模擬輸入電壓范圍向低電壓側(cè)移位0.1伏部分。對(duì)于對(duì) 應(yīng)于模擬輸入電壓范圍的下降的鎖存信號(hào)271至280,基于VA601，通過應(yīng)用處理以減少與 向低電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器690由此產(chǎn)生編碼信號(hào)Q1至Q1024。在上 面描述的示例中，加權(quán)編碼器690應(yīng)用處理以基于VA601針對(duì)鎖存信號(hào)271至280減少用 作與0. IV等效的碼量的32個(gè)碼，并生成編碼信號(hào)Q1至Q1024。
[0121] 基于上面的描述，下面能夠說明關(guān)于本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器600。當(dāng)電源電 壓控制電路630將基準(zhǔn)電壓203設(shè)定為Vref2時(shí)，假定對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高位精度 的輸入范圍為：V m22_ Λ Vm22至Vm22+ Λ Vm22。換句話說，在延遲單元切換的時(shí)刻，輸入Vm22_ Λ Vm22 至Vm22+Δ vm22被輸入作為模擬輸入信號(hào)201，呈現(xiàn)與延遲時(shí)鐘信號(hào)205從低電平到高電平的 上升等效的值。換句話說，輸入Vm22- Λ Vm22至Vm22+ Λ Vm22作為模擬輸入信號(hào)201，在延遲時(shí)鐘 信號(hào)205的上升時(shí)刻將時(shí)鐘信號(hào)202傳送到延遲單元215-1至215-64。
[0122] 當(dāng)電源電壓控制電路630將基準(zhǔn)電壓203設(shè)定為Vrefl時(shí)，延遲電路625中的延 遲量被減少到td21。延遲時(shí)鐘信號(hào)205以這種方式在快的時(shí)刻從低電平到高電平升高僅該 部分（Λ T2 = td22 - td21)。從而，延遲單元輸出信號(hào)231至240在比時(shí)鐘信號(hào)202傳輸?shù)?延遲單元215-1至215-64更快的時(shí)刻被鎖存。因此，對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高的位精度 的輸入范圍是諸如與V m22- Λ Vm22至Vm22+ Λ Vm22相比時(shí)鐘傳輸變得更快的電壓范圍。換句話 說，對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高的位精度的輸入范圍可以改變到高電壓范圍。當(dāng)基準(zhǔn)電壓 203設(shè)定為VREF1時(shí)，模擬輸入信號(hào)201的電壓范圍能夠設(shè)定為V m21- Λ Vm21至Vm21+ Λ Vm21 (其 中Vm21>Vm22)。該狀態(tài)大體上對(duì)應(yīng)于圖7B。
[0123] 另一方面，當(dāng)電源電壓控制電路630將基準(zhǔn)電壓203改變到Vref3時(shí)，延遲電路 625中的延遲量增加到td23。延遲時(shí)鐘信號(hào)205以這種方式在延遲的時(shí)刻從低電平到高 電平升高僅該部分（At2 = td22-td21)。從而，延遲單元輸出信號(hào)231至240在比時(shí)鐘 信號(hào)202傳輸?shù)窖舆t單元215-1至215-64更慢的時(shí)刻被鎖存。對(duì)于模擬-數(shù)字轉(zhuǎn)換具有 高的位精度的輸入范圍是諸如與V m22-Λ Vm22至Vm22+ Λ Vm22相比時(shí)鐘傳輸變得更慢的電壓范 圍。換句話說，對(duì)于模擬-數(shù)字轉(zhuǎn)換具有高的位精度的輸入范圍能夠改變到低電壓范圍。 當(dāng)基準(zhǔn)電壓203設(shè)定為Vr ef3時(shí)，模擬輸入信號(hào)201的電壓范圍能夠設(shè)定為Vm23-AVm23至 νπ23+ΔVm23(其中Vm23>Vm22)。該狀態(tài)大體上對(duì)應(yīng)于圖7A。
[0124] 在本實(shí)施例中，當(dāng)電源電壓控制電路630將基準(zhǔn)電壓203設(shè)定為高，諸如設(shè)定到 Vrefl，以及將延遲電路625的延遲量減少到td21時(shí)，在能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換 的延遲單元215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0變得相對(duì)高。因此， 當(dāng)必須以高的精度測(cè)量的模擬輸入信號(hào)201的電壓V0的電壓范圍相對(duì)高時(shí)，VA601增加基 準(zhǔn)電壓203。能夠以這種方式增加能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至 215-64的電壓范圍。
[0125] 然而，當(dāng)電源電壓控制電路630將基準(zhǔn)電壓203設(shè)定為低，諸如設(shè)定到Vref3,以 及延遲電路625的延遲量增加到td23時(shí)，在能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元 215-1至215-64當(dāng)中傳輸?shù)哪M輸入信號(hào)201的電壓V0變得相對(duì)低。因此，當(dāng)必須以高 的精度測(cè)量的模擬輸入信號(hào)201的電壓V0的電壓范圍相對(duì)低時(shí)，VA601能夠降低基準(zhǔn)電壓 203。能夠以這種方式降低能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64 的電壓范圍。
[0126] 本實(shí)施例也能夠呈現(xiàn)與第一實(shí)施例相同的效果。而且，如上所述，在本實(shí)施例中， 添加用于增加模擬-數(shù)字轉(zhuǎn)換的位精度的基準(zhǔn)電壓通知信號(hào)（VA) 601，并且模擬輸入信號(hào) 201的輸入范圍能夠自由地改變。因此能夠?qū)⒛M-數(shù)字轉(zhuǎn)換器600應(yīng)用到具有不同類型 的電壓范圍的模擬輸入信號(hào)。
[0127] 第五實(shí)施例
[0128] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實(shí)施例與第一至 第四實(shí)施例的不同點(diǎn)在于，應(yīng)用數(shù)字控制電源器件作為第一至第四實(shí)施例中任何一個(gè)描述 的模擬-數(shù)字轉(zhuǎn)換器。在下文下面的描述主要涵蓋不同點(diǎn)。
[0129] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖11是示 出用作本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器928的半導(dǎo)體器件的數(shù)字控制電源器件900的結(jié)構(gòu)的 示例的框圖。用作本實(shí)施例的半導(dǎo)體器件的數(shù)字控制電源器件900包括輸出晶體管970、模 擬-數(shù)字轉(zhuǎn)換器928、驅(qū)動(dòng)電路960和控制電路981。
[0130] 模擬-數(shù)字轉(zhuǎn)換器928是第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200、第二實(shí)施例的模 數(shù)變換器400、第三實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器500和第四實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器600 中的任一個(gè)。模擬-數(shù)字轉(zhuǎn)換器928被輸入有平滑的輸出電壓902 (模擬輸入信號(hào)201)，并 且被輸入有時(shí)鐘信號(hào)921、基準(zhǔn)電壓922和來自控制電路981的控制信號(hào)925 (當(dāng)模擬-數(shù) 字轉(zhuǎn)換器為400、500、600時(shí)），并輸出模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)923 (206)。
[0131] 控制電路981控制驅(qū)動(dòng)電路960的操作?？刂齐娐?81輸出PWM信號(hào)951以基于 輸出目標(biāo)值911和模擬-數(shù)字轉(zhuǎn)換器輸出信號(hào)923來控制驅(qū)動(dòng)電路960,并輸出時(shí)鐘信號(hào) 921、基準(zhǔn)電壓922和控制信號(hào)925。驅(qū)動(dòng)電路960輸出驅(qū)動(dòng)器輸出信號(hào)961，以基于從控制 電路981輸出的PWM信號(hào)951驅(qū)動(dòng)耦合到負(fù)載1000的輸出晶體管970。
[0132] 輸出晶體管（P0WM0S) 970 -端耦合到DC電源901，另一端耦合到負(fù)載1000。輸出 晶體管（P0WM0S)970是通過接通和關(guān)斷調(diào)整驅(qū)動(dòng)電路960的驅(qū)動(dòng)器輸出信號(hào)961來控制 的，并輸出對(duì)應(yīng)于驅(qū)動(dòng)器輸出信號(hào)961的數(shù)字控制電源輸出電壓903。數(shù)字控制電源輸出電 壓903是由電感器971和電容器（電容）972平滑的，并且用作平滑輸出電壓902,和用于模 擬-數(shù)字轉(zhuǎn)換器928 (200、400、500、600)的輸入。
[0133] 控制電路981包含輸出目標(biāo)值寄存器910和模擬-數(shù)字轉(zhuǎn)換器920、加法器930、 電源控制器940和PWM發(fā)生器950。
[0134] 輸出目標(biāo)值寄存器910將用于模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)923 (模擬-數(shù)字轉(zhuǎn)換輸 出信號(hào)206)的輸出目標(biāo)值911輸出到模擬-數(shù)字控制器920和加法器930。輸出目標(biāo)值 911是用于平滑輸出電壓902的目標(biāo)值。
[0135] 模擬-數(shù)字轉(zhuǎn)換器920基于輸出目標(biāo)值911輸出時(shí)鐘信號(hào)921 (202)、基準(zhǔn)電壓 922 (203)和控制信號(hào)925 (DSEL401、VSEL501、VA601)。特別設(shè)定控制信號(hào)925使得包括輸 出目標(biāo)值911的電壓范圍和延遲單元215-216的電壓范圍彼此大體上匹配。
[0136] 加法器930計(jì)算兩個(gè)量之間的差，并基于輸出目標(biāo)值911和模擬-數(shù)字轉(zhuǎn)換輸出 信號(hào)923(206)輸出該差作為目標(biāo)值差分信號(hào)931。
[0137] 電源控制器940基于諸如PID(比例、積分、導(dǎo)數(shù)）的控制和基于目標(biāo)值差分信號(hào) 931輸出計(jì)算的電源控制數(shù)據(jù)941。
[0138] PWM發(fā)生器950基于電源控制數(shù)據(jù)941產(chǎn)生PWM信號(hào)，并將其輸出為PWM信號(hào)951。
[0139] 數(shù)字控制電源器件可包括在一個(gè)半導(dǎo)體芯片內(nèi)的模擬-數(shù)字轉(zhuǎn)換器928和控制電 路981?；蛘?，模擬-數(shù)字轉(zhuǎn)換器928、控制電路981和驅(qū)動(dòng)電路960可包含在一個(gè)半導(dǎo)體 芯片內(nèi)作為控制電路980。控制電路980和輸出晶體管970可包括在一個(gè)半導(dǎo)體芯片中。
[0140] 接下來描述本實(shí)施例的數(shù)字控制電源器件的操作。圖12是示出通過本實(shí)施例的 數(shù)字控制電源器件的運(yùn)算處理（操作）的流程圖。
[0141] 外部控制電路例如將每個(gè)寄存器和數(shù)字控制電源器件900中的設(shè)定值設(shè)定為初 始狀態(tài)（步驟S901)。接下來控制電路將用于平滑輸出電壓902的目標(biāo)值設(shè)定為輸出目標(biāo) 值寄存器910的輸出目標(biāo)值911 (步驟S902)。接下來模擬-數(shù)字控制器920根據(jù)輸出目標(biāo) 值911調(diào)節(jié)并輸出控制信號(hào)925 (步驟S903)。然而，模擬-數(shù)字轉(zhuǎn)換器928改變控制信號(hào) 925。當(dāng)利用第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200時(shí)，不使用控制信號(hào)925。當(dāng)使用第二實(shí) 施例的模擬-數(shù)字轉(zhuǎn)換器400時(shí)，控制信號(hào)925是對(duì)應(yīng)于DSEL401的信號(hào)。當(dāng)使用第三實(shí) 施例的模擬-數(shù)字轉(zhuǎn)換器500時(shí)，控制信號(hào)925是對(duì)應(yīng)于VSEL501的信號(hào)。當(dāng)使用第四實(shí) 施例的模擬-數(shù)字轉(zhuǎn)換器600時(shí)，控制信號(hào)925是對(duì)應(yīng)于VA601的信號(hào)。
[0142] 模擬-數(shù)字轉(zhuǎn)換器928基于控制信號(hào)925調(diào)節(jié)延遲量，并基于由模擬-數(shù)字轉(zhuǎn)換 器920產(chǎn)生的基準(zhǔn)電壓922 (203)和時(shí)鐘信號(hào)921 (202)以及平滑輸出電壓902 (模擬輸入 信號(hào)201)來執(zhí)行模擬-數(shù)字轉(zhuǎn)換。模擬-數(shù)字轉(zhuǎn)換器928輸出該模擬-數(shù)字轉(zhuǎn)換的結(jié)果 作為模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)923 (206)(步驟S904)。
[0143] 加法器930基于輸出目標(biāo)值911和模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)923得到兩個(gè)輸入之 間的編碼的差，并輸出目標(biāo)值差信號(hào)931 (步驟S905)?；谀繕?biāo)值差信號(hào)931，通過數(shù)字處 理，諸如通過PID控制和通過數(shù)字濾波器處理，電源控制器940計(jì)算由PWM發(fā)生器950產(chǎn)生 的PWM信號(hào)的占空比值。然后電源控制器940將那些處理結(jié)果輸出到PWM發(fā)生器950作為 電源控制數(shù)據(jù)941 (步驟S906)。PWM生成器950將電源控制數(shù)據(jù)941中所示的占空比值轉(zhuǎn) 換為PWM波形，并將其作為PWM信號(hào)951輸出到驅(qū)動(dòng)電路960。驅(qū)動(dòng)電路960生成驅(qū)動(dòng)器輸 出信號(hào)961以基于PWN信號(hào)951驅(qū)動(dòng)用作負(fù)載的輸出晶體管970,并將該驅(qū)動(dòng)輸出信號(hào)961 輸出到輸出晶體管970 (步驟S907)。
[0144] 輸出晶體管970輸出對(duì)應(yīng)于驅(qū)動(dòng)器輸出信號(hào)961的數(shù)字控制電源輸出電壓 903 (高電平輸出電壓依賴于DC電源901)。由導(dǎo)致平滑輸出電壓902的電感器971和電容 器（電容）972平滑的數(shù)字控制電源輸出電壓903用作輸出電源電壓，和用于模擬-數(shù)字轉(zhuǎn) 換器928的輸入（步驟S908)。
[0145] 接下來，模擬-數(shù)字控制器920決定是否結(jié)束從步驟S904到步驟S908的序列。如 果不結(jié)束該序列（步驟909中為否），則操作返回步驟S904 ;如果結(jié)束該序列（步驟S909 中為是），則終止控制。
[0146] 圖13是示出當(dāng)利用本實(shí)施例的數(shù)字控制電源器件時(shí)的平滑輸出電壓的瞬態(tài)特性 的曲線圖。橫軸表示時(shí)間，縱軸表示平滑輸出電壓902。圖14是示出利用本實(shí)施例的數(shù)字 控制電源器件的模擬-數(shù)字轉(zhuǎn)換器輸出的瞬時(shí)特性的曲線圖。橫軸表示時(shí)間，縱軸表示模 擬-數(shù)字轉(zhuǎn)換輸出信號(hào)923。該圖中的示例示出了模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)923的預(yù)期值 為512的情形。
[0147] 在這些圖中，平行于縱軸的線示出了模擬-數(shù)字轉(zhuǎn)換器采樣時(shí)段。橫軸上的時(shí)間 〇表示最初執(zhí)行的步驟S904。在每個(gè)采樣時(shí)段重復(fù)執(zhí)行從步驟S904到步驟S908的操作。
[0148] 例如在第二實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400中，在每個(gè)采樣時(shí)段采樣平滑輸出電 壓902,并執(zhí)行模擬-數(shù)字轉(zhuǎn)換。在第二實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器400中，當(dāng)DSEL401的 延遲量為中等（td2)時(shí)，列出延遲單元陣列210中的延遲量的比率，從開始的順序?yàn)椋?56, 128,64,32，1. . . 1(64項(xiàng)），32,64，128,256。當(dāng)輸入圖13中的平滑輸出電壓902時(shí)的模 擬-數(shù)字轉(zhuǎn)換輸出信號(hào)923因此會(huì)聚到目標(biāo)值512,同時(shí)示出了諸如圖14中所示的轉(zhuǎn)換特 性。在這種情況下，在目標(biāo)值附近的范圍內(nèi)需要高位精度，然而在所有其它范圍內(nèi)，高位精 度不是這么重要。通過增加目標(biāo)值附近的范圍內(nèi)的位精度，以及在所有其他范圍內(nèi)將位精 度降低到相對(duì)低的量，由此本實(shí)施例能夠提高目標(biāo)值附近的位精度，并且顯著減少了電路 表面積。
[0149] 在本實(shí)施例中，相比利用現(xiàn)有技術(shù)的TDC的模擬-數(shù)字轉(zhuǎn)換器，將第一至第四實(shí)施 例中任何一個(gè)的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到數(shù)字控制電源器件900允許降低模擬-數(shù)字轉(zhuǎn)換 器本身的表面積大約90%。對(duì)于這種大的降低的原因與第一實(shí)施例中描述的相同。而且， 將第一至第四實(shí)施例中任何一個(gè)的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到數(shù)字控制電源器件900,伴隨 減少模擬-數(shù)字轉(zhuǎn)換器中的元件數(shù)量一起減少功耗，并且允許提升數(shù)字控制電源器件的轉(zhuǎn) 換效率。
[0150] 第六實(shí)施例
[0151] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實(shí)施例與第一至 第四實(shí)施例的不同點(diǎn)在于，第一至第四實(shí)施例中任何一個(gè)中描述的模擬-數(shù)字轉(zhuǎn)換器可應(yīng) 用到用于無線通信的收發(fā)器器件。在下文中，下面的描述主要涵蓋不同點(diǎn)。
[0152] 接下來描述包括本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖15是示 出用作包含本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器1300的半導(dǎo)體器件的用于無線通信的收發(fā)器器 件1100的結(jié)構(gòu)的示例的框圖。該圖中的示例僅示出了直至接收側(cè)的解調(diào)器的結(jié)構(gòu)。用作 本實(shí)施例的半導(dǎo)體器件的用于無線通信的收發(fā)器器件1100包括模擬接收器單元1200、模 擬-數(shù)字轉(zhuǎn)換器1300和解調(diào)器1400。
[0153] 模擬接收器單元1200包括BPF(帶通濾波器）1210、LNA(低噪聲放大器）1220、 MIX(混頻器）1230、PLL(鎖相環(huán)）1240、LPF(低通濾波器）1250和VGA(可變?cè)鲆娣糯?器）1260。模擬接收器單元1200處理在天線接收到的無線電（無線）信號(hào)，并輸出正側(cè)的 模擬接收信號(hào)以及負(fù)側(cè)的模擬接收信號(hào)。
[0154] 模擬-數(shù)字轉(zhuǎn)換器1300是第一實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器200、第二實(shí)施例的模 擬-數(shù)字轉(zhuǎn)換器400、第三實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器500或者第四實(shí)施例的模擬-數(shù)字轉(zhuǎn) 換器600中的任何一個(gè)。然而，模擬-數(shù)字轉(zhuǎn)換器1300包括用于正側(cè)和負(fù)側(cè)的兩個(gè)系統(tǒng)。 正側(cè)模擬-數(shù)字轉(zhuǎn)換器1300執(zhí)行正側(cè)模擬接收信號(hào)（模擬輸入信號(hào)201)的模擬-數(shù)字 轉(zhuǎn)換，并將正側(cè)模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)（206)輸出到解調(diào)器1400。負(fù)側(cè)模擬-數(shù)字轉(zhuǎn)換 器1300以同樣的方式執(zhí)行負(fù)側(cè)模擬接收信號(hào)（模擬輸入信號(hào)201)的模擬-數(shù)字轉(zhuǎn)換，并 將這些信號(hào)作為負(fù)側(cè)模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)（206)輸出到解調(diào)器1400。然而，時(shí)鐘信號(hào) (202)、基準(zhǔn)電壓（203)、控制信號(hào)（DSEL401 (模擬-數(shù)字轉(zhuǎn)換器400))、VSEL501 (模擬-數(shù) 字轉(zhuǎn)換器500)和VA601 (模擬-數(shù)字轉(zhuǎn)換器600))例如從圖中未示出的控制電路供應(yīng)。
[0155] 解調(diào)器1400基于正側(cè)模擬-數(shù)字轉(zhuǎn)換輸出信號(hào)（206)和負(fù)側(cè)模擬-數(shù)字轉(zhuǎn)換輸 出信號(hào)（206)解調(diào)接收信號(hào)。
[0156] 圖16是示出本實(shí)施例的模擬-數(shù)字轉(zhuǎn)換器1300的輸入電壓的時(shí)間變化的曲線 圖?？v軸表不模擬輸入信號(hào)到模擬-數(shù)字轉(zhuǎn)換器1300的輸入電壓，橫軸表不時(shí)間。模擬 接收器單元1200決定從VGA1260輸出的模擬接收信號(hào)的輸出范圍。該輸出范圍是對(duì)于模 擬-數(shù)字轉(zhuǎn)換器1300中的高位精度所需的電壓范圍。因此以設(shè)定的（調(diào)節(jié)的）該電壓范 圍使用模擬-數(shù)字轉(zhuǎn)換器1300,以覆蓋模擬-數(shù)字轉(zhuǎn)換器1300中具有高位精度的輸入范 圍。在用于模擬接收信號(hào)的輸出范圍中需要這種方式的高位精度，然而，在所有其他范圍不 需要這種高位精度。因此本實(shí)施例能夠提高模擬接收信號(hào)的輸出范圍內(nèi)的位精度，并且在 所有其他的范圍內(nèi)將位精度減少到相對(duì)低的量，使得本實(shí)施例能夠升高需要的范圍內(nèi)的位 精度且顯著地減少了整體電路表面積。
[0157] 在本實(shí)施例中，相比利用現(xiàn)有技術(shù)的TDC的模擬-數(shù)字轉(zhuǎn)換器，將第一至第四實(shí) 施例中任何一個(gè)的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到用于無線通信的收發(fā)器器件1100允許減少模 擬-數(shù)字轉(zhuǎn)換器本身的表面積大約90%。對(duì)于這種大的減少的原因與第一實(shí)施例中描述的 相同。而且，將第一至第四實(shí)施例中任何一個(gè)的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到用于無線通信的 收發(fā)器器件1100,伴隨著減少模擬-數(shù)字轉(zhuǎn)換器中的元件數(shù)量一起減少功耗，并且尤其是 對(duì)于抑制手持設(shè)備中的電池?fù)p耗也是令人滿意的。
[0158] 基于實(shí)施例描述了由本發(fā)明人作出的發(fā)明，然而本發(fā)明不受本發(fā)明的實(shí)施例的限 制，并且不必說，不脫離本發(fā)明的精神和范圍的任何形式的修改和改寫都是允許的。
【權(quán)利要求】
1. 一種半導(dǎo)體器件，包括： 模擬-數(shù)字轉(zhuǎn)換電路， 其中，所述模擬-數(shù)字轉(zhuǎn)換電路包括： 延遲單元陣列，所述延遲單元陣列包含串聯(lián)耦合的η個(gè)延遲單元，所述延遲單元陣列 接收基準(zhǔn)時(shí)鐘信號(hào)，并且利用模擬輸入信號(hào)作為每一級(jí)中的延遲單元的電源電壓，η是2以 上的自然數(shù)；和 編碼器，所述編碼器對(duì)所述延遲單元陣列的每一級(jí)中的延遲單元的輸出信號(hào)進(jìn)行編 碼， 其中，所述η個(gè)延遲單元包括對(duì)于每個(gè)延遲單元加權(quán)的延遲量，并且 其中，所述編碼器通過與延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)地加權(quán)，來對(duì)所述延遲單元陣列的 每一級(jí)中的延遲單元的輸出信號(hào)進(jìn)行編碼。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述編碼器包括： 鎖存陣列，所述鎖存陣列包括η個(gè)觸發(fā)器，以響應(yīng)公共延遲時(shí)鐘信號(hào)來鎖存η個(gè)延遲單 兀輸出信號(hào)；和 鎖存信號(hào)編碼器，所述鎖存信號(hào)編碼器通過與延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)地加權(quán)，來對(duì) 所述鎖存陣列的每一級(jí)中的觸發(fā)器的鎖存信號(hào)進(jìn)行編碼。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，所述鎖存信號(hào)編碼器包括： 加權(quán)編碼器，所述加權(quán)編碼器輸出通過與延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)地加權(quán)來進(jìn)行編碼 后的、所述鎖存陣列的每一級(jí)中的所述觸發(fā)器的鎖存信號(hào)；和 二進(jìn)制轉(zhuǎn)換編碼器，所述二進(jìn)制轉(zhuǎn)換編碼器用于執(zhí)行編碼后的信號(hào)的二進(jìn)制轉(zhuǎn)換。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述延遲單元陣列的第一級(jí)延遲單元響應(yīng)于對(duì)延遲量進(jìn)行調(diào)整的延遲量控制信 號(hào)，來增加或減少所述第一級(jí)延遲單元的延遲量，并且 其中，所述編碼器響應(yīng)于所述延遲量控制信號(hào)，對(duì)于η個(gè)延遲單元中的每個(gè)，來改變與 延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)的加權(quán)。
5. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，能夠改變所述延遲時(shí)鐘信號(hào)的輸出時(shí)刻，并且 其中，所述鎖存信號(hào)編碼器響應(yīng)于所述延遲時(shí)鐘信號(hào)的輸出時(shí)刻的改變，對(duì)于η個(gè)延 遲單元中的每個(gè)，來改變與延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)的加權(quán)。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件， 其中，所述編碼器進(jìn)一步包括輸出所述延遲時(shí)鐘信號(hào)的延遲電路， 其中，所述延遲電路響應(yīng)于對(duì)所述延遲時(shí)鐘信號(hào)的輸出時(shí)刻進(jìn)行調(diào)整的的基準(zhǔn)電壓電 路延遲量控制信號(hào)，來加速或延遲所述延遲時(shí)鐘信號(hào)的輸出時(shí)刻，并且 其中，所述鎖存信號(hào)編碼器響應(yīng)于所述基準(zhǔn)電壓電路延遲量控制信號(hào)，對(duì)于η個(gè)延遲 單元中的每個(gè)，來改變與延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)的加權(quán)。
7. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件， 其中，所述編碼器進(jìn)一步包括： 延遲電路，所述延遲電路輸出延遲時(shí)鐘信號(hào)；和 電源電壓控制電路，所述電源電壓控制電路將用于對(duì)所述延遲時(shí)鐘信號(hào)的所述輸出時(shí) 刻進(jìn)行調(diào)整的基準(zhǔn)電壓，輸出作為所述延遲電路的電源電壓， 其中，所述鎖存信號(hào)編碼器響應(yīng)于與所述基準(zhǔn)電壓的大小相對(duì)應(yīng)的基準(zhǔn)電壓通知信 號(hào)，對(duì)于η個(gè)延遲單元中的每個(gè)，來改變與延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)的加權(quán)。
8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括： 驅(qū)動(dòng)電路，所述驅(qū)動(dòng)電路用于驅(qū)動(dòng)輸出晶體管；和 控制電路，所述控制電路用于調(diào)整所述驅(qū)動(dòng)電路， 其中，所述模擬-數(shù)字轉(zhuǎn)換電路利用所述輸出晶體管的輸出電壓來作為模擬輸入信 號(hào)，并且輸出數(shù)字輸出信號(hào)，并且 其中，所述控制電路基于所述數(shù)字輸出信號(hào)和輸出目標(biāo)值，來輸出用于調(diào)整所述驅(qū)動(dòng) 電路的控制信號(hào)。
9. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括： 模擬接收器單元，所述模擬接收器單元用于對(duì)在天線處接收到的無線信號(hào)進(jìn)行處理， 并且輸出模擬接收信號(hào)；和 解調(diào)器， 其中，所述模擬-數(shù)字轉(zhuǎn)換電路利用所述模擬接收信號(hào)來作為模擬輸入信號(hào)，并且輸 出數(shù)字輸出信號(hào)，并且 其中，所述解調(diào)器解調(diào)所述數(shù)字輸出信號(hào)。
10. -種半導(dǎo)體器件的操作方法， 所述半導(dǎo)體器件包括： 模擬-數(shù)字轉(zhuǎn)換電路，所述模擬-數(shù)字轉(zhuǎn)換電路具有： 包含串聯(lián)耦合的η個(gè)延遲單元的延遲單元陣列，η為2以上的自然數(shù)；和 編碼器，并且 所述η個(gè)延遲單元包含對(duì)于每個(gè)所述延遲單元加權(quán)的延遲量， 所述半導(dǎo)體器件的操作方法包括以下各步驟： 經(jīng)由延遲單元陣列，輸入基準(zhǔn)時(shí)鐘信號(hào)，并且利用模擬輸入信號(hào)來作為每個(gè)延遲單元 級(jí)的電源電壓；以及 通過與延遲單元級(jí)的級(jí)數(shù)相對(duì)應(yīng)地加權(quán)，經(jīng)由編碼器來對(duì)所述延遲單元陣列的每一級(jí) 中的延遲單元的輸出信號(hào)進(jìn)行編碼，并且將編碼后的輸出信號(hào)輸出作為數(shù)字輸出信號(hào)。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件的操作方法，所述半導(dǎo)體器件進(jìn)一步包括驅(qū)動(dòng) 電路和控制電路， 所述操作方法包括以下各步驟： 經(jīng)由所述模擬-數(shù)字轉(zhuǎn)換電路，將輸出晶體管的輸出電壓作為模擬輸入信號(hào)來輸入， 并且輸出所述數(shù)字輸出信號(hào)； 經(jīng)由所述控制電路，來輸出控制信號(hào)，該控制信號(hào)用于基于所述數(shù)字輸出信號(hào)和輸出 目標(biāo)值對(duì)所述驅(qū)動(dòng)電路進(jìn)行控制；以及 通過所述驅(qū)動(dòng)電路，來驅(qū)動(dòng)所述輸出晶體管。
12. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件的操作方法，所述半導(dǎo)體器件進(jìn)一步包括模擬 接收器單元和解調(diào)器， 所述操作方法包括以下各步驟： 經(jīng)由所述模擬接收器單元，對(duì)在天線處接收到的無線信號(hào)進(jìn)行處理，并且輸出模擬接 收信號(hào)； 經(jīng)由所述模擬-數(shù)字轉(zhuǎn)換電路，輸入所述模擬接收信號(hào)來作為模擬輸入信號(hào)，并且輸 出數(shù)字輸出信號(hào)；以及 在所述解調(diào)器中，解調(diào)所述數(shù)字輸出信號(hào)。
【文檔編號(hào)】H03M1/12GK104218951SQ201410236330
【公開日】2014年12月17日 申請(qǐng)日期:2014年5月30日 優(yōu)先權(quán)日:2013年5月30日
【發(fā)明者】川野孝浩 申請(qǐng)人:瑞薩電子株式會(huì)社