半導(dǎo)體集成電路器件的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)一種半導(dǎo)體集成電路器件，能夠提高半導(dǎo)體集成電路器件的性能。作為電流監(jiān)控電路，半導(dǎo)體集成電路器件具有由n溝道型的MISFET相互串聯(lián)連接而成的電路。基于向p型的溝道型的MISFET施加基板偏壓的狀態(tài)下的速度監(jiān)控電路的延遲時(shí)間，來(lái)確定向p溝道型的MISFET施加的基板偏壓(Vbp)的電壓值(Vbp1)。接下來(lái)，在將基板偏壓(Vbp1)施加于電流監(jiān)控電路的p溝道型的MISFET、且將基板偏壓(Vbn)施加于電流監(jiān)控電路的n溝道型的MISFET的狀態(tài)下，基于在n溝道型的MISFET中流動(dòng)的電流，來(lái)確定向n溝道型的MISFET施加的基板偏壓(Vbn)的電壓值(Vbn1)。
【專(zhuān)利說(shuō)明】半導(dǎo)體集成電路器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路器件，例如，能夠適合利用于具有形成在半導(dǎo)體襯底上的半導(dǎo)體元件的半導(dǎo)體集成電路器件。

【背景技術(shù)】
[0002]隨著LSI (Large Scale Integrated circuit)等半導(dǎo)體集成電路器件所包含的半導(dǎo)體兀件的精微化，MISFET(Metal Insulator Semiconductor Field Effect Transistor)等場(chǎng)效應(yīng)晶體管的閾值電壓等、半導(dǎo)體元件的特性的偏差增大。作為用于補(bǔ)償這樣的半導(dǎo)體元件的特性偏差的技術(shù)，存在向半導(dǎo)體襯底施加基板偏壓的技術(shù)。通過(guò)向形成有MISFET的半導(dǎo)體襯底施加基板偏壓，能夠控制MISFET的閾值電壓來(lái)補(bǔ)償閾值電壓的偏差。
[0003]在日本特開(kāi)2001-156261號(hào)公報(bào)(專(zhuān)利文獻(xiàn)I)中公開(kāi)有如下技術(shù):相對(duì)于由MISFET構(gòu)成的主電路具有速度監(jiān)控電路及基板偏壓控制電路，以使與動(dòng)作速度對(duì)應(yīng)地設(shè)定的速度信號(hào)和與動(dòng)作速度對(duì)應(yīng)的速度檢測(cè)信號(hào)一致的方式來(lái)生成基板偏壓。
[0004]在日本特開(kāi)平8-274620號(hào)公報(bào)(專(zhuān)利文獻(xiàn)2)中公開(kāi)有如下技術(shù):將基板偏壓依存型的振蕩電路的基板偏壓與主電路的基板偏壓共用化，并根據(jù)動(dòng)作模式來(lái)控制構(gòu)成主電路的MISFET的閾值電壓。
[0005]在日本特開(kāi)2009-44220號(hào)公報(bào)(專(zhuān)利文獻(xiàn)3)中公開(kāi)有如下技術(shù):通過(guò)向MISFET的背柵施加基板偏壓，控制閾值電壓來(lái)補(bǔ)償MISFET的閾值電壓的偏差。
[0006]在日本特開(kāi)2009-64860號(hào)公報(bào)(專(zhuān)利文獻(xiàn)4)中公開(kāi)有如下技術(shù):在SOI (SiliconOn Insulator)基板的主面上形成有MISFET，通過(guò)向MISFET下的支承基板施加基板偏壓來(lái)控制閾值電壓。
[0007]現(xiàn)有技術(shù)文獻(xiàn)
[0008]專(zhuān)利文獻(xiàn)
[0009]專(zhuān)利文獻(xiàn)1:日本特開(kāi)2001-156261號(hào)公報(bào)
[0010]專(zhuān)利文獻(xiàn)2:日本特開(kāi)平8-274620號(hào)公報(bào)
[0011]專(zhuān)利文獻(xiàn)3:日本特開(kāi)2009-44220號(hào)公報(bào)
[0012]專(zhuān)利文獻(xiàn)4:日本特開(kāi)2009-64860號(hào)公報(bào)


【發(fā)明內(nèi)容】

[0013]作為MISFET的閾值電壓的偏差的補(bǔ)償方法，考慮到如下方法:以使形成在半導(dǎo)體集成電路器件內(nèi)的復(fù)制(replica)電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式，來(lái)確定向復(fù)制電路施加的基板偏壓的電壓值，并將被設(shè)定成該電壓值的基板偏壓施加于主電路來(lái)控制閾值電壓。但是，在半導(dǎo)體集成電路器件內(nèi)形成復(fù)制電路意味著，半導(dǎo)體集成電路器件的面積增加與復(fù)制電路的形成面積相應(yīng)的量，因此，從使半導(dǎo)體集成電路器件小型化的觀點(diǎn)出發(fā)，存在缺陷。
[0014]另一方面，作為閾值電壓的偏差的補(bǔ)償方法，考慮到如下方法:在半導(dǎo)體集成電路器件內(nèi)形成例如環(huán)形振蕩器(ring oscillator)電路等延遲電路，以使所形成的延遲電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式，來(lái)確定向延遲電路施加的基板偏壓的電壓值，并將被設(shè)定成該電壓值的基板偏壓施加于主電路來(lái)控制閾值電壓。
[0015]但是，在延遲電路為例如具有包括多個(gè)CMIS (Complementary Metal InsulatorSemiconductor)反相電路的環(huán)形振蕩器電路等單純電路的延遲電路的情況下，即使將被設(shè)定成以使延遲電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式而確定的電壓值的基板偏壓施加到主電路，主電路的延遲時(shí)間也不會(huì)成為目標(biāo)時(shí)間。因此，難以通過(guò)施加以使延遲電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式而確定的基板偏壓的電壓值來(lái)進(jìn)行控制，以使得主電路的延遲時(shí)間成為目標(biāo)時(shí)間。因此，無(wú)法容易地補(bǔ)償構(gòu)成主電路的MISFET的閾值電壓等特性的偏差，半導(dǎo)體集成電路器件的性能降低。
[0016]其他課題和新型特征可以從本說(shuō)明書(shū)的記述及附圖得以明確。
[0017]根據(jù)一實(shí)施方式，半導(dǎo)體集成電路器件除速度監(jiān)控電路以外，作為電流監(jiān)控電路，與主電路同樣地，具有由P溝道型及η溝道型中的一種溝道型的MISFET相互串聯(lián)連接而成的電路?；谙虬硪环N溝道型的MISFET的速度監(jiān)控電路施加基板偏壓的狀態(tài)下的速度監(jiān)控電路的延遲時(shí)間，來(lái)確定向該另一種溝道型的MISFET施加的基板偏壓的電壓值。接下來(lái)，將被設(shè)定成該電壓值的基板偏壓施加于電流監(jiān)控電路所包含的該另一種溝道型的MISFET，并向電流監(jiān)控電路所包含的該一種溝道型的MISFET施加基板偏壓。然后，在像這樣施加有基板偏壓的狀態(tài)下，基于在各個(gè)溝道型的MISFET中流動(dòng)的電流，來(lái)確定向該一種溝道型的MISFET施加的基板偏壓的電壓值。
[0018]另外，根據(jù)其他實(shí)施方式，作為速度監(jiān)控電路，與主電路同樣地，半導(dǎo)體集成電路器件具有包括由P溝道型及η溝道型中的一種溝道型的MISFET相互串聯(lián)連接而成的反相電路的電路。另外，作為速度監(jiān)控電路，與主電路同樣地，該半導(dǎo)體集成電路器件具有包括反相電路的電路，該反相電路包含另一種溝道型的MISFET?；谙虬摿硪环N溝道型的MISFET的速度監(jiān)控電路施加基板偏壓的狀態(tài)下的速度監(jiān)控電路的延遲時(shí)間，來(lái)確定向該另一種溝道型的MISFET施加的基板偏壓的電壓值。另外，基于向由該一種溝道型的MISFET相互串聯(lián)連接而成的速度監(jiān)控電路施加基板偏壓的狀態(tài)下的速度監(jiān)控電路的延遲時(shí)間，來(lái)確定向該一種溝道型的MISFET施加的基板偏壓的電壓值。
[0019]另外，根據(jù)其他實(shí)施方式，半導(dǎo)體集成電路器件具有形成在SOI基板的支承基板的表面?zhèn)取⒃谥С谢宓谋砻鎯?nèi)沿第I方向分別延伸且沿與第I方向交叉的第2方向排列的四個(gè)半導(dǎo)體區(qū)域。作為四個(gè)半導(dǎo)體區(qū)域，P型的第I半導(dǎo)體區(qū)域、η型的第2半導(dǎo)體區(qū)域、P型的第3半導(dǎo)體區(qū)域及η型的第4半導(dǎo)體區(qū)域按該順序排列。在第I半導(dǎo)體區(qū)域、第2半導(dǎo)體區(qū)域、第3半導(dǎo)體區(qū)域及第4半導(dǎo)體區(qū)域各自上隔著B(niǎo)OX層而形成有SOI層。在第2半導(dǎo)體區(qū)域上的SOI層上形成有P溝道型的MISFET，在第I半導(dǎo)體區(qū)域上或第3半導(dǎo)體區(qū)域上的SOI層上形成有η溝道型的MISFET。
[0020]而且，根據(jù)其他實(shí)施方式，半導(dǎo)體集成電路器件除第I速度監(jiān)控電路及電流監(jiān)控電路以外，作為第2速度監(jiān)控電路，與主電路同樣地，具有由P溝道型及η溝道型中的一種溝道型的MISFET相互串聯(lián)連接而成的電路。在向另一種溝道型的MISFET施加第I基板偏壓的狀態(tài)下，基于在電流監(jiān)控電路中流動(dòng)的電流，來(lái)暫時(shí)確定第I基板偏壓。在向該一種溝道型的MISFET施加第2基板偏壓的狀態(tài)下，基于在電流監(jiān)控電路中流動(dòng)的電流，來(lái)暫時(shí)確定第2基板偏壓。基于將暫時(shí)確定的第I基板偏壓施加于該另一種溝道型的MISFET且將暫時(shí)確定的第2基板偏壓施加于該一種溝道型的MISFET的狀態(tài)下的第I速度監(jiān)控電路的第I延遲時(shí)間，來(lái)確定第I基板偏壓及第2基板偏壓。另外，獲取將所確定的第I基板偏壓施加于該另一種溝道型的MISFET且將所確定的第2基板偏壓施加于該一種溝道型的兩個(gè)MISFET中的第一個(gè)MISFET的狀態(tài)下的第2速度監(jiān)控電路的第2延遲時(shí)間。然后，基于所獲取的第2延遲時(shí)間，來(lái)確定向該一種溝道型的兩個(gè)MISFET中的第二個(gè)MISFET施加的第3基板偏壓的電壓值。
[0021]發(fā)明效果
[0022]根據(jù)一實(shí)施方式，能夠提高半導(dǎo)體集成電路器件的性能。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0023]圖1是表示實(shí)施方式I的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。
[0024]圖2是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的作為主電路的一例的NAND電路的結(jié)構(gòu)的電路圖。
[0025]圖3是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的作為主電路的一例的NOR電路(或非電路)的結(jié)構(gòu)的電路圖。
[0026]圖4是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0027]圖5是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0028]圖6是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0029]圖7是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0030]圖8是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0031]圖9是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的一部分結(jié)構(gòu)的電路圖。
[0032]圖10是構(gòu)成圖9所示的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。
[0033]圖11是構(gòu)成圖9所示的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0034]圖12是構(gòu)成圖9所示的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0035]圖13是構(gòu)成圖9所示的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0036]圖14是表示控制向?qū)嵤┓绞絀的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0037]圖15是用于說(shuō)明以使延遲時(shí)間與目標(biāo)時(shí)間相等的方式來(lái)確定基板偏壓的電壓值的圖。
[0038]圖16是表示控制向?qū)嵤┓绞絀的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0039]圖17是用于說(shuō)明以使延遲時(shí)間與目標(biāo)時(shí)間相等的方式來(lái)確定基板偏壓的電壓值的圖。
[0040]圖18是表示實(shí)施方式I的變形例的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0041]圖19是示意地表示基板偏壓的電壓值與在電流監(jiān)控電路中流動(dòng)的電流之間的關(guān)系的曲線圖。
[0042]圖20是示意地表示相互串聯(lián)連接的η溝道型的MISFET的數(shù)量與基板偏壓的電壓值之間的關(guān)系的曲線圖。
[0043]圖21是表示實(shí)施方式2的半導(dǎo)體集成電路器件中的作為主電路的一例的NAND電路(與非電路)的結(jié)構(gòu)的電路圖。
[0044]圖22是表示實(shí)施方式2的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0045]圖23是表示實(shí)施方式2的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0046]圖24是表示實(shí)施方式2的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0047]圖25是構(gòu)成速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。
[0048]圖26是構(gòu)成速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0049]圖27是表示實(shí)施方式3的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。
[0050]圖28是表示實(shí)施方式3的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0051]圖29是表示實(shí)施方式3的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0052]圖30是表示實(shí)施方式3的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0053]圖31是表示實(shí)施方式3的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0054]圖32是表示控制向?qū)嵤┓绞?的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0055]圖33是表示實(shí)施方式5的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。
[0056]圖34是表示實(shí)施方式5的半導(dǎo)體集成電路器件中的作為主電路的一例的NAND電路的結(jié)構(gòu)的電路圖。
[0057]圖35是表不實(shí)施方式5的半導(dǎo)體集成電路器件中的作為主電路的一例的NOR電路的結(jié)構(gòu)的電路圖。
[0058]圖36是表示實(shí)施方式5的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0059]圖37是表示實(shí)施方式5的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0060]圖38是表示實(shí)施方式5的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0061]圖39是示意地表示實(shí)施方式5中的SOI基板的結(jié)構(gòu)的俯視圖。
[0062]圖40是示意地表示實(shí)施方式5中的SOI基板的結(jié)構(gòu)的俯視圖。
[0063]圖41是示意地表示實(shí)施方式5中的SOI基板的結(jié)構(gòu)的剖視圖。
[0064]圖42是示意地表示實(shí)施方式5中的SOI基板的結(jié)構(gòu)的剖視圖。
[0065]圖43是構(gòu)成包含圖36所示的NAND電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。
[0066]圖44是構(gòu)成包含圖36所示的NAND電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0067]圖45是構(gòu)成包含圖36所示的NAND電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0068]圖46是構(gòu)成包含圖37所示的NOR電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。
[0069]圖47是構(gòu)成包含圖37所示的NOR電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0070]圖48是構(gòu)成包含圖37所示的NOR電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0071]圖49是構(gòu)成包含反相電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。
[0072]圖50是構(gòu)成包含圖38所示的反相電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0073]圖51是構(gòu)成包含圖38所示的反相電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。
[0074]圖52是表示控制向?qū)嵤┓绞?的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0075]圖53是表示控制向?qū)嵤┓绞?的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0076]圖54是表不控制向?qū)嵤┓绞?的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0077]圖55是示意地表示比較例中的SOI基板的結(jié)構(gòu)的俯視圖。
[0078]圖56是示意地表示比較例中的SOI基板的結(jié)構(gòu)的俯視圖。
[0079]附圖標(biāo)記說(shuō)明
[0080]I支承基板
[0081]Ia 表面
[0082]2a ?2f BOX 層
[0083]3a ?3f SOI 層
[0084]4元件分離槽
[0085]5、5d、5fn 型阱
[0086]6、6c、6e p 型講
[0087]7柵極絕緣膜
[0088]8a柵電極
[0089]8b、8c虛擬柵電極
[0090]9 p型半導(dǎo)體區(qū)域
[0091]10 η型半導(dǎo)體區(qū)域
[0092]11側(cè)壁間隔件
[0093]12硅化物層
[0094]13、17層間絕緣膜
[0095]14、18 接觸孔
[0096]15、19 插塞
[0097]16第I層布線
[0098]20第2層布線
[0099]21?24半導(dǎo)體區(qū)域
[0100]51d、51f、61c、61e 區(qū)域
[0101]ARN、ARN1、ARN2、ARN21、ARN22、ARNH、ARNL 區(qū)域
[0102]ARP、ARPl、ARPl 1、ARP12、ARP2、ARPH、ARPL 區(qū)域
[0103]BP 部分
[0104]CC1、CC2、CC4基板偏壓控制電路
[0105]CMU CMlU CMl 1H, CMllL 電流監(jiān)控電路
[0106]CMl2 ?CM14、CM14H、CM14L、CMl5, CM4 電流監(jiān)控電路
[0107]DCl、DC1H、DClL 速度監(jiān)控電路
[0108]DCl1、DCl 1H、DClIL 反相電路
[0109]DC2、DC21、DC22、DC3、DC31、DC32 速度監(jiān)控電路
[0110]DC211、DC221、DC311、DC321 反相電路
[0111]DC4、DC41、DC42、DC5 速度監(jiān)控電路
[0112]DC411NAND 電路
[0113]DC421N0R 電路
[0114]GC1、GC2、GC4基板偏壓產(chǎn)生電路
[0115]GND接地電位
[0116]HVT、LVT 電路區(qū)域
[0117]LNl ?LN4 直線
[0118]MC1、MC1H、MC1L、MC2、MC4、MC41、MC42 主電路
[0119]nl ?n4 節(jié)點(diǎn)
[0120]PNTO ?PNT2 點(diǎn)
[0121]QN1、QN1H、QN1L、QN2、QN2H、QN2L MISFET
[0122]QN3 ?QN5、QN5H、QN5L、QN6 MISFET
[0123]QN7、QN7H、QN7L、QN8、QN8H、QN8L MISFET
[0124]QN9 ?QN11、QN21 ?QN23 MISFET
[0125]QN41 ?QN44 MISFET
[0126]QP1、QP1H、QP1L、QP2、QP2H、QP2L MISFET
[0127]QP3 ?QP5、QP5H、QP5L、QP6、QP6H、QP6L MISFET
[0128]QP7、QP8、QP21 ?QP23、QP41 ?QP44 MISFET
[0129]RN21、RN22、RP21、RP22 電阻元件
[0130]Vbln> Vb2n> Vb3n> Vbn> Vbns > Vbp > Vbps 基板偏壓
[0131]Vdd電源電壓
[0132]Vg> Vin> Vinl> Vin2> Vout 電壓

【具體實(shí)施方式】
[0133]在以下實(shí)施方式中，為方便起見(jiàn)，必要時(shí)分成多個(gè)部分或?qū)嵤┓绞竭M(jìn)行說(shuō)明，但是，除特別明示的情況以外，它們之間并不是毫無(wú)關(guān)系的，而是一方為另一方的部分或全部變形例、詳細(xì)、補(bǔ)充說(shuō)明等關(guān)系。
[0134]另外，在以下實(shí)施方式中，涉及到要素的數(shù)等(包含個(gè)數(shù)、數(shù)值、量、范圍等)的情況下，除特別明示的情況以及原理上明確限定為特定數(shù)的情況等，不限于該特定數(shù)，可以是特定數(shù)以上也可以是特定數(shù)以下。
[0135]而且，在以下實(shí)施方式中，其結(jié)構(gòu)要素(還包含要素步驟等)除特別明示的情況以及考慮到原理上明確是必須的情況等，當(dāng)然不必是必須的。同樣地，在以下實(shí)施方式中，涉及到結(jié)構(gòu)要素等的形狀、位置關(guān)系等時(shí)，除特別明示的情況以及考慮到原理上明確不成立的情況等，還包含實(shí)質(zhì)上與其形狀等近似或類(lèi)似的情況等。關(guān)于這一點(diǎn)，上述數(shù)值及范圍也是一樣的。
[0136]以下，基于附圖詳細(xì)說(shuō)明代表性的實(shí)施方式。此外，在用于說(shuō)明以下實(shí)施方式的全部附圖中，對(duì)具有相同功能的部件標(biāo)注相同的附圖標(biāo)記，并省略其重復(fù)的說(shuō)明。另外，在以下實(shí)施方式中，除特別必要時(shí)以外原則上不重復(fù)相同或同樣部分的說(shuō)明。
[0137]而且，在以下實(shí)施方式所使用的附圖中，存在為了易于觀察附圖而在剖視圖中也省略了剖面線的情況。另外，存在為了易于觀察附圖而在俯視圖中也標(biāo)注了剖面線的情況。
[0138](實(shí)施方式I)
[0139]<半導(dǎo)體集成電路器件的結(jié)構(gòu)>
[0140]首先，對(duì)本實(shí)施方式I的半導(dǎo)體集成電路器件的結(jié)構(gòu)進(jìn)行說(shuō)明。
[0141]圖1是表示實(shí)施方式I的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。圖2是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的作為主電路的一例的NAND電路的結(jié)構(gòu)的電路圖。圖3是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的作為主電路的一例的NOR電路的結(jié)構(gòu)的電路圖。此外，在圖1中，將基板偏壓Vbp及基板偏壓Vbn表示為基板偏壓Vb，將電流Idsp及電流Idsn表示為電流Ids (在后述的圖27中也同樣)。
[0142]如圖1所示，本實(shí)施方式I的半導(dǎo)體集成電路器件具有主電路MCl和基板偏壓控制電路CC1。主電路MCl及基板偏壓控制電路CCl各自是由多個(gè)MISFET構(gòu)成的電路。
[0143]如圖2所示，在本實(shí)施方式I的半導(dǎo)體集成電路器件中的主電路MCl具有NAND電路時(shí)，主電路MCl具有分別輸入電壓Vinl及電壓Vin2的兩個(gè)輸入節(jié)點(diǎn)，并具有輸出電壓Vout的一個(gè)輸出節(jié)點(diǎn)。另外，此時(shí)，主電路MCl包含P溝道型的MISFETQP1、P溝道型的MISFETQP2、與p溝道型不同的η溝道型的MISFETQN1、以及η溝道型的MISFETQN2。
[0144]此外，在本申請(qǐng)說(shuō)明書(shū)中，在沒(méi)有明確記載基準(zhǔn)電位而提到“電壓”時(shí)，“電壓”表示相對(duì)于接地電位(OV)的電位。另外，以下，通過(guò)接地電位GND來(lái)表示接地電位(OV)。
[0145]P溝道型的MISFETQP1及p溝道型的MISFETQP2相互并聯(lián)連接在相對(duì)于接地電位GND成為和電源電壓Vdd相等的電位的電源線即施加有電源電壓Vdd的電源線、與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)nl之間。P溝道型的MISFETQP1的源電極及P溝道型的MISFETQP2的源電極與電源電壓Vdd連接、即與電源連接。p溝道型的MISFETQPI的漏電極及P溝道型的MISFETQP2的漏電極與節(jié)點(diǎn)η I連接。
[0146]η溝道型的MISFETQN1及η溝道型的MISFETQN2相互串聯(lián)連接在節(jié)點(diǎn)nl與成為接地電位GND的接地線之間。η溝道型的MISFETQN1的漏電極與節(jié)點(diǎn)nl連接。η溝道型的MISFETQNI的源電極與η溝道型的MISFETQN2的漏電極連接。η溝道型的MISFETQN2的源電極與接地電位GND連接、即接地。
[0147]P溝道型的MISFETQP1的柵電極及η溝道型的MISFETQN1的柵電極與輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另外，P溝道型的MISFETQP2的柵電極及η溝道型的MISFETQN2的柵電極與輸入電壓Vin2的輸入節(jié)點(diǎn)連接。而且，節(jié)點(diǎn)nl與輸出電壓Vout的輸出節(jié)點(diǎn)連接。
[0148]此外，兩個(gè)MISFET串聯(lián)連接是指，各個(gè)MISFET的源極-漏極路徑串聯(lián)連接。
[0149]在P溝道型的MISFETQP1及p溝道型的MISFETQP2中，作為基板偏壓電壓而施加有基板偏壓Vbp。在η溝道型的MISFETQN1及η溝道型的MISFETQN2中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0150]另一方面，如圖3所示，在本實(shí)施方式I的半導(dǎo)體集成電路器件中的主電路MCl具有NOR電路時(shí)，主電路MCl具有分別輸入電壓Vinl及電壓Vin2的兩個(gè)輸入節(jié)點(diǎn)，并具有輸出電壓Vout的一個(gè)輸出節(jié)點(diǎn)。另外，此時(shí)，主電路MCl包含P溝道型的MISFETQP3、P溝道型的MISFETQP4、η溝道型的MISFETQN3及η溝道型的MISFETQN4。
[0151]P溝道型的MISFETQP3及ρ溝道型的MISFETQP4相互串聯(lián)連接在施加有電源電壓Vdd的電源線、與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)nl之間。ρ溝道型的MISFETQP3的源電極與電源電壓Vdd連接、即與電源連接。ρ溝道型的MISFETQP3的漏電極與P溝道型的MISFETQP4的源電極連接。ρ溝道型的MISFETQP4的漏電極與節(jié)點(diǎn)nl連接。
[0152]η溝道型的MISFETQN3及η溝道型的MISFETQN4相互并聯(lián)連接在節(jié)點(diǎn)nl與成為接地電位GND的接地線之間。η溝道型的MISFETQN3的漏電極及η溝道型的MISFETQN4的漏電極與節(jié)點(diǎn)η I連接。另外，η溝道型的MISFETQN3的源電極及η溝道型的MISFETQN4的源電極與接地電位GND連接、即接地。
[0153]ρ溝道型的MISFETQP3的柵電極及η溝道型的MISFETQN3的柵電極與輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另外，ρ溝道型的MISFETQP4的柵電極及η溝道型的MISFETQN4的柵電極與輸入電壓Vin2的輸入節(jié)點(diǎn)連接。而且，節(jié)點(diǎn)nl與輸出電壓Vout的輸出節(jié)點(diǎn)連接。
[0154]在ρ溝道型的MISFETQP3及ρ溝道型的MISFETQP4中，作為基板偏壓電壓而施加有基板偏壓Vbp。在η溝道型的MISFETQN3及η溝道型的MISFETQN4中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0155]也就是說(shuō)，在本實(shí)施方式I中，主電路具有由P溝道型及η溝道型中的一種溝道型的至少兩個(gè)MISFET相互串聯(lián)連接而成的電路。
[0156]如圖1所示，本實(shí)施方式I的半導(dǎo)體集成電路器件中的基板偏壓控制電路CCl具有:作為延遲電路的速度監(jiān)控電路DCl ;對(duì)電流進(jìn)行監(jiān)控的電流監(jiān)控電路CMl ;和作為電壓產(chǎn)生電路的基板偏壓產(chǎn)生電路GCl。
[0157]圖4是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0158]如圖4所示，速度監(jiān)控電路DCl是具有輸入電壓Vin的輸入節(jié)點(diǎn)及輸出電壓Vout的輸出節(jié)點(diǎn)的延遲電路。速度監(jiān)控電路DCl是具有相互串聯(lián)連接的多個(gè)反相電路DCll的延遲電路。多個(gè)反相電路DCll各自是例如由ρ溝道型的MISFETQP5及η溝道型的MISFETQN5構(gòu)成的CMIS反相電路。在圖4中，示出了速度監(jiān)控電路DCl具有五個(gè)反相電路DCll的例子。
[0159]此外，在實(shí)施方式4中，如后所述，作為反相電路，也能夠使用僅由ρ溝道型的MISFET及η溝道型的MISFET中的某一方構(gòu)成的反相電路。
[0160]在多個(gè)反相電路DClI的每一個(gè)中，P溝道型的MISFETQP5連接在施加有電源電壓Vdd的電源線、與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)η2之間。ρ溝道型的MISFETQP5的源電極與電源電壓Vdd連接、即與電源連接，ρ溝道型的MISFETQP5的漏電極與節(jié)點(diǎn)η2連接。η溝道型的MISFETQN5連接在節(jié)點(diǎn)η2與成為接地電位GND的接地線之間。η溝道型的MISFETQN5的漏電極與節(jié)點(diǎn)η2連接，η溝道型的MISFETQN5的源電極與接地電位GND連接、即接地。
[0161]在速度監(jiān)控電路DCl中，這樣的反相電路DCll排列有多個(gè)，例如在使N為2以上的整數(shù)時(shí)排列有N個(gè)。在此，使反相電路DCll的輸入側(cè)為ρ溝道型的MISFETQP5的柵電極及η溝道型的MISFETQN5的柵電極，使反相電路DCll的輸出側(cè)為節(jié)點(diǎn)η2、即ρ溝道型的MISFETQP5的漏電極及η溝道型的MISFETQN5的漏電極。此時(shí)，配置于第I至第N-1位的反相電路DCll各自的輸出側(cè)與排列在下一位的反相電路DCll的輸入側(cè)連接。像這樣，通過(guò)使多個(gè)反相電路DCll相互串聯(lián)連接在輸入節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間，能夠形成各個(gè)反相電路DCll的延遲時(shí)間為延遲時(shí)間Tpd的延遲電路。
[0162]此外，也能夠通過(guò)使N為3以上的奇數(shù)并使輸出節(jié)點(diǎn)與輸入節(jié)點(diǎn)連接而構(gòu)成反饋電路，來(lái)使速度監(jiān)控電路DCl成為環(huán)形振蕩器電路。由此，當(dāng)使環(huán)形振蕩器電路的頻率為f時(shí)，能夠例如l/(2Nf)等基于頻率f而容易地求出各個(gè)反相電路DClI的延遲時(shí)間Tpd，從而能夠更高精度地測(cè)定延遲時(shí)間Tpd。
[0163]或者，只要能夠測(cè)定輸入節(jié)點(diǎn)處的電壓Vin及輸出節(jié)點(diǎn)處的電壓Vout各自的時(shí)間依存性來(lái)測(cè)定延遲時(shí)間Tpd即可，作為速度監(jiān)控電路，也能夠使用由一個(gè)反相電路DCll構(gòu)成的電路。
[0164]在多個(gè)反相電路DCll的每一個(gè)中，在ρ溝道型的MISFETQP5中，作為基板偏壓電壓而施加有基板偏壓Vbp。在η溝道型的MISFETQN5中，作為基板偏壓電壓而施加有基板偏壓 Vbn。
[0165]優(yōu)選的是，在主電路MCl具有使用圖2說(shuō)明的NAND電路的情況下，構(gòu)成反相電路DCll的MISFETQP5與構(gòu)成主電路MCl的MISFETQP1及MISFETQP2為同種的MISFET。即MISFETQP5的閾值電壓與MISFETQP1及MISFETQP2的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MCl的MISFETQP1及MISFETQP2施加的基板偏壓Vbp。
[0166]優(yōu)選的是，在主電路MCl具有使用圖3說(shuō)明的NOR電路的情況下，構(gòu)成反相電路DCll的MISFETQN5與構(gòu)成主電路MCl的MISFETQN3及MISFETQN4為同種的MISFET。即MISFETQN5的閾值電壓與MISFETQN3及MISFETQN4的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MCl的MISFETQN3及MISFETQN4施加的基板偏壓Vbn。
[0167]圖5?圖8是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0168]在本實(shí)施方式I中，作為電流監(jiān)控電路CM1，具有圖5所示的電流監(jiān)控電路CMl1、圖6所示的電流監(jiān)控電路CM12、圖7所示的電流監(jiān)控電路CM13、以及圖8所示的電流監(jiān)控電路CM14這四個(gè)電流監(jiān)控電路。
[0169]如圖5所示，電流監(jiān)控電路CMll具有ρ溝道型的MISFETQP60P溝道型的MISFETQP6連接在施加有電源電壓Vdd的電源線與成為接地電位GND的接地線之間。ρ溝道型的MISFETQP6的源電極與電源電壓Vdd連接、即與電源連接，ρ溝道型的MISFETQP6的漏電極與接地電位GND連接、即接地。ρ溝道型的MISFETQP6的柵電極與輸入電壓Vg的輸入節(jié)點(diǎn)連接。而且，在P溝道型的MISFETQP6中，作為基板偏壓電壓而施加有基板偏壓Vbp。
[0170]如圖6所示，電流監(jiān)控電路CM12具有η溝道型的MISFETQN6。!!溝道型的MISFETQN6連接在施加有電源電壓Vdd的電源線與成為接地電位GND的接地線之間。η溝道型的MISFETQN6的漏電極與電源電壓Vdd連接、即與電源連接，η溝道型的MISFETQN6的源電極與接地電位GND連接、即接地。η溝道型的MISFETQN6的柵電極與輸入電壓Vg的輸入節(jié)點(diǎn)連接。而且，在η溝道型的MISFETQN6中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0171]如圖7所示，電流監(jiān)控電路CM13具有ρ溝道型的MISFETQP7及ρ溝道型的MISFETQP8。ρ溝道型的MISFETQP7及ρ溝道型的MISFETQP8相互串聯(lián)連接在施加有電源電壓Vdd的電源線與成為接地電位GND的接地線之間。ρ溝道型的MISFETQP7的源電極與電源電壓Vdd連接、即與電源連接。ρ溝道型的MISFETQP7的漏電極與ρ溝道型的MISFETQP8的源電極連接。P溝道型的MISFETQP8的漏電極與接地電位GND連接、即接地。ρ溝道型的MISFETQP7的柵電極及ρ溝道型的MISFETQP8的柵電極與輸入電壓Vg的輸入節(jié)點(diǎn)連接。而且，在P溝道型的MISFETQP7及ρ溝道型的MISFETQP8中，作為基板偏壓電壓而施加有基板偏壓Vbp。
[0172]如圖8所示，電流監(jiān)控電路CM14具有η溝道型的MISFETQN7及η溝道型的MISFETQN8。η溝道型的MISFETQN7及η溝道型的MISFETQN8相互串聯(lián)連接在施加有電源電壓Vdd的電源線與成為接地電位GND的接地線之間。η溝道型的MISFETQN7的漏電極與電源電壓Vdd連接、即與電源連接。η溝道型的MISFETQN7的源電極與η溝道型的MISFETQN8的漏電極連接。η溝道型的MISFETQN8的源電極與接地電位GND連接、即接地。η溝道型的MISFETQN7的柵電極及η溝道型的MISFETQN8的柵電極與輸入電壓Vg的輸入節(jié)點(diǎn)連接。而且，在η溝道型的MISFETQN7及η溝道型的MISFETQN8中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0173]在主電路例如為NAND電路的情況下，使用圖5及圖8所示的電流監(jiān)控電路CMll及電流監(jiān)控電路CM14。另外，在主電路例如為NOR電路的情況下，使用圖6及圖7所示的電流監(jiān)控電路CMl2及電流監(jiān)控電路CMl3。而且，在主電路例如為由NAND電路及NOR電路構(gòu)成的電路的情況下，使用圖5?圖8所示的電流監(jiān)控電路CMll?電流監(jiān)控電路CM14。
[0174]優(yōu)選的是，構(gòu)成電流監(jiān)控電路CMl I及電流監(jiān)控電路CM13的MISFETQP6?MISFETQP8 與構(gòu)成主電路MCl 的 MISFETQPI ?MISFETQP4 為同種的 MISFET。即 MISFETQP6 ?MISFETQP8的閾值電壓與MISFETQP1?MISFETQP4的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MCl的MISFETQP1?MISFETQP4施加的基板偏壓Vbp。
[0175]優(yōu)選的是，構(gòu)成電流監(jiān)控電路CM12及電流監(jiān)控電路CM14的MISFETQN6?MISFETQN8 與構(gòu)成主電路MCl 的 MISFETQN1 ?MISFETQN4 為同種的 MISFET。即 MISFETQN6 ?MISFETQN8的閾值電壓與MISFETQN1?MISFETQN4的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MCl的MISFETQN1?MISFETQN4施加的基板偏壓Vbn。
[0176]如圖1所示，基板偏壓產(chǎn)生電路GCl產(chǎn)生基板偏壓Vbp和基板偏壓Vbn。
[0177]圖9是表示實(shí)施方式I的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的一部分結(jié)構(gòu)的電路圖。在圖9中，示出了速度監(jiān)控電路DCl具有兩個(gè)反相電路DCll的例子。
[0178]另外，圖10是構(gòu)成圖9所示的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。圖11?圖13是構(gòu)成圖9所示的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。圖11是沿圖10的A-A線的剖視圖，圖12是沿圖10的B-B線的剖視圖，圖13是沿圖10的C-C線的剖視圖。此外，在圖10中，示出了將層間絕緣膜13、硅化物層12及側(cè)壁間隔件11除去而透視的狀態(tài)。另外，在圖10?圖13中，使與支承基板I的作為主面的表面Ia平行且相互正交的兩個(gè)方向?yàn)閄軸方向及Y軸方向，使與支承基板I的表面Ia垂直的方向?yàn)閆軸方向。
[0179]本實(shí)施方式I的半導(dǎo)體集成電路器件優(yōu)選形成在由形成于支承基板上的作為埋入氧化膜的BOX (Buried Oxide)層和形成于BOX層上的作為半導(dǎo)體層的SOI層構(gòu)成的SOI
基板上。
[0180]如圖10?圖13所不,半導(dǎo)體集成電路器件具有支承基板I的表面Ia側(cè)的區(qū)域ARP和支承基板I的表面Ia側(cè)的區(qū)域ARN。區(qū)域ARP及區(qū)域ARN在俯視觀察時(shí)，以分別沿圖10的X軸方向延伸且在圖10的Y軸方向上相鄰的方式配置。在區(qū)域ARP中，在支承基板I上形成有P溝道型的MISFETQP5，在區(qū)域ARN中，在支承基板I上形成有η溝道型的MISFETQN5。
[0181]如圖11?圖13所示，本實(shí)施方式I的半導(dǎo)體集成電路器件具有:支承基板1、在區(qū)域ARP中形成在支承基板I上的作為絕緣層的BOX層2a、和在區(qū)域ARN中形成在支承基板I上的作為絕緣層的BOX層2b。另外，本實(shí)施方式I的半導(dǎo)體集成電路器件具有:形成在BOX層2a上的作為半導(dǎo)體層的SOI層3a、和形成在BOX層2b上的作為半導(dǎo)體層的SOI層3b。
[0182]支承基板I例如由晶面指數(shù)為(100)、電阻率為5 Qcm左右的ρ型單晶硅構(gòu)成。BOX層2a及BOX層2b例如由厚度為1nm左右的氧化硅膜構(gòu)成。優(yōu)選的是，BOX層2b是與BOX層2a同層的絕緣層。SOI層3a及SOI層3b例如由晶面指數(shù)為(100)、例如厚度為30nm左右的單晶硅構(gòu)成。優(yōu)選的是，SOI層3b是與SOI層3a同層的半導(dǎo)體層。在支承基板I上，通過(guò)公知的STI (Shallow Trench Isolat1n)技術(shù),形成有從SOI層3a及SOI層3b的表面到達(dá)支承基板I的、例如深度為300nm左右的元件分離槽4。在元件分離槽4的內(nèi)部埋入有例如氧化硅等絕緣膜。因此，SOI層3a及SOI層3b通過(guò)元件分離槽4而劃分。
[0183]如圖10及圖11所示，在區(qū)域ARP中，在支承基板I的表面Ia側(cè)形成有作為η型的半導(dǎo)體區(qū)域的η型阱5。另外，如圖10及圖12所示，在區(qū)域ARN中，在支承基板I的表面Ia側(cè)形成有作為與η型不同的ρ型的半導(dǎo)體區(qū)域的P型講6。能夠使η型講5中的η型雜質(zhì)濃度為118CnT3左右，能夠使ρ型阱6中的ρ型雜質(zhì)濃度為118CnT3左右。另外，BOX層2a在區(qū)域ARP中形成在η型阱5上，BOX層2b在區(qū)域ARN中形成在ρ型阱6上。
[0184]此外，在與η型阱5電連接的插塞的形成區(qū)域中，沒(méi)有形成SOI層3a，η型阱5露出。另外，在與P型阱6電連接的插塞的形成區(qū)域中，沒(méi)有形成SOI層3b，P型阱6露出。
[0185]如圖11?圖13所示，在區(qū)域ARP及區(qū)域ARN中，在SOI層3a及SOI層3b上隔著柵極絕緣膜7而形成有柵電極8a。柵極絕緣膜7例如通過(guò)對(duì)SOI層3a的表面及SOI層3b的表面進(jìn)行熱氧化而形成。柵電極8a通過(guò)在SOI層3a上及SOI層3b上隔著柵極絕緣膜7堆積多晶硅膜、并對(duì)堆積的多晶硅膜進(jìn)行干法刻蝕而形成。此外，如圖11?圖13所示，在區(qū)域ARP及區(qū)域ARN中，在SOI層3a及SOI層3b上隔著柵極絕緣膜7而形成有虛擬柵電極8b。虛擬柵電極8b不作為MISFET的柵電極而發(fā)揮功能，而是具有例如調(diào)整SOI層3a的電位及SOI層3b的電位的功能。
[0186]如圖11所示，在區(qū)域ARP中，在柵電極8a的兩側(cè)的SOI層3a及虛擬柵電極8b的兩側(cè)的SOI層3a上形成有P型半導(dǎo)體區(qū)域9。P型半導(dǎo)體區(qū)域9通過(guò)向柵電極8a的兩側(cè)的SOI層3a及虛擬柵電極Sb的兩側(cè)的SOI層3a離子注入例如硼(B)等ρ型雜質(zhì)而形成。
[0187]如圖12所示，在區(qū)域ARN中，在柵電極8a的兩側(cè)的SOI層3b及虛擬柵電極8b的兩側(cè)的SOI層3b上形成有η型半導(dǎo)體區(qū)域10。η型半導(dǎo)體區(qū)域10通過(guò)向柵電極8a的兩側(cè)的SOI層3b及虛擬柵電極8b的兩側(cè)的SOI層3b離子注入例如砷(As)或磷(P)等η型雜質(zhì)而形成。
[0188]如圖10所示，柵電極8a及虛擬柵電極8b在俯視觀察時(shí)，以分別沿圖10的Y軸方向延伸且在圖10的X軸方向上空出間隔的方式配置。
[0189]如圖11?圖13所示，在區(qū)域ARP及區(qū)域ARN中，在柵電極8a的側(cè)壁及虛擬柵電極8b的側(cè)壁上形成有側(cè)壁間隔件11。側(cè)壁間隔件11通過(guò)對(duì)利用例如CVD(Chemical VaporDeposit1n)法堆積在柵電極8a及虛擬柵電極8b的表面上的氧化硅膜進(jìn)行各向異性刻蝕而回蝕，從而形成。
[0190]此外，在形成了側(cè)壁間隔件11之后，在區(qū)域ARP中，通過(guò)在P型半導(dǎo)體區(qū)域9的表面上使硅外延層生長(zhǎng)并導(dǎo)入P型雜質(zhì)，如圖11所示，能夠使P型半導(dǎo)體區(qū)域9的上表面與側(cè)壁間隔件11的下表面相比位于上側(cè)。另外，在形成了側(cè)壁間隔件11之后，在區(qū)域ARN中，通過(guò)在η型半導(dǎo)體區(qū)域10的表面上使硅外延層生長(zhǎng)并導(dǎo)入η型雜質(zhì)，如圖12所示，能夠使η型半導(dǎo)體區(qū)域10的上表面與側(cè)壁間隔件11的下表面相比位于上側(cè)。
[0191]如圖11?圖13所示，在區(qū)域ARP及區(qū)域ARN中，在柵電極8a、虛擬柵電極8b、p型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10的表面上形成有硅化物層12。硅化物層12由鎳(Ni)硅化物或鈷(Co)硅化物等構(gòu)成。另外，在η型阱5中的露出的部分的表面上也形成有硅化物層12，在ρ型阱6中的露出的部分的表面上也形成有硅化物層12。
[0192]包括柵電極8a、虛擬柵電極Sb、側(cè)壁間隔件11、ρ型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10的表面在內(nèi)，在支承基板I上形成有層間絕緣膜13。在層間絕緣膜13上，貫穿層間絕緣膜13而形成有到達(dá)η型阱5、ρ型阱6、柵電極8a、ρ型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10中的某一表面的接觸孔14。在接觸孔14的內(nèi)部形成有埋入接觸孔14內(nèi)部的由例如鎢(W)膜等導(dǎo)電膜構(gòu)成的插塞15。插塞15經(jīng)由硅化物層12而與在接觸孔14的底部露出的η型阱5、ρ型阱6、柵電極8a、ρ型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10中的某一方電連接。
[0193]在層間絕緣膜13上，形成有由例如鋁(Al)合金膜等構(gòu)成且與插塞15電連接的第I層布線16。另外，雖然省略了圖示，但能夠在第I層布線16上形成多層布線。
[0194]像這樣，在區(qū)域ARP中形成有由SOI層3a、柵極絕緣膜7、柵電極8a及ρ型半導(dǎo)體區(qū)域9構(gòu)成的ρ溝道型的MISFETQP5。另外，在區(qū)域ARN中形成有由SOI層3b、柵極絕緣膜
7、柵電極8a及η型半導(dǎo)體區(qū)域10構(gòu)成的η溝道型的MISFETQN5。在區(qū)域ARP中，在SOI層3a上沿X軸方向空出間隔地配置兩個(gè)ρ溝道型的MISFETQP5，在區(qū)域ARN中，在SOI層3b上沿X軸方向空出間隔地配置兩個(gè)η溝道型的MISFETQN5。另外，通過(guò)經(jīng)由插塞15而與η型講5電連接的第I層布線16,向η型講5施加基板偏壓Vbp,通過(guò)經(jīng)由插塞15而與ρ型阱6電連接的第I層布線16，向ρ型阱6施加基板偏壓Vbn。而且，在圖10及圖13中，示出了用于向柵電極8a輸入電壓Vin的第I層布線16，在圖10中，示出了用于從ρ型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10輸出電壓Vout的第I層布線16。
[0195]此外，雖然省略了圖示，但與P溝道型的MISFETQP5同樣地，P溝道型的MISFETQPI?MISFETQP4及ρ溝道型的MISFETQP6?MISFETQP8在區(qū)域ARP中形成在SOI層3a上。另外，雖然省略了圖示，但與η溝道型的MISFETQN5同樣地，η溝道型的MISFETQN1?MISFETQN4及η溝道型的MISFETQN6?MISFETQN8在區(qū)域ARN中形成在SOI層3b上。
[0196]由此，由于能夠向與SOI層3a電絕緣的η型阱5施加基板偏壓Vbp、向與SOI層3b電絕緣的ρ型阱6施加基板偏壓Vbn，所以能夠在大范圍內(nèi)調(diào)整基板偏壓Vbp及基板偏壓Vbn的電壓值。因此，能夠高精度地調(diào)整向構(gòu)成主電路MCl的MISFET施加的基板偏壓。
[0197]而且，優(yōu)選的是，區(qū)域ARP中的各MISFET的閾值電壓彼此相等，區(qū)域ARN中的各MISFET的閾值電壓彼此相等。由此，能夠更高精度地控制向構(gòu)成主電路MCl的MISFET施加的基板偏壓。
[0198]<關(guān)于NAND電路的基板偏壓的控制方法>
[0199]接下來(lái)，對(duì)本實(shí)施方式I的半導(dǎo)體集成電路器件中的基板偏壓的控制方法進(jìn)行說(shuō)明。
[0200]首先，對(duì)主電路為NAND電路的例子進(jìn)行說(shuō)明。圖14是表示控制向?qū)嵤┓绞絀的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。圖15是用于說(shuō)明以使延遲時(shí)間與目標(biāo)時(shí)間相等的方式來(lái)確定基板偏壓的電壓值的圖。圖15的橫軸表示基板偏壓Vbp及基板偏壓Vbn的電壓值，圖15的縱軸表示延遲時(shí)間Tpd。
[0201]首先，基板偏壓控制電路CCl向速度監(jiān)控電路DCl (參照?qǐng)D4)施加基板偏壓Vbp (圖14的步驟Sll)，基于速度監(jiān)控電路DCl的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbp的電壓值Vbpl(圖14的步驟S12)。
[0202]在步驟Sll中，基板偏壓控制電路CCl (參照?qǐng)D1)通過(guò)基板偏壓產(chǎn)生電路GCl (參照?qǐng)D1)產(chǎn)生基板偏壓Vbp并施加于速度監(jiān)控電路DCl (參照?qǐng)D4)的P溝道型的MISFETQP5。在步驟S12中，基板偏壓控制電路CCl基于將基板偏壓Vbp施加于速度監(jiān)控電路DCl的ρ溝道型的MISFETQP5的狀態(tài)下的速度監(jiān)控電路DCl的延遲時(shí)間Tpd，來(lái)確定基板偏壓Vbp的電壓值VbpI。
[0203]優(yōu)選的是，基板偏壓控制電路CCl以使速度監(jiān)控電路DCl的延遲時(shí)間Tpd成為小于主電路MCl的延遲時(shí)間的目標(biāo)時(shí)間Tpdl的目標(biāo)時(shí)間Tpd2的方式來(lái)確定基板偏壓Vbp的電壓值VbpI。
[0204]在圖15中，如表示例如延遲時(shí)間Tpd的基板偏壓Vbp依存性的直線LNl所示，隨著向P溝道型的MISFETQP5施加的基板偏壓Vbp的降低，反相電路DCll (參照?qǐng)D4)的延遲時(shí)間Tpd減小。即，隨著基板偏壓Vbp的降低，作為延遲電路的速度監(jiān)控電路的速度加速。另一方面，在圖15中，如表示例如延遲時(shí)間Tpd的基板偏壓Vbn依存性的直線LN2所示，隨著向η溝道型的MISFETQN5施加的基板偏壓Vbn的降低，反相電路DCll的延遲時(shí)間Tpd增大。即，隨著基板偏壓Vbn的降低，作為延遲電路的速度監(jiān)控電路的速度減緩。
[0205]另外，通過(guò)圖15的點(diǎn)PNTO來(lái)表示進(jìn)行步驟Sll及步驟S12之前、即基板偏壓Vbp及基板偏壓Vbn均為O的最初狀態(tài)。使點(diǎn)PNTO處的延遲時(shí)間Tpd為初始時(shí)間TpdO。在圖15中，作為一例，示出了初始時(shí)間TpdO小于延遲時(shí)間Tpd的目標(biāo)時(shí)間Tpdl的例子，但也能夠存在初始時(shí)間TpdO大于目標(biāo)時(shí)間Tpdl的情況。
[0206]而且，通過(guò)圖15的點(diǎn)PNTl來(lái)表示進(jìn)行了步驟Sll及步驟S12之后、即基板偏壓Vbn仍為O、但基板偏壓Vbp被設(shè)定成電壓值Vbpl的狀態(tài)。點(diǎn)PNTl處的延遲時(shí)間Tpd成為小于延遲時(shí)間Tpd的目標(biāo)時(shí)間Tpdl的目標(biāo)時(shí)間Tpd2。
[0207]具體而言,一邊使基板偏壓Vbp的電壓值從O降低至負(fù)側(cè)一邊重復(fù)基板偏壓Vbp的施加及延遲時(shí)間Tpd的獲取。然后，在延遲時(shí)間Tpd從初始時(shí)間TpdO減少而成為目標(biāo)時(shí)間Tpd2時(shí)，能夠?qū)⒋藭r(shí)的基板偏壓Vbp確定為電壓值Vbpl。此時(shí)，點(diǎn)PNTl在基板偏壓Vbp為負(fù)的范圍內(nèi)，位于表示延遲時(shí)間Tpd的基板偏壓Vbp依存性的直線LNl上。
[0208]或者，基板偏壓控制電路CCl也能夠以使速度監(jiān)控電路DCl的延遲時(shí)間Tpd成為大于主電路MCl的延遲時(shí)間的目標(biāo)時(shí)間Tpdl的目標(biāo)時(shí)間Tpd3的方式來(lái)確定基板偏壓Vbp的電壓值VbpI。
[0209]接下來(lái)，基板偏壓控制電路CCl向電流監(jiān)控電路CM11(參照?qǐng)D5)的P溝道型的MISFETQP6施加基板偏壓Vbpl (圖14的步驟S13)，并獲取電流Idsp (圖14的步驟S14)。另外，基板偏壓控制電路CCl向電流監(jiān)控電路CM14(參照?qǐng)D8)的η溝道型的MISFETQN7及η溝道型的MISFETQN8施加基板偏壓Vbn (圖14的步驟S15)，并獲取電流Idsn (圖14的步驟S16)。然后，確定基板偏壓Vbn的電壓值Vbnl (圖14的步驟S17)。
[0210]在步驟S13中，基板偏壓控制電路CCl通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生被設(shè)定成電壓值Vbpl的基板偏壓Vbp、即基板偏壓VbpI，并施加于電流監(jiān)控電路CMll的ρ溝道型的MISFETQP6。在步驟S14中，基板偏壓控制電路CCl通過(guò)電流監(jiān)控電路CMll獲取在施加有基板偏壓Vbpl的狀態(tài)下在ρ溝道型的MISFETQP6中流動(dòng)的電流Idsp。
[0211]另一方面，在步驟S15中，基板偏壓控制電路CCl通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生基板偏壓Vbn并施加于電流監(jiān)控電路CM14的η溝道型的MISFETQN7及η溝道型的MISFETQN8。在步驟S16中，基板偏壓控制電路CCl通過(guò)電流監(jiān)控電路CM14獲取在施加有基板偏壓Vbn的狀態(tài)下在η溝道型的MISFETQN7及η溝道型的MISFETQN8中流動(dòng)的電流I dsn。然后，在步驟S17中，基板偏壓控制電路CCl基于所獲取的電流Idsp及所獲取的電流Idsn來(lái)確定基板偏壓Vbn的電壓值Vbnl。此時(shí)，期望以使電流Idsp的絕對(duì)值和電流Idsn的絕對(duì)值相等的方式來(lái)確定基板偏壓Vbn及基板偏壓Vbp。
[0212]優(yōu)選的是，以使根據(jù)所獲取的電流Idsp及所獲取的電流Idsn各自的倒數(shù)的和而計(jì)算出的計(jì)算值成為根據(jù)延遲時(shí)間Tpd的目標(biāo)時(shí)間Tpdl而設(shè)定的設(shè)定值Rtl的方式，來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0213]具體而言，一邊使基板偏壓Vbn從O降低至負(fù)側(cè)一邊重復(fù)步驟S15及步驟S16。然后，在步驟S14中獲取的電流Idsp和在步驟S16中獲取的電流Idsn滿足下式(I)
[0214](1/Idsp) + (1/Idsn) =Rtl (I)
[0215]時(shí)，作為步驟S17，能夠?qū)⒋藭r(shí)的基板偏壓Vbn確定為電壓值Vbnl。
[0216]優(yōu)選的是，在主電路MCl中，以使向MISFETQP1及MISFETQP2施加基板偏壓Vbp且向MISFETQN1及MISFETQN2施加基板偏壓Vbn的狀態(tài)下的主電路MCl的延遲時(shí)間Tpd成為目標(biāo)時(shí)間Tpdl的方式，來(lái)確定設(shè)定值RU。在主電路MCl的延遲時(shí)間Tpd成為目標(biāo)時(shí)間Tpdl時(shí)，使在ρ溝道型的MISFETQP1中流動(dòng)的電流Idsp為電流Idspl，使在η溝道型的MISFETQNI及η溝道型的MISFETQN2中流動(dòng)的電流Idsn為電流Idsnl。此時(shí)，設(shè)定值Rtl滿足下式(2)
[0217]Rtl= (1/Idspl) + (1/1 dsn I) (2)。
[0218]具體而言,一邊使基板偏壓Vbn從O降低至負(fù)側(cè)一邊重復(fù)步驟S15及步驟S16。然后，在主電路MCl的延遲時(shí)間Tpd從目標(biāo)時(shí)間Tpd2增加而成為目標(biāo)時(shí)間Tpdl時(shí)，作為步驟S17，將此時(shí)的基板偏壓Vbn確定為電壓值Vbnl。
[0219]通過(guò)圖15的點(diǎn)PNT2來(lái)表示進(jìn)行了該步驟S15?步驟S17之后、即基板偏壓Vbp被設(shè)定成電壓值Vbpl且基板偏壓Vbn被設(shè)定成電壓值Vbnl的狀態(tài)。點(diǎn)PNT2處的延遲時(shí)間Tpd成為主電路MCl的延遲時(shí)間Tpd的目標(biāo)時(shí)間Tpdl。另外，連結(jié)點(diǎn)PNTl和點(diǎn)PNT2的直線的斜率在基板偏壓Vbn為負(fù)的范圍內(nèi)與表示延遲時(shí)間Tpd的基板偏壓Vbn依存性的直線LN2的斜率相等。
[0220]此外，步驟S15?步驟S17也能夠與步驟S13及步驟S14并行地進(jìn)行。但是，在進(jìn)行步驟S15?步驟S17之前進(jìn)行步驟S13及步驟S14來(lái)獲取電流Idsp的情況下，能夠容易進(jìn)行步驟S15?步驟S17。
[0221]接下來(lái)，向主電路MCl施加基板偏壓Vbpl及基板偏壓Vbnl (圖14的步驟S18)。此時(shí)，在步驟S18中，基板偏壓控制電路CCl以通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生被設(shè)定成電壓值Vbpl的基板偏壓Vbp、即基板偏壓Vbpl并施加于主電路MCl的ρ溝道型的MISFETQP1及P溝道型的MISFETQP2的方式進(jìn)行控制。另外，在步驟S18中，基板偏壓控制電路CCl以通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生被設(shè)定成電壓值Vbnl的基板偏壓Vbn、即基板偏壓Vbnl并施加于主電路MCl的η溝道型的MISFETQN1及η溝道型的MISFETQN2的方式進(jìn)行控制。
[0222]在這樣的控制方法中，在主電路MCl中，在區(qū)域ARP中向η型阱5施加的基板偏壓Vbpl為負(fù)，并且，在區(qū)域ARN中向ρ型阱6施加的基板偏壓Vbnl為負(fù)。因此，在η型阱5與P型阱6的界面、即在圖13中與虛線所包圍的部分BP相當(dāng)?shù)牟糠痔?，能夠減小η型阱5與P型阱6之間的電位差，因此，能夠降低在η型阱5與ρ型阱6之間流動(dòng)的漏電流。
[0223]<關(guān)于NOR電路的基板偏壓的控制方法>
[0224]接下來(lái)，對(duì)主電路為NOR電路的例子進(jìn)行說(shuō)明。圖16是表示控制向?qū)嵤┓绞絀的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。圖17是用于說(shuō)明以使延遲時(shí)間與目標(biāo)時(shí)間相等的方式來(lái)確定基板偏壓的電壓值的圖。圖17的橫軸表示基板偏壓Vbp及基板偏壓Vbn的電壓值，圖17的縱軸表示延遲時(shí)間Tpd。
[0225]首先，基板偏壓控制電路CCl向速度監(jiān)控電路DCl施加基板偏壓Vbn (圖16的步驟S21)，基于速度監(jiān)控電路DCl的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbn的電壓值Vbnl (圖16的步驟S22)。
[0226]在步驟S21中，基板偏壓控制電路CCl (參照?qǐng)D1)通過(guò)基板偏壓產(chǎn)生電路GCl (參照?qǐng)D1)產(chǎn)生基板偏壓Vbn并施加于速度監(jiān)控電路DCl (參照?qǐng)D4)的η溝道型的MISFETQN5。在步驟S22中，基板偏壓控制電路CCl基于將基板偏壓Vbn施加于速度監(jiān)控電路DCl的η溝道型的MISFETQN5的狀態(tài)下的速度監(jiān)控電路DCl的延遲時(shí)間Tpd，來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0227]優(yōu)選的是，基板偏壓控制電路CCl以使速度監(jiān)控電路DCl的延遲時(shí)間Tpd成為小于主電路MCl的延遲時(shí)間的目標(biāo)時(shí)間Tpdl的目標(biāo)時(shí)間Tpd2的方式來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0228]在圖17中，如表示例如延遲時(shí)間Tpd的基板偏壓Vbn依存性的直線LN3所示，隨著向η溝道型的MISFETQN5施加的基板偏壓Vbn的上升，反相電路DCll (參照?qǐng)D4)的延遲時(shí)間Tpd減小。另一方面，在圖17中，如表示例如延遲時(shí)間Tpd的基板偏壓Vbp依存性的直線LN4所示，隨著向ρ溝道型的MISFETQP5施加的基板偏壓Vbp的上升，反相電路DCll的延遲時(shí)間Tpd增大。
[0229]另外，通過(guò)圖17的點(diǎn)PNTO來(lái)表示進(jìn)行步驟S21及步驟S22之前、即基板偏壓Vbp及基板偏壓Vbn均為O的最初狀態(tài)。使點(diǎn)PNTO處的延遲時(shí)間Tpd為初始時(shí)間TpdO。在圖17中，作為一例，示出了初始時(shí)間TpdO小于延遲時(shí)間的目標(biāo)時(shí)間Tpdl的例子，但也能夠存在初始時(shí)間TpdO大于目標(biāo)時(shí)間Tpdl的情況。
[0230]而且，通過(guò)圖17的點(diǎn)PNTl來(lái)表示進(jìn)行步驟S21及步驟S22之后、即基板偏壓Vbp仍為O但基板偏壓Vbn被設(shè)定成電壓值Vbnl的狀態(tài)。點(diǎn)PNTl處的延遲時(shí)間Tpd成為小于目標(biāo)時(shí)間Tpdl的目標(biāo)時(shí)間Tpd2。
[0231]具體而言,一邊使基板偏壓Vbn的電壓值從O向正側(cè)上升一邊重復(fù)基板偏壓Vbn的施加及延遲時(shí)間Tpd的獲取。然后，在延遲時(shí)間Tpd從初始時(shí)間TpdO減少而成為目標(biāo)時(shí)間Tpd2時(shí)，能夠?qū)⒋藭r(shí)的基板偏壓Vbn確定為電壓值Vbnl。此時(shí)，點(diǎn)PNTl在基板偏壓Vbn為正的范圍內(nèi)，位于表示延遲時(shí)間Tpd的基板偏壓Vbn依存性的直線LN3上。
[0232]或者，基板偏壓控制電路CCl也能夠以使速度監(jiān)控電路DCl的延遲時(shí)間Tpd成為大于主電路MCl的延遲時(shí)間的目標(biāo)時(shí)間Tpdl的目標(biāo)時(shí)間Tpd3的方式來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0233]接下來(lái)，基板偏壓控制電路CCl向電流監(jiān)控電路CM12(參照?qǐng)D6)的η溝道型的MISFETQN6施加基板偏壓Vbnl (圖16的步驟S23)，并獲取電流Idsn (圖16的步驟S24)。另外，基板偏壓控制電路CCl向電流監(jiān)控電路CM13(參照?qǐng)D7)的ρ溝道型的MISFETQP7及P溝道型的MISFETQP8施加基板偏壓Vbp (圖16的步驟S25)，并獲取電流Idsp (圖16的步驟S26)。然后，確定基板偏壓Vbp的電壓值Vbpl (圖16的步驟S27)。
[0234]在步驟S23中，基板偏壓控制電路CCl通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生被設(shè)定成電壓值Vbnl的基板偏壓Vbn、即基板偏壓Vbnl并施加于電流監(jiān)控電路CM12的η溝道型的MISFETQN6。在步驟S24中，基板偏壓控制電路CCl通過(guò)電流監(jiān)控電路CM12獲取在施加有基板偏壓Vbnl的狀態(tài)下在η溝道型的MISFETQN6中流動(dòng)的電流I dsn。
[0235]另一方面，在步驟S25中，基板偏壓控制電路CCl通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生基板偏壓Vbp并施加于電流監(jiān)控電路CM13的ρ溝道型的MISFETQP7及ρ溝道型的MISFETQP8。另外，在步驟S26中，基板偏壓控制電路CCl通過(guò)電流監(jiān)控電路CM13獲取在施加有基板偏壓Vbp的狀態(tài)下在ρ溝道型的MISFETQP7及ρ溝道型的MISFETQP8中流動(dòng)的電流Idsp。然后，在步驟S27中，基板偏壓控制電路CCl基于所獲取的電流Idsp及所獲取的電流Idsn來(lái)確定基板偏壓Vbp的電壓值Vbpl。
[0236]優(yōu)選的是，以使根據(jù)所獲取的電流Idsp及所獲取的電流Idsn各自的倒數(shù)的和而計(jì)算出的計(jì)算值成為根據(jù)延遲時(shí)間Tpd的目標(biāo)時(shí)間Tpdl而設(shè)定的設(shè)定值Rtl的方式，來(lái)確定基板偏壓Vbp的電壓值Vbpl。
[0237]具體而言，一邊使基板偏壓Vbp從O向正側(cè)上升一邊重復(fù)步驟S25及步驟S26。然后，在步驟S24中獲取的電流Idsn和在步驟S26中獲取的電流Idsp滿足上式(I)時(shí)，作為步驟S27，能夠?qū)⒋藭r(shí)的基板偏壓Vbp確定為電壓值Vbpl。
[0238]優(yōu)選的是，在主電路MCl中，以使向MISFETQN3及MISFETQN4施加基板偏壓Vbn且向MISFETQP3及MISFETQP4施加基板偏壓Vbp的狀態(tài)下的主電路MCl的延遲時(shí)間Tpd成為目標(biāo)時(shí)間Tpdl的方式來(lái)確定設(shè)定值RU。在主電路MCl的延遲時(shí)間Tpd成為目標(biāo)時(shí)間Tpdl時(shí)，使在P溝道型的MISFETQP3及ρ溝道型的MISFETQP4中流動(dòng)的電流Idsp為電流Idspl，使在η溝道型的MISFETQN3中流動(dòng)的電流Idsn為電流Idsnl。此時(shí)，設(shè)定值Rtl滿足上式⑵。
[0239]具體而言，一邊使基板偏壓Vbp從O向正側(cè)上升一邊重復(fù)步驟S25及步驟S26。然后，在主電路MCl的延遲時(shí)間Tpd從目標(biāo)時(shí)間Tpd2增加而成為目標(biāo)時(shí)間Tpdl時(shí)，作為步驟S27，能夠?qū)⒋藭r(shí)的基板偏壓Vbp確定為電壓值Vbpl。
[0240]通過(guò)圖17的點(diǎn)PNT2來(lái)表示進(jìn)行該步驟S25?步驟S27之后、即基板偏壓Vbp被設(shè)定成電壓值Vbpl且基板偏壓Vbn被設(shè)定成電壓值Vbnl的狀態(tài)。點(diǎn)PNT2處的延遲時(shí)間Tpd成為主電路MCl的延遲時(shí)間Tpd的目標(biāo)時(shí)間Tpdl。另外，連結(jié)點(diǎn)PNTl和點(diǎn)PNT2的直線的斜率在基板偏壓Vbp為正的范圍內(nèi)，與表示延遲時(shí)間Tpd的基板偏壓Vbp依存性的直線LN4的斜率相等。
[0241]此外，步驟S25?步驟S27的工序也能夠與步驟S23及步驟S24的工序并行地進(jìn)行。但是，在進(jìn)行步驟S25?步驟S27的工序之前進(jìn)行步驟S23及步驟S24的工序來(lái)獲取電流Idsn的情況下，能夠容易地進(jìn)行步驟S25?步驟S27的工序。
[0242]接下來(lái)，向主電路MCl施加基板偏壓Vbpl及基板偏壓Vbnl (圖16的步驟S28)。此時(shí)，在步驟S28中，基板偏壓控制電路CCl以通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生被設(shè)定成電壓值Vbpl的基板偏壓Vbp、即基板偏壓Vbpl并施加于主電路MCl的ρ溝道型的MISFETQP3及P溝道型的MISFETQP4的方式進(jìn)行控制。另外，在步驟S28中，基板偏壓控制電路CCl以通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生被設(shè)定成電壓值Vbnl的基板偏壓Vbn、即基板偏壓Vbnl并施加于主電路MCl的η溝道型的MISFETQN3及η溝道型的MISFETQN4的方式進(jìn)行控制。
[0243]在這樣的控制方法中，在主電路MCl中，在區(qū)域ARP中向η型阱5施加的基板偏壓Vbpl為正，并且，在區(qū)域ARN中向ρ型阱6施加的基板偏壓Vbnl為正。因此，在η型阱5與P型阱6的界面、即在圖13中與虛線所包圍的部分BP相當(dāng)?shù)牟糠痔?，能夠減小η型阱5與P型阱6之間的電位差，因此，能夠降低在η型阱5與ρ型阱6之間流動(dòng)的漏電流。
[0244]<電流監(jiān)控電路的變形例>
[0245]接下來(lái)，對(duì)電流監(jiān)控電路CMl的變形例進(jìn)行說(shuō)明。圖18是表示實(shí)施方式I的變形例的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。圖19是示意地表示基板偏壓Vbn的電壓值Vbnl與在電流監(jiān)控電路中流動(dòng)的電流Idsn之間的關(guān)系的曲線圖。圖20是示意地表示相互串聯(lián)連接的η溝道型的MISFET的數(shù)量Nm與基板偏壓Vbn的電壓值Vbnl之間的關(guān)系的曲線圖。
[0246]在本變形例中，作為具有η溝道型的MISFET的電流監(jiān)控電路，具有圖6所示的電流監(jiān)控電路CM12、圖8所示的電流監(jiān)控電路CM14、以及圖18所示的電流監(jiān)控電路CM15。另夕卜，在電流監(jiān)控電路CM12中，使向η溝道型的MISFETQN6施加的基板偏壓Vbn為基板偏壓VbIn。而且，在電流監(jiān)控電路CM14中，使向η溝道型的MISFETQN7及η溝道型的MISFETQN8施加的基板偏壓Vbn為基板偏壓Vb2n。
[0247]如圖18所示，電流監(jiān)控電路CM15具有η溝道型的MISFETQN9、η溝道型的MISFETQN10 及 η 溝道型的 MISFETQN11。η 溝道型的 MISFETQN9、n 溝道型的 MISFETQN10 及η溝道型的MISFETQN11相互串聯(lián)連接在施加有電源電壓Vdd的電源線與成為接地電位GND的接地線之間。η溝道型的MISFETQN9的漏電極與電源電壓Vdd連接、S卩與電源連接。η溝道型的MISFETQN9的源電極與η溝道型的MISFETQN10的漏電極連接。η溝道型的MISFETQN10的源電極與η溝道型的MISFETQN11的漏電極連接。η溝道型的MISFETQN11的源電極與接地電位GND連接、即接地。而且，在η溝道型的MISFETQN9、η溝道型的MISFETQN10及η溝道型的MISFETQN11中，作為基板偏壓電壓而施加有基板偏壓Vbn。在電流監(jiān)控電路CM15中，使向η溝道型的MISFETQN9、η溝道型的MISFETQN10及η溝道型的MISFETQN11施加的基板偏壓Vbn為基板偏壓Vb3n。
[0248]在例如NAND電路中，關(guān)于相互串聯(lián)連接的η溝道型的MISFET的數(shù)量，根據(jù)作為目的電路動(dòng)作而能夠采取各種各樣的值。因此，作為具有η溝道型的MISFET的電流監(jiān)控電路，優(yōu)選以使相互串聯(lián)連接的η溝道型的MISFET的數(shù)量Nm為1、2、3的方式具有多個(gè)電流監(jiān)控電路。此時(shí)，如圖19所示，在η溝道型的MISFET的數(shù)量Nm分別為1、2、3的情況下，隨著基板偏壓Vbln、基板偏壓Vb2n及基板偏壓Vb3n各自的增加，在電流監(jiān)控電路的η溝道型的MISFET中流動(dòng)的電流Idsn增加。
[0249]但是，在作為基板偏壓Vb In、基板偏壓Vb2n及基板偏壓Vb3n而施加相同電壓值的情況下，隨著η溝道型的MISFET的數(shù)量Nm增大而電流Idsn減小。S卩，表示基板偏壓Vbn與電流Idsn的關(guān)系的直線隨著η溝道型的MISFET的數(shù)量Nm增大而位于下方。
[0250]在此，如圖19所示，使電流Idsn滿足上式(I)時(shí)的電流Idsn為目標(biāo)電流Idsn2。另外，使電流Idsn成為目標(biāo)電流Idsn2時(shí)的基板偏壓VbIn、基板偏壓Vb2n及基板偏壓Vb3n各自的電壓值為電壓值Vblnl、電壓值Vb2nl及電壓值Vb3nl。此時(shí)，如圖19及圖20所示，電壓值Vblnl、電壓值Vb2nl及電壓值Vb3nl按該順序上升。即，確定為基板偏壓Vbn的電壓值Vbnl的電壓值隨著相互串聯(lián)連接的η溝道型的MISFET的數(shù)量Nm的增加而上升。
[0251]因此，通過(guò)具有以使相互串聯(lián)連接的η溝道型的MISFET的數(shù)Nm為1、2、3那樣的多個(gè)電流監(jiān)控電路，能夠根據(jù)各個(gè)數(shù)量Nm容易地確定最佳的基板偏壓Vbn的電壓值Vbnl?；蛘撸捎谀軌蚯蟪龌迤珘篤bn的電壓值Vbnl相對(duì)于相互串聯(lián)連接的η溝道型的MISFET的數(shù)量Nm的變化率，所以能夠更高精度地確定基板偏壓Vbn的電壓值Vbnl。
[0252]例如，在進(jìn)行了圖14的步驟S14之后，在進(jìn)行圖14的步驟S15時(shí)，基板偏壓控制電路CCl通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生基板偏壓Vbln并施加于電流監(jiān)控電路CM12 (參照?qǐng)D6)的η溝道型的MISFETQN6。另外，基板偏壓控制電路CCl通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生基板偏壓Vb3n并施加于電流監(jiān)控電路CM15 (參照?qǐng)D18)的η溝道型的MISFETQN9、η溝道型的MISFETQN10及η溝道型的MISFETQN11。此外，基板偏壓控制電路CCl通過(guò)基板偏壓產(chǎn)生電路GCl產(chǎn)生基板偏壓Vb2n并施加于電流監(jiān)控電路CM14 (參照?qǐng)D8)的η溝道型的MISFETQN7及η溝道型的MISFETQN8的情況與實(shí)施方式I相同。
[0253]然后，在進(jìn)行步驟S16時(shí)，基板偏壓控制電路CCl通過(guò)電流監(jiān)控電路CM12獲取在施加有基板偏壓Vbln的狀態(tài)下在η溝道型的MISFETQN6中流動(dòng)的電流Idsn (以后稱(chēng)作電流Idsln)。另外，通過(guò)電流監(jiān)控電路CMl5獲取在施加有基板偏壓Vb3n的狀態(tài)下在η溝道型的MISFETQN9、n溝道型的MISFETQN10及η溝道型的MISFETQN11中流動(dòng)的電流Idsn (以后稱(chēng)作電流Ids3n)。此外，通過(guò)電流監(jiān)控電路CM14獲取在施加有基板偏壓Vb2n的狀態(tài)下在MISFETQN7及MISFETQN8中流動(dòng)的電流Idsn(以后稱(chēng)作電流Ids2n)的情況與實(shí)施方式I相同。
[0254]而且，在進(jìn)行步驟S18時(shí)，基板偏壓控制電路CCl基于所獲取的電流Idsp及所獲取的電流Idsln來(lái)確定基板偏壓Vbln的電壓值Vblnl。另外，基板偏壓控制電路CCl基于所獲取的電流Idsp及所獲取的電流Ids3n來(lái)確定基板偏壓Vb3n的電壓值Vb3nl。此外，基板偏壓控制電路CCl基于所獲取的電流Idsp及所獲取的電流Ids2n來(lái)確定基板偏壓Vb2n的電壓值Vb2nl的情況與實(shí)施方式I相同。另外，電壓值Vblnl及電壓值Vb3nl的具體確定方法能夠與電壓值Vb2nl的確定方法相同。
[0255]優(yōu)選的是，構(gòu)成電流監(jiān)控電路CM15的MISFETQN9?MISFETQN11與構(gòu)成主電路MCl的 MISFETQN1 及 MISFETQN2 為同種的 MISFET。即 MISFETQN9 ?MISFETQN11 的閾值電壓與MISFETQN1及MISFETQN2的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MCl的MISFETQNI及MISFETQN2施加的基板偏壓Vbn。
[0256]此外，在上述說(shuō)明中，對(duì)主電路為NAND電路、相互串聯(lián)連接的MISFET為η溝道型的MISFET的情況進(jìn)行了說(shuō)明。但是，在主電路為NOR電路、相互串聯(lián)連接的MISFET為ρ溝道型的MISFET的情況下，也同樣地能夠具有使相互串聯(lián)連接的P溝道型的MISFET的數(shù)量Nm為1、2、3那樣的多個(gè)電流監(jiān)控電路。由此，能夠根據(jù)各個(gè)數(shù)量Nm容易地確定最佳的基板偏壓Vbp的電壓值Vbpl?；蛘撸捎谀軌蚯蟪龌迤珘篤bp的電壓值Vbpl相對(duì)于相互串聯(lián)連接的P溝道型的MISFET的數(shù)量Nm的變化率，所以能夠更高精度地確定基板偏壓Vbp的電壓值Vbpl。
[0257]<關(guān)于閾值電壓的偏差的其他補(bǔ)償方法>
[0258]作為閾值電壓的偏差的其他補(bǔ)償方法，考慮到如下方法:以使形成在半導(dǎo)體集成電路器件內(nèi)的復(fù)制電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式，來(lái)確定向復(fù)制電路施加的基板偏壓的電壓值，并將被設(shè)定成該電壓值的基板偏壓施加到主電路來(lái)控制閾值電壓。但是，在半導(dǎo)體集成電路器件內(nèi)形成復(fù)制電路意味著，半導(dǎo)體集成電路器件的面積與復(fù)制電路的形成面積量相應(yīng)地增加，因此，從使半導(dǎo)體集成電路器件小型化的觀點(diǎn)出發(fā)，存在缺陷。
[0259]另一方面，作為閾值電壓的偏差的另一其他補(bǔ)償方法，考慮到如下方法:在半導(dǎo)體集成電路器件內(nèi)形成例如環(huán)形振蕩器電路等延遲電路，以使形成的延遲電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式來(lái)確定向延遲電路施加的基板偏壓的電壓值，并將被設(shè)定成該電壓值的基板偏壓施加到主電路來(lái)控制閾值電壓。
[0260]但是，在延遲電路為具有包括多個(gè)例如CMIS反相電路的環(huán)形振蕩器電路等單純電路的延遲電路的情況下，即使將被設(shè)定成以使延遲電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式而確定的電壓值的基板偏壓施加到主電路，主電路的延遲時(shí)間也不會(huì)成為目標(biāo)時(shí)間。其原因在于，在主電路例如為NAND電路或NOR電路等電路的情況下，由于在主電路內(nèi)包含相互串聯(lián)連接的η溝道型或ρ溝道型的MISFET，所以即使在施加有被設(shè)定成相同電壓值的基板偏壓的情況下，主電路的延遲時(shí)間也會(huì)與單純延遲電路的延遲時(shí)間不同。因此，難以通過(guò)施加以使延遲電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式而確定的基板偏壓的電壓值進(jìn)行控制，以使得主電路的延遲時(shí)間成為目標(biāo)時(shí)間。因此，無(wú)法容易地補(bǔ)償構(gòu)成主電路的MISFET的閾值電壓等特性的偏差，半導(dǎo)體集成電路器件的性能降低。
[0261]<本實(shí)施方式的主要特征和效果>
[0262]本實(shí)施方式I的半導(dǎo)體集成電路器件在速度監(jiān)控電路的基礎(chǔ)上，作為電流監(jiān)控電路，與主電路同樣地，具有由P溝道型及η溝道型中的一種溝道型的MISFET相互串聯(lián)連接而成的電路。基于向構(gòu)成速度監(jiān)控電路所包含的反相電路的MISFET中的另一種溝道型的MISFET施加基板偏壓的狀態(tài)下的速度監(jiān)控電路的延遲時(shí)間，來(lái)確定向該另一種溝道型的MISFET施加的基板偏壓的電壓值。接下來(lái)，將被設(shè)定成該電壓值的基板偏壓施加到該另一種溝道型的MISFET，并向該一種溝道型的MISFET施加基板偏壓。然后，在像這樣施加有基板偏壓的狀態(tài)下，基于在各個(gè)溝道型的MISFET中流動(dòng)的電流，來(lái)確定向該一種溝道型的MISFET施加的基板偏壓的電壓值。
[0263]通過(guò)同時(shí)使用這樣的電流監(jiān)控電路和速度監(jiān)控電路，即使在作為主電路具有由ρ溝道型及η溝道型中的一種溝道型的MISFET相互串聯(lián)連接而成的電路的情況下，也能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值。因此，由于能夠容易地補(bǔ)償構(gòu)成主電路的MISFET的閾值電壓等特性的偏差，所以能夠提高半導(dǎo)體集成電路器件的性能。另外，由于即使不形成與主電路相同的電路、即復(fù)制電路也能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值，所以能夠提高半導(dǎo)體集成電路器件的性能。
[0264]能夠認(rèn)為上述的MISFET的閾值電壓等特性的偏差不是單片化的芯片內(nèi)的閾值電壓的偏差、即所謂的局部(local)偏差，而是例如因半導(dǎo)體集成電路器件的制造工序偏差而導(dǎo)致的芯片間的閾值電壓的偏差、即所謂的全局(global)偏差的情況。在這樣的情況下，通過(guò)在芯片內(nèi)向多個(gè)MISFET施加相等的基板偏壓，能夠容易地控制閾值電壓，因此，閾值電壓的偏差補(bǔ)償效果更好。
[0265](實(shí)施方式2)
[0266]在實(shí)施方式I的半導(dǎo)體集成電路器件中，優(yōu)選的是，在構(gòu)成主電路及基板偏壓控制電路的MISFET中，在ρ溝道型的MISFET之間閾值電壓相等，在η溝道型的MISFET之間閾值電壓相等。與之相對(duì)，在實(shí)施方式2的半導(dǎo)體集成電路器件中，主電路及基板偏壓控制電路分別形成于在各自區(qū)域之間P溝道型的MISFET的閾值電壓不同、且η溝道型的MISFET的閾值電壓不同的多個(gè)電路區(qū)域中。
[0267]此外，以下，對(duì)主電路及基板偏壓控制電路分別形成在MISFET的閾值電壓彼此不同的兩個(gè)區(qū)域的情況進(jìn)行說(shuō)明。但是，實(shí)施方式2的半導(dǎo)體集成電路器件的主電路及基板偏壓控制電路也可以分別形成在MISFET的閾值電壓彼此不同的三個(gè)以上的多個(gè)區(qū)域中。
[0268]<半導(dǎo)體集成電路器件的結(jié)構(gòu)>
[0269]在本實(shí)施方式2的半導(dǎo)體集成電路器件中，構(gòu)成主電路及基板偏壓控制電路的MISFET形成于在各自區(qū)域之間ρ溝道型的MISFET的閾值電壓不同、且η溝道型的MISFET的閾值電壓不同的兩個(gè)電路區(qū)域HVT及電路區(qū)域LVT中。
[0270]形成在電路區(qū)域HVT中的ρ溝道型的MISFET各自的閾值電壓的絕對(duì)值大于形成在電路區(qū)域LVT中的ρ溝道型的MISFET中的任一 MISFET的閾值電壓的絕對(duì)值。
[0271]形成在電路區(qū)域HVT中的η溝道型的MISFET各自的閾值電壓的絕對(duì)值大于形成在電路區(qū)域LVT中的η溝道型的MISFET中的任一 MISFET的閾值電壓的絕對(duì)值。
[0272]以下，作為一例，對(duì)主電路為NAND電路的情況進(jìn)行說(shuō)明。但是，在主電路為NOR電路的情況下，只要使溝道型及導(dǎo)電型全部相反且使向電源電壓Vdd的連接和與接地電位GND的連接相反，就能夠與主電路為NAND電路的情況相同。
[0273]圖21是表示實(shí)施方式2的半導(dǎo)體集成電路器件中的作為主電路的一例的NAND電路的結(jié)構(gòu)的電路圖。圖22是表示實(shí)施方式2的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。圖23及圖24是表示實(shí)施方式2的半導(dǎo)體集成電路器件中的電流監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0274]如圖21所示，在電路區(qū)域HVT中，主電路MClH以電壓Vinl及電壓Vin2為兩個(gè)輸入，以電壓Vout為一個(gè)輸出。另外，在電路區(qū)域HVT中，主電路MClH包含ρ溝道型的MISFETQP1H、ρ 溝道型的 MISFETQP2H、η 溝道型的 MISFETQN1H 及 η 溝道型的 MISFETQN2H。
[0275]另一方面，如圖21所示，在電路區(qū)域LVT中，主電路MClL以電壓Vinl及電壓Vin2為兩個(gè)輸入，以電壓Vout為一個(gè)輸出。另外，在電路區(qū)域LVT中，主電路MClL包含ρ溝道型的 MISFETQPlL、p 溝道型的 MISFETQP2L、n 溝道型的 MISFETQN1L 及 η 溝道型的 MISFETQN2L。
[0276]如圖21所示，電路區(qū)域HVT中的主電路MClH及電路區(qū)域LVT中的主電路MClL分別除構(gòu)成各自的相同溝道型的MISFET的閾值電壓彼此不同的方面以外，能夠成為與在實(shí)施方式I中使用圖2說(shuō)明的主電路MCl相同的結(jié)構(gòu)。
[0277]如圖22所示，在電路區(qū)域HVT中，作為延遲電路的速度監(jiān)控電路DClH具有多個(gè)反相電路DCl 1Η。而且，反相電路DCllH包含例如ρ溝道型的MISFETQP5H及η溝道型的MISFETQN5H。另一方面，在電路區(qū)域LVT中，作為延遲電路的速度監(jiān)控電路DClL具有多個(gè)反相電路DCl 1L，反相電路DCl IL包含例如ρ溝道型的MISFETQP5L及η溝道型的MISFETQN5L。
[0278]如圖22所示，電路區(qū)域HVT中的速度監(jiān)控電路DClH及電路區(qū)域LVT中的速度監(jiān)控電路DClL分別除構(gòu)成各自的相同溝道型的MISFET的閾值電壓不同的方面以外，能夠成為與在實(shí)施方式I中使用圖4說(shuō)明的速度監(jiān)控電路DCl相同的結(jié)構(gòu)。
[0279]如圖23所示，在電路區(qū)域HVT中，電流監(jiān)控電路CMllH具有ρ溝道型的MISFETQP6H。另一方面，在電路區(qū)域LVT中，電流監(jiān)控電路CMllL具有ρ溝道型的MISFETQP6L。
[0280]如圖23所示，電路區(qū)域HVT中的電流監(jiān)控電路CMl IH及電路區(qū)域LVT中的電流監(jiān)控電路CMllL分別除構(gòu)成各自的相同溝道型的MISFET的閾值電壓不同的方面以外，能夠成為與在實(shí)施方式I中使用圖5說(shuō)明的電流監(jiān)控電路CMll相同的結(jié)構(gòu)。
[0281]如圖24所示，在電路區(qū)域HVT中，電流監(jiān)控電路CM14H具有η溝道型的MISFETQN7H及η溝道型的MISFETQN8H。另一方面，在電路區(qū)域LVT中，電流監(jiān)控電路CM14L具有η溝道型的 MISFETQN7L 及 η 溝道型的 MISFETQN8L。
[0282]如圖24所示，電路區(qū)域HVT中的電流監(jiān)控電路CM14H及電流監(jiān)控電路CM14L分別除構(gòu)成各自的相同溝道型的MISFET的閾值電壓彼此不同的方面以外，能夠成為與在實(shí)施方式I中使用圖8說(shuō)明的電流監(jiān)控電路CM14相同的結(jié)構(gòu)。
[0283]接下來(lái)，對(duì)電路區(qū)域HVT及電路區(qū)域LVT與區(qū)域ARP及區(qū)域ARN之間的關(guān)系進(jìn)行說(shuō)明。以下，以構(gòu)成半導(dǎo)體集成電路器件的電路中的速度監(jiān)控電路為例進(jìn)行說(shuō)明。但是，關(guān)于構(gòu)成半導(dǎo)體集成電路器件的電路中的例如電流監(jiān)控電路等速度監(jiān)控電路以外的電路，也能夠是同樣的。
[0284]圖25是構(gòu)成速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。圖26是構(gòu)成速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。圖26是沿圖25的A-A線的剖視圖。此外，在圖25中，在與圖10同樣地將層間絕緣膜13、硅化物層12及側(cè)壁間隔件11除去而透視的基礎(chǔ)上，與圖10不同地，示出了將ρ型半導(dǎo)體區(qū)域9、η型半導(dǎo)體區(qū)域10、Β0Χ層2a及BOX層2b除去而透視的狀態(tài)。另外，在圖25及圖26中，使與支承基板I的作為主面的表面Ia平行且相互正交的兩個(gè)方向?yàn)閄軸方向及Y軸方向，使與支承基板I的表面Ia垂直的方向?yàn)閆軸方向。
[0285]在本實(shí)施方式2的半導(dǎo)體集成電路器件中的速度監(jiān)控電路DClH及速度監(jiān)控電路DClL中，關(guān)于η型阱5及ρ型阱6以外的部分，與使用圖10及圖11說(shuō)明的實(shí)施方式I的半導(dǎo)體集成電路器件中的速度監(jiān)控電路DCl的各部分相同。另外，在圖25及圖26中，在電路區(qū)域HVT及電路區(qū)域LVT各自中分別示出一個(gè)包含ρ溝道型的MISFET和η溝道型的MISFET的CMIS反相電路。
[0286]如圖25及圖26所示，在本實(shí)施方式2中，與實(shí)施方式I同樣地，在區(qū)域ARP中，在支承基板I的表面Ia側(cè)形成有作為η型的半導(dǎo)體區(qū)域的η型阱5，在區(qū)域ARN中，在支承基板I的表面Ia側(cè)形成有作為ρ型的半導(dǎo)體區(qū)域的ρ型阱6。
[0287]另一方面，如圖25及圖26所示，在本實(shí)施方式2中，與實(shí)施方式I不同的是，區(qū)域ARP由MISFET的閾值電壓不同的兩個(gè)區(qū)域、即由區(qū)域ARPH及區(qū)域ARPL組成。另外，區(qū)域ARN由MISFET的閾值電壓不同的兩個(gè)區(qū)域、即由區(qū)域ARNH及區(qū)域ARNL組成。區(qū)域ARPH是區(qū)域ARP中的電路區(qū)域HVT所包含的區(qū)域，區(qū)域ARPL是區(qū)域ARP中的電路區(qū)域LVT所包含的區(qū)域，區(qū)域ARNH是區(qū)域ARN中的電路區(qū)域HVT所包含的區(qū)域,區(qū)域ARNL是區(qū)域ARN中的電路區(qū)域LVT所包含的區(qū)域。
[0288]優(yōu)選的是，在區(qū)域ARPH中，在η型阱5的上層部形成有η型的半導(dǎo)體區(qū)域21，在區(qū)域ARPL中，在η型阱5的上層部形成有η型的半導(dǎo)體區(qū)域22。此時(shí)，BOX層2a形成在η型的半導(dǎo)體區(qū)域21上及η型的半導(dǎo)體區(qū)域22上，SOI層3a在區(qū)域ARPH及區(qū)域ARPL中形成在BOX層2a上。
[0289]例如，通過(guò)使η型的半導(dǎo)體區(qū)域21中的η型雜質(zhì)濃度大于η型的半導(dǎo)體區(qū)域22中的η型雜質(zhì)濃度，使形成在區(qū)域ARPH中的ρ溝道型的MISFETQP5H的閾值電壓的絕對(duì)值大于形成在區(qū)域ARPL中的ρ溝道型的MISFETQP5L的閾值電壓的絕對(duì)值。具體而言，在形成了 η型阱5之后，在區(qū)域ARPH及區(qū)域ARPL中，在向η型阱5的上層部導(dǎo)入例如砷(As)或磷(P)等η型雜質(zhì)時(shí)，使在區(qū)域ARPH中導(dǎo)入的η型雜質(zhì)的劑量(dose)大于在區(qū)域ARPL中導(dǎo)入的η型雜質(zhì)的劑量。通過(guò)這樣的方法，使η型的半導(dǎo)體區(qū)域21中的η型雜質(zhì)濃度大于η型的半導(dǎo)體區(qū)域22中的η型雜質(zhì)濃度。
[0290]同樣地，在區(qū)域ARNH中，在P型阱6的上層部形成有P型的半導(dǎo)體區(qū)域23，在區(qū)域ARNL中，在ρ型阱6的上層部形成有ρ型的半導(dǎo)體區(qū)域24。雖然省略了圖示，但BOX層2b (參照?qǐng)D12)形成在ρ型的半導(dǎo)體區(qū)域23上及ρ型的半導(dǎo)體區(qū)域24上，SOI層3b (參照?qǐng)D12)在區(qū)域ARNH及區(qū)域ARNL中形成在BOX層2b上。
[0291]例如，通過(guò)使ρ型的半導(dǎo)體區(qū)域23中的ρ型雜質(zhì)濃度大于P型的半導(dǎo)體區(qū)域24中的P型雜質(zhì)濃度，使形成在區(qū)域ARNH中的η溝道型的MISFETQN5H的閾值電壓大于形成在區(qū)域ARNL中的η溝道型的MISFETQN5L的閾值電壓。具體而言，在形成了 P型阱6之后，在區(qū)域ARNH及區(qū)域ARNL中，在向ρ型阱6的上層部導(dǎo)入例如硼(B)等ρ型雜質(zhì)時(shí)，使在區(qū)域ARNH中導(dǎo)入的ρ型雜質(zhì)的劑量大于在區(qū)域ARNL中導(dǎo)入的ρ型雜質(zhì)的劑量。通過(guò)這樣的方法，使P型的半導(dǎo)體區(qū)域23中的ρ型雜質(zhì)濃度大于ρ型的半導(dǎo)體區(qū)域24中的ρ型雜質(zhì)濃度。
[0292]優(yōu)選的是，區(qū)域ARPL與區(qū)域ARPH相鄰，半導(dǎo)體區(qū)域22與半導(dǎo)體區(qū)域21相鄰。另夕卜，區(qū)域ARNL與區(qū)域ARNH相鄰，半導(dǎo)體區(qū)域24與半導(dǎo)體區(qū)域23相鄰。
[0293]此外，關(guān)于η型阱5及ρ型阱6中的雜質(zhì)濃度，能夠與實(shí)施方式I相同。另外，如圖25及圖26所示，也可以在例如區(qū)域ARPH與區(qū)域ARPL的邊界以及區(qū)域ARNH與區(qū)域ARNL的邊界處形成有虛擬柵電極8c，用于調(diào)整ρ型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10的電位。
[0294]在本實(shí)施方式2中，也與實(shí)施方式I同樣地，由于能夠向與SOI層3a電絕緣的η型阱5施加基板偏壓Vbp且向與SOI層3b電絕緣的ρ型阱6施加基板偏壓Vbn，所以能夠在大范圍內(nèi)調(diào)整基板偏壓Vbp及基板偏壓Vbn的電壓值。因此，能夠高精度地控制向構(gòu)成主電路MCl的MISFET施加的基板偏壓。
[0295]<基板偏壓的控制方法>
[0296]在本實(shí)施方式2中，在MISFET的閾值電壓不同的兩個(gè)電路區(qū)域HVT及電路區(qū)域LVT各自中，能夠進(jìn)行與實(shí)施方式I中的基板偏壓的控制方法相同的基板偏壓的控制方法。
[0297]在電路區(qū)域HVT中，考慮主電路MClH為NAND電路的情況。該情況下，將QP1、QP2、QP5、QP6、QN1、QN2、QN7及QN8所示的各MISFET(參照?qǐng)D2、圖4、圖5及圖8)置換成QP1H、QP2H、QP5H、QP6H、QN1H、QN2H、QN7H&QN8H 所示的各 MISFET (參照?qǐng)D 21 ?圖 24)。然后在這樣置換了 MISFET的狀態(tài)下，進(jìn)行圖14的步驟Sll?步驟S18。由此，在電路區(qū)域HVT中，能夠控制向主電路MClH施加的基板偏壓。
[0298]另外，在電路區(qū)域LVT中，考慮主電路MClL為NAND電路的情況。該情況下，將QPl、QP2、QP5、QP6、QNU QN2、QN7及QN8所示的各MISFET (參照?qǐng)D2、圖4、圖5及圖8)置換成QP1L、QP2L、QP5L、QP6L、QN1L、QN2L、QN7L 及 QN8L 所示的各 MISFET (參照?qǐng)D 21 ?圖 24)。然后在這樣置換了 MISFET的狀態(tài)下，進(jìn)行圖14的步驟Sll?步驟S18。由此，在電路區(qū)域LVT中，能夠控制向主電路MClL施加的基板偏壓。
[0299]同樣地，在電路區(qū)域HVT中，考慮主電路MClH為NOR電路的情況(省略圖示)。該情況下，使用作為與QN3、QN4、QN5、QN6、QP3、QP4、QP7及QP8所示的各MISFET (參照?qǐng)D3、圖4、圖6及圖7)相同的MISFET且形成在電路區(qū)域HVT中的MISFET來(lái)進(jìn)行圖16的步驟S21?步驟S28。由此，能夠控制向主電路MClH施加的基板偏壓。
[0300]另外，在電路區(qū)域LVT中，考慮主電路MClL為NOR電路的情況(省略圖示)。該情況下，使用作為與QN3、QN4、QN5、QN6、QP3、QP4、QP7及QP8所示的各MISFET (參照?qǐng)D3、圖4、圖6及圖7)相同的MISFET且形成在電路區(qū)域LVT中的MISFET來(lái)進(jìn)行圖16的步驟S21?步驟S28。由此，能夠控制向主電路MClL施加的基板偏壓。
[0301]<本實(shí)施方式的主要特征和效果>
[0302]在本實(shí)施方式2的半導(dǎo)體集成電路器件中，主電路及基板偏壓控制電路形成于在各自區(qū)域之間P溝道型的MISFET的閾值電壓不同、且η溝道型的MISFET的閾值電壓不同的多個(gè)電路區(qū)域中。由此，即使在主電路分別形成于MISFET的閾值電壓不同的多個(gè)電路區(qū)域中的情況下，也能夠使用形成在各個(gè)電路區(qū)域中的基板偏壓控制電路針對(duì)各個(gè)電路區(qū)域的主電路以使延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值。因此，對(duì)于主電路中的形成在MISFET的閾值電壓不同的多個(gè)電路區(qū)域的每一個(gè)電路區(qū)域上的部分，與實(shí)施方式I同樣地，由于能夠容易地補(bǔ)償構(gòu)成主電路的MISFET的閾值電壓等特性的偏差，所以能夠提高半導(dǎo)體集成電路器件的性能。
[0303]而且，在本實(shí)施方式2的半導(dǎo)體集成電路器件中，優(yōu)選的是，能夠使基板偏壓控制電路中的形成在MISFET的閾值電壓不同的兩個(gè)電路區(qū)域的每一個(gè)電路區(qū)域上的部分所包含的MISFET形成在同一 η型阱或ρ型阱之上。因此，與使閾值電壓不同的兩種MISFET分別形成在彼此分離地形成的兩個(gè)η型阱或兩個(gè)ρ型阱之上的情況相比，能夠使速度監(jiān)控電路及電流監(jiān)控電路的面積小型化，能夠使半導(dǎo)體集成電路器件進(jìn)一步小型化。
[0304](實(shí)施方式3)
[0305]在實(shí)施方式I的半導(dǎo)體集成電路器件中，具有包括多個(gè)由P溝道型的MISFET及η溝道型的MISFET構(gòu)成的CMIS反相電路的速度監(jiān)控電路、和電流監(jiān)控電路。與之相對(duì)，在實(shí)施方式3的半導(dǎo)體集成電路器件中，具有包括多個(gè)僅由ρ溝道型的MISFET構(gòu)成的反相電路的速度監(jiān)控電路、和包括多個(gè)僅由η溝道型的MISFET構(gòu)成的反相電路的速度監(jiān)控電路，但不具有電流監(jiān)控電路。
[0306]<半導(dǎo)體集成電路器件的結(jié)構(gòu)>
[0307]圖27是表示實(shí)施方式3的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。如圖27所示，本實(shí)施方式3的半導(dǎo)體集成電路器件具有主電路MC2和基板偏壓控制電路CC2。本實(shí)施方式3的半導(dǎo)體集成電路器件在基板偏壓控制電路CC2具有多個(gè)作為延遲電路的速度監(jiān)控電路DC2及速度監(jiān)控電路DC3的方面、以及不具有電流監(jiān)控電路的方面，與實(shí)施方式I的半導(dǎo)體集成電路器件不同。另外，關(guān)于本實(shí)施方式3的半導(dǎo)體集成電路器件中的主電路MC2及作為電壓產(chǎn)生電路的基板偏壓產(chǎn)生電路GC2的每一個(gè),能夠分別與實(shí)施方式I的半導(dǎo)體集成電路器件中的主電路MCl及基板偏壓產(chǎn)生電路GCl相同。
[0308]圖28?圖31是表示實(shí)施方式3的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。圖28示出作為速度監(jiān)控電路DC2的一例的速度監(jiān)控電路DC21，圖29示出作為速度監(jiān)控電路DC2的一例的速度監(jiān)控電路DC22。圖30示出作為速度監(jiān)控電路DC3的一例的速度監(jiān)控電路DC31，圖31示出作為速度監(jiān)控電路DC3的一例的速度監(jiān)控電路DC32。此夕卜，在圖28?圖31中，示出了各個(gè)速度監(jiān)控電路所具有的多個(gè)反相電路中的三個(gè)反相電路，但各個(gè)速度監(jiān)控電路所具有的反相電路的數(shù)量也可以是I或3以外的復(fù)數(shù)。
[0309]如圖28?圖31所示，速度監(jiān)控電路DC21、速度監(jiān)控電路DC22、速度監(jiān)控電路DC31及速度監(jiān)控電路DC32分別是具有輸入電壓Vin的輸入節(jié)點(diǎn)及輸出電壓Vout的輸出節(jié)點(diǎn)的延遲電路。
[0310]圖28所示的速度監(jiān)控電路DC21具有的反相電路DC211例如由P溝道型的MISFETQP21及電阻元件RP21構(gòu)成。ρ溝道型的MISFETQP21的源電極與電源電壓Vdd連接、即與電源連接，ρ溝道型的MISFETQP21的漏電極與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)η3連接。電阻元件RP21的一方與節(jié)點(diǎn)η3連接，電阻元件RP21的另一方與接地電位GND連接、即接地。在ρ溝道型的MISFETQP21中，作為基板偏壓電壓而施加有基板偏壓Vbp。
[0311]圖29所示的速度監(jiān)控電路DC22具有的反相電路DC221例如由P溝道型的MISFETQP22、ρ溝道型的MISFETQP23及電阻元件RP22構(gòu)成。ρ溝道型的MISFETQP22的源電極與電源電壓Vdd連接、即與電源連接。ρ溝道型的MISFETQP22的漏電極與ρ溝道型的MISFETQP23的源電極連接。ρ溝道型的MISFETQP23的漏電極與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)η3連接。電阻元件RP22的一方與節(jié)點(diǎn)η3連接，電阻元件RP22的另一方與接地電位GND連接、即接地。在ρ溝道型的MISFETQP22及ρ溝道型的MISFETQP23中，作為基板偏壓電壓而施加有基板偏壓Vbp。
[0312]圖30所示的速度監(jiān)控電路DC31具有的反相電路DC311例如由電阻元件RN21及η溝道型的MISFETQN21構(gòu)成。電阻元件RN21的一方與電源電壓Vdd連接、即與電源連接，電阻元件RN21的另一方與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)η4連接。η溝道型的MISFETQN21的漏電極與節(jié)點(diǎn)η4連接，η溝道型的MISFETQN21的源電極與接地電位GND連接、即接地。在η溝道型的MISFETQN21中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0313]圖31所示的速度監(jiān)控電路DC32具有的反相電路DC321例如由電阻元件RN22、n溝道型的MISFETQN22及η溝道型的MISFETQN23構(gòu)成。電阻元件RN22的一方與電源電壓Vdd連接、即與電源連接，電阻元件RN22的另一方與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)η4連接。η溝道型的MISFETQN22的漏電極與節(jié)點(diǎn)η4連接。η溝道型的MISFETQN22的源電極與η溝道型的MISFETQN23的漏電極連接。η溝道型的MISFETQN23的源電極與接地電位GND連接、即接地。在η溝道型的MISFETQN22及η溝道型的MISFETQN23中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0314]在圖28及圖29所示的速度監(jiān)控電路DC2、以及圖30及圖31所示的速度監(jiān)控電路DC3的每一個(gè)中，反相電路排列有多個(gè)，例如在使N為2以上的整數(shù)時(shí)排列有N個(gè)。而且，排列于第I至第N-1位的反相電路各自的輸出側(cè)與排列在下一位的反相電路的輸入側(cè)連接。像這樣，通過(guò)使多個(gè)反相電路串聯(lián)連接在輸入節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間，能夠形成各個(gè)反相電路的延遲時(shí)間為延遲時(shí)間Tpd的延遲電路。
[0315]此外，與實(shí)施方式I中的速度監(jiān)控電路DCl (參照?qǐng)D4)同樣地，也能夠通過(guò)使N為3以上的奇數(shù)并使輸出節(jié)點(diǎn)與輸入節(jié)點(diǎn)連接而構(gòu)成反饋電路，使速度監(jiān)控電路DC2及速度監(jiān)控電路DC3成為環(huán)形振蕩器電路。由此，與實(shí)施方式I中的速度監(jiān)控電路DCl同樣地，能夠更高精度地測(cè)定延遲時(shí)間Tpd。
[0316]另外，作為速度監(jiān)控電路DC2及速度監(jiān)控電路DC3，也能夠使用由一個(gè)反相電路構(gòu)成的電路。
[0317]在本實(shí)施方式3中，能夠使QP21、QP22及QP23所示的ρ溝道型的MISFET (參照?qǐng)D28及圖29)分別與實(shí)施方式I中的MISFETQP5同樣地形成在圖11所示的SOI層3a上，并向圖11所示的η型阱5施加基板偏壓Vbp。而且，能夠使QN21、QN22及QN23所示的η溝道型的MISFET(參照?qǐng)D30及圖31)分別與實(shí)施方式I中的MISFETQN5同樣地形成在圖12所示的SOI層3b上，并向圖12所示的ρ型阱6施加基板偏壓Vbn。
[0318]由此，由于能夠向與SOI層3a電絕緣的η型阱5施加基板偏壓Vbp，并向與SOI層3b電絕緣的ρ型阱6施加基板偏壓Vbn，所以能夠在大范圍內(nèi)調(diào)整基板偏壓Vbp及基板偏壓Vbn的電壓值。因此，能夠高精度地控制向構(gòu)成主電路MC2的MISFET施加的基板偏壓。
[0319]<基板偏壓的控制方法>
[0320]接下來(lái)，對(duì)本實(shí)施方式3的半導(dǎo)體集成電路器件中的基板偏壓的控制方法進(jìn)行說(shuō)明。圖32是表示控制向?qū)嵤┓绞?的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0321]首先，基板偏壓控制電路CC2向速度監(jiān)控電路DC2(參照?qǐng)D28及圖29)施加基板偏壓Vbp (圖32的步驟S31)，并基于速度監(jiān)控電路DC2的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbp的電壓值Vbpl (圖32的步驟S32)。
[0322]在主電路MC2 (參照?qǐng)D27)為NAND電路(參照?qǐng)D2)的情況下，在步驟S31中，通過(guò)基板偏壓產(chǎn)生電路GC2 (參照?qǐng)D27)產(chǎn)生基板偏壓Vbp并施加于速度監(jiān)控電路DC21 (參照?qǐng)D28)的MISFETQP21。然后，在步驟S32中，基于將基板偏壓Vbp施加于MISFETQP21的狀態(tài)下的速度監(jiān)控電路DC21的延遲時(shí)間Tpd，來(lái)確定基板偏壓Vbp的電壓值Vbpl。
[0323]另一方面，在主電路MC2為NOR電路(參照?qǐng)D3)的情況下，在步驟S31中，通過(guò)基板偏壓產(chǎn)生電路GC2產(chǎn)生基板偏壓Vbp并施加于速度監(jiān)控電路DC22 (參照?qǐng)D29)的ρ溝道型的MISFETQP22及ρ溝道型的MISFETQP23。然后，在步驟S32中，基于將基板偏壓Vbp施加于MISFETQP22及MISFETQP23的狀態(tài)下的速度監(jiān)控電路DC22的延遲時(shí)間Tpd，來(lái)確定基板偏壓Vbp的電壓值Vbpl。
[0324]關(guān)于電壓值Vbpl的具體確定方法，能夠與圖14的步驟Sll及步驟S12相同。
[0325]接下來(lái)，基板偏壓控制電路CC2向速度監(jiān)控電路DC3(參照?qǐng)D30及圖31)施加基板偏壓Vbn (圖32的步驟S33)，并基于速度監(jiān)控電路DC3的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbn的電壓值Vbnl (圖32的步驟S34)。
[0326]在主電路MC2 (參照?qǐng)D27)為NOR電路(參照?qǐng)D3)的情況下，在步驟S33中，通過(guò)基板偏壓產(chǎn)生電路GC2 (參照?qǐng)D27)產(chǎn)生基板偏壓Vbn并施加于速度監(jiān)控電路DC31 (參照?qǐng)D30)的η溝道型的MISFETQN21。然后，在步驟S34中，基于將基板偏壓Vbn施加于MISFETQN21的狀態(tài)下的速度監(jiān)控電路DC31的延遲時(shí)間Tpd，來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0327]另一方面，在主電路MC2為NAND電路(參照?qǐng)D2)的情況下，在步驟S33中，通過(guò)基板偏壓產(chǎn)生電路GC2產(chǎn)生基板偏壓Vbn并施加于速度監(jiān)控電路DC32 (參照?qǐng)D31)的η溝道型的MISFETQN22及η溝道型的MISFETQN23。然后，在步驟S34中，基于將基板偏壓Vbn施加于MISFETQN22及MISFETQN23的狀態(tài)下的速度監(jiān)控電路DC32的延遲時(shí)間Tpd，來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0328]關(guān)于電壓值Vbnl的具體確定方法，能夠與圖16的步驟S21及步驟S22相同。
[0329]此外，步驟S33及步驟S34也能夠與步驟S31及步驟S32并行地進(jìn)行，還能夠在步驟S31及步驟S32之前進(jìn)行。
[0330]接下來(lái)，基板偏壓控制電路CC2向主電路MC2施加基板偏壓Vbpl及基板偏壓Vbnl (圖32的步驟S35)。在該步驟S35中，基板偏壓控制電路CC2以通過(guò)基板偏壓產(chǎn)生電路GC2產(chǎn)生被設(shè)定成電壓值VbpI的基板偏壓Vbp、即基板偏壓Vbpl并施加于主電路MC2的P溝道型的MISFET的方式進(jìn)行控制。另外，在步驟S35中，基板偏壓控制電路CC2以通過(guò)基板偏壓產(chǎn)生電路GC2產(chǎn)生被設(shè)定成電壓值VbnI的基板偏壓Vbn、即基板偏壓Vbnl并施加于主電路MC2的η溝道型的MISFET的方式進(jìn)行控制。關(guān)于以施加基板偏壓Vbpl及基板偏壓Vbnl的方式進(jìn)行控制的具體方法，能夠與圖14的步驟S18或圖16的步驟S28相同。
[0331]<本實(shí)施方式的主要特征和效果>
[0332]本實(shí)施方式3的半導(dǎo)體集成電路器件不具有電流監(jiān)控電路，但作為速度監(jiān)控電路與主電路同樣地，具有包括由P溝道型及η溝道型中的一種溝道型的MISFET相互串聯(lián)連接而成的反相電路的電路。另外，本實(shí)施方式3的半導(dǎo)體集成電路器件作為速度監(jiān)控電路與主電路同樣地，具有包括另一種溝道型的MISFET的反相電路的電路。基于向包括該另一種溝道型的MISFET的速度監(jiān)控電路施加基板偏壓的狀態(tài)下的速度監(jiān)控電路的延遲時(shí)間，來(lái)確定向該另一種溝道型的MISFET施加的基板偏壓的電壓值。另外，基于向由該一種溝道型的MISFET相互串聯(lián)連接而成的速度監(jiān)控電路施加基板偏壓的狀態(tài)下的速度監(jiān)控電路的延遲時(shí)間，來(lái)確定向該一種溝道型的MISFET施加的基板偏壓的電壓值。
[0333]通過(guò)同時(shí)使用這樣的兩個(gè)速度監(jiān)控電路，即使在作為主電路具有由P溝道型及η溝道型中的一種溝道型的MISFET相互串聯(lián)連接而成的電路的情況下，也能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值。因此，由于能夠容易地補(bǔ)償構(gòu)成主電路的MISFET的閾值電壓等特性的偏差，所以能夠提高半導(dǎo)體集成電路器件的性能。另外，由于即使不形成與主電路相同的電路、即復(fù)制電路也能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值，所以能夠提高半導(dǎo)體集成電路器件的性能。
[0334]即使在MISFET的閾值電壓等特性的偏差為所謂的全局偏差的情況下，通過(guò)在芯片內(nèi)向多個(gè)MISFET施加相等的基板偏壓，能夠容易地控制閾值電壓，因此，閾值電壓的偏差補(bǔ)償效果更好。
[0335](實(shí)施方式4)
[0336]在實(shí)施方式I的半導(dǎo)體集成電路器件中，作為速度監(jiān)控電路，具有包括由P溝道型的MISFET及η溝道型的MISFET構(gòu)成的CMIS反相電路的速度監(jiān)控電路。與之相對(duì)，在實(shí)施方式4的半導(dǎo)體集成電路器件中，作為速度監(jiān)控電路，具有包括僅由ρ溝道型的MISFET構(gòu)成的反相電路的速度監(jiān)控電路、或包括僅由η溝道型的MISFET構(gòu)成的反相電路的速度監(jiān)控電路。
[0337]作為速度監(jiān)控電路，本實(shí)施方式4的半導(dǎo)體集成電路器件取代在實(shí)施方式I中使用圖4說(shuō)明的速度監(jiān)控，具有在實(shí)施方式3中使用圖28及圖30說(shuō)明的速度監(jiān)控中的某一種，除該方面以外，與實(shí)施方式I的半導(dǎo)體集成電路器件相同。
[0338]本實(shí)施方式4中的基板偏壓的控制方法取代在實(shí)施方式I中使用圖4說(shuō)明的速度監(jiān)控，使用在實(shí)施方式3中使用圖28及圖30說(shuō)明的速度監(jiān)控中的某一種，除該方面以外，與實(shí)施方式I中的基板偏壓的控制方法相同。
[0339]在主電路為NAND電路(參照?qǐng)D2)的情況下，首先，進(jìn)行與圖14的步驟Sll相同的步驟，向速度監(jiān)控電路施加基板偏壓Vbp，并進(jìn)行與圖14的步驟S12相同的步驟，基于速度監(jiān)控電路的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbp的電壓值Vbpl。
[0340]但是，在本實(shí)施方式4中，取代圖4所示的速度監(jiān)控電路DC1，向圖28所示的速度監(jiān)控電路DC21施加基板偏壓Vbp。在這樣的方法中，也能夠基于速度監(jiān)控電路DC21的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbp的電壓值Vbpl。
[0341]然后，進(jìn)行與圖14的步驟S13?步驟S18相同的步驟。由此，基板偏壓控制電路CCl (參照?qǐng)D1)以將基板偏壓Vbpl施加于主電路MCl的P溝道型的MISFETQP1及ρ溝道型的MISFETQP2的方式進(jìn)行控制。另外，基板偏壓控制電路CCl以將基板偏壓Vbnl施加于主電路MCl的η溝道型的MISFETQN1及η溝道型的MISFETQN2的方式進(jìn)行控制。
[0342]另一方面，在主電路為NOR電路(參照?qǐng)D3)的情況下，首先，進(jìn)行與圖16的步驟S21相同的步驟，向速度監(jiān)控電路施加基板偏壓Vbn，并進(jìn)行與圖16的步驟S22相同的工序，基于速度監(jiān)控電路的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0343]但是，在本實(shí)施方式4中，取代圖4所示的速度監(jiān)控電路DC1，向圖30所示的速度監(jiān)控電路DC31施加基板偏壓Vbn。在這樣的方法中，也能夠基于速度監(jiān)控電路DC31的延遲時(shí)間Tpd來(lái)確定基板偏壓Vbn的電壓值Vbnl。
[0344]然后，進(jìn)行與圖16的步驟S23?步驟S28相同的步驟。由此，基板偏壓控制電路CCl以將基板偏壓Vbpl施加于主電路MCl的P溝道型的MISFETQP3及P溝道型的MISFETQP4、且將基板偏壓Vbnl施加于主電路MCl的η溝道型的MISFETQN3及η溝道型的MISFETQN4的方式進(jìn)行控制。
[0345]在本實(shí)施方式4的半導(dǎo)體集成電路器件中，與實(shí)施方式I的半導(dǎo)體集成電路器件不同，速度監(jiān)控電路取代CMIS反相電路而具有僅由ρ溝道型的MISFET構(gòu)成的反相電路及僅由η溝道型的MISFET構(gòu)成的反相電路。因此，在本實(shí)施方式4中，在作為主電路而具有NAND電路及NOR電路雙方的情況下，具有與實(shí)施方式I相比多出兩種的速度監(jiān)控電路。
[0346]但是，在這樣的情況下，也與速度監(jiān)控電路具有CMIS反相電路的情況同樣地，通過(guò)同時(shí)使用電流監(jiān)控電路和速度監(jiān)控電路，基板偏壓控制電路能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值。因此，由于能夠容易地補(bǔ)償構(gòu)成主電路的MISFET的閾值電壓等特性的偏差，所以能夠提高半導(dǎo)體集成電路器件的性能。另夕卜，即使沒(méi)有形成與主電路相同的復(fù)制電路，也能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值，因此，盡管與實(shí)施方式I相比基板偏壓控制電路的面積減小效果降低，但能夠提高半導(dǎo)體集成電路器件的性能。
[0347](實(shí)施方式5)
[0348]在實(shí)施方式I的半導(dǎo)體集成電路器件中，向在NAND電路及NOR電路中相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET分別施加的基板偏壓的電壓值相同。與之相對(duì)，在實(shí)施方式5的半導(dǎo)體集成電路器件中，向在NAND電路及NOR電路中相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET的每一個(gè)分別施加具有分別進(jìn)行調(diào)整后的電壓值的基板偏壓。
[0349]NAND電路包含相互串聯(lián)連接的兩個(gè)η溝道型的MISFET，N0R電路包含相互串聯(lián)連接的兩個(gè)P溝道型的MISFET。另一方面，通過(guò)使包含相互串聯(lián)連接的P溝道型的MISFET和η溝道型的MISFET的反相電路進(jìn)一步相互串聯(lián)連接，在形成速度監(jiān)控電路的情況下，所形成的速度監(jiān)控電路不包含相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET。即，在速度監(jiān)控電路與主電路之間，MISFET的連接方法不同。因此，在基于這樣的速度監(jiān)控電路的延遲時(shí)間來(lái)確定基板偏壓電壓的電壓值的情況下，關(guān)于主電路所包含的NAND電路及NOR電路，與主電路所包含的反相電路相比，可能會(huì)減小對(duì)MISFET的閾值電壓等特性的偏差補(bǔ)償效果。
[0350]因此，在本實(shí)施方式5中，作為速度監(jiān)控電路，使用通過(guò)將NAND電路相互串聯(lián)連接而形成的速度監(jiān)控電路。或者，在本實(shí)施方式5中，作為速度監(jiān)控電路，使用通過(guò)將NOR電路相互串聯(lián)連接而形成的速度監(jiān)控電路。由此，能夠分別調(diào)整并分別確定向在主電路所包含的NAND電路或NOR電路中相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET施加的基板偏壓電壓。因此,對(duì)于主電路所包含的NAND電路及NOR電路，與主電路所包含的反相電路同樣地，也能夠高精度地補(bǔ)償MISFET的閾值電壓等特性的偏差。
[0351]<半導(dǎo)體集成電路器件的結(jié)構(gòu)>
[0352]首先，對(duì)本實(shí)施方式5的半導(dǎo)體集成電路器件的結(jié)構(gòu)進(jìn)行說(shuō)明。
[0353]圖33是表示實(shí)施方式5的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。圖34是表示實(shí)施方式5的半導(dǎo)體集成電路器件中的作為主電路的一例的NAND電路的結(jié)構(gòu)的電路圖。圖35是表示實(shí)施方式5的半導(dǎo)體集成電路器件中的作為主電路的一例的NOR電路的結(jié)構(gòu)的電路圖。此外，在圖33中，將基板偏壓Vbp及基板偏壓Vbn表示為基板偏壓Vb，將延遲時(shí)間Tpd41、延遲時(shí)間Tpd42及延遲時(shí)間Tpd5表示為延遲時(shí)間Tpd,將電流Idsp及Idsn表示為電流Ids。
[0354]如圖33所示，本實(shí)施方式5的半導(dǎo)體集成電路器件具有主電路MC4和基板偏壓控制電路CC4。主電路MC4及基板偏壓控制電路CC4各自是由多個(gè)MISFET構(gòu)成的電路。
[0355]如圖34所示，在本實(shí)施方式5的半導(dǎo)體集成電路器件中的主電路MC4具有NAND電路時(shí)，主電路MC4具有分別輸入電壓Vinl及電壓Vin2的兩個(gè)輸入節(jié)點(diǎn)，并具有輸出電壓Vout的一個(gè)輸出節(jié)點(diǎn)。另外，此時(shí)，主電路MC4包含ρ溝道型的MISFETQP1、ρ溝道型的MISFETQP2、與ρ溝道型不同的η溝道型的MISFETQN1、以及η溝道型的MISFETQN2。此外，在主電路MC4具有NAND電路時(shí)，將主電路MC4稱(chēng)作主電路MC41。
[0356]ρ溝道型的MISFETQP1及ρ溝道型的MISFETQP2相互并聯(lián)連接在相對(duì)于接地電位GND成為與電源電壓Vdd相等的電位的電源線、即施加有電源電壓Vdd的電源線、與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)nl之間。ρ溝道型的MISFETQPI的源電極及P溝道型的MISFETQP2的源電極與電源電壓Vdd連接、即與電源連接。ρ溝道型的MISFETQPI的漏電極及ρ溝道型的MISFETQP2的漏電極與節(jié)點(diǎn)nl連接。
[0357]η溝道型的MISFETQN1及η溝道型的MISFETQN2相互串聯(lián)連接在節(jié)點(diǎn)nl與成為接地電位GND的接地線之間。η溝道型的MISFETQN2的漏電極與節(jié)點(diǎn)nl連接。η溝道型的MISFETQN2的源電極與η溝道型的MISFETQN1的漏電極連接。η溝道型的MISFETQN1的源電極與接地電位GND連接、即接地。因此，MISFETQN1在MISFETQN2的與MISFETQP1側(cè)相反的一側(cè)，與MISFETQN2串聯(lián)連接。
[0358]ρ溝道型的MISFETQP1的柵電極及η溝道型的MISFETQN1的柵電極與輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另外，ρ溝道型的MISFETQP2的柵電極及η溝道型的MISFETQN2的柵電極與輸入電壓Vin2的輸入節(jié)點(diǎn)連接。而且，節(jié)點(diǎn)nl與輸出電壓Vout的輸出節(jié)點(diǎn)連接。
[0359]在ρ溝道型的MISFETQP1及ρ溝道型的MISFETQP2中，作為基板偏壓電壓而施加有基板偏壓Vbp。另一方面，在η溝道型的MISFETQN1中，作為基板偏壓電壓而施加有基板偏壓Vbn，在η溝道型的MISFETQN2中，作為基板偏壓電壓而施加有基板偏壓Vbns?；迤珘篤bn和基板偏壓Vbns分別進(jìn)行調(diào)整并分別確定。
[0360]另一方面，如圖35所示，在本實(shí)施方式5的半導(dǎo)體集成電路器件中的主電路MC4具有NOR電路時(shí)，主電路MC4具有分別輸入電壓Vinl及電壓Vin2的兩個(gè)輸入節(jié)點(diǎn)，并具有輸出電壓Vout的一個(gè)輸出節(jié)點(diǎn)。另外，此時(shí)，主電路MC4包含ρ溝道型的MISFETQP3、ρ溝道型的MISFETQP4、n溝道型的MISFETQN3及η溝道型的MISFETQN4。此外，在主電路MC4具有NOR電路時(shí)，將主電路MC4稱(chēng)作主電路MC42。
[0361]ρ溝道型的MISFETQP3及ρ溝道型的MISFETQP4相互串聯(lián)連接在施加有電源電壓Vdd的電源線、與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)nl之間。ρ溝道型的MISFETQP3的源電極與電源電壓Vdd連接、即與電源連接。ρ溝道型的MISFETQP3的漏電極與P溝道型的MISFETQP4的源電極連接。ρ溝道型的MISFETQP4的漏電極與節(jié)點(diǎn)nl連接。
[0362]η溝道型的MISFETQN3及η溝道型的MISFETQN4相互并聯(lián)連接在節(jié)點(diǎn)nl與成為接地電位GND的接地線之間。η溝道型的MISFETQN3的漏電極及η溝道型的MISFETQN4的漏電極與節(jié)點(diǎn)nl連接。另外，η溝道型的MISFETQN3的源電極及η溝道型的MISFETQN4的源電極與接地電位GND連接、即接地。因此，MISFETQP3在MISFETQP4的與MISFETQN3側(cè)相反的一側(cè)，與MISFETQP4串聯(lián)連接。
[0363]ρ溝道型的MISFETQP3的柵電極及η溝道型的MISFETQN3的柵電極與輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另外，ρ溝道型的MISFETQP4的柵電極及η溝道型的MISFETQN4的柵電極與輸入電壓Vin2的輸入節(jié)點(diǎn)連接。而且，節(jié)點(diǎn)nl與輸出電壓Vout的輸出節(jié)點(diǎn)連接。
[0364]在ρ溝道型的MISFETQP3中，作為基板偏壓電壓而施加有基板偏壓Vbp，在ρ溝道型的MISFETQP4中，作為基板偏壓電壓而施加有基板偏壓Vbps?；迤珘篤bp和基板偏壓Vbps分別進(jìn)行調(diào)整并分別確定。另一方面，在η溝道型的MISFETQN3及η溝道型的MISFETQN4中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0365]也就是說(shuō)，在本實(shí)施方式5中，主電路具有由ρ溝道型及η溝道型中的一種溝道型的至少兩個(gè)MISFET相互串聯(lián)連接而成的電路。
[0366]此外，主電路也可以具有與在實(shí)施方式I中使用圖4及圖9說(shuō)明的速度監(jiān)控電路DCl所包含的反相電路DCll相同的反相電路。該反相電路是例如由P溝道型的MISFET及η溝道型的MISFET構(gòu)成的CMIS反相電路。
[0367]如圖33所示，本實(shí)施方式5的半導(dǎo)體集成電路器件中的基板偏壓控制電路CC4具有:作為延遲電路的速度監(jiān)控電路DC4及DC5 ;對(duì)電流進(jìn)行監(jiān)控的電流監(jiān)控電路CM4 ;和作為電壓產(chǎn)生電路的基板偏壓產(chǎn)生電路GC4。
[0368]另外，在本實(shí)施方式5中，作為速度監(jiān)控電路，具有圖36所示的速度監(jiān)控電路DC4、圖37所示的速度監(jiān)控電路DC4、和圖38所示的速度監(jiān)控電路DC5。
[0369]圖36?圖38是表示實(shí)施方式5的半導(dǎo)體集成電路器件中的速度監(jiān)控電路的結(jié)構(gòu)的電路圖。
[0370]圖36所示的速度監(jiān)控電路DC4是具有相互串聯(lián)連接的多個(gè)NAND電路DC411的延遲電路。將具有這樣的多個(gè)NAND電路DC411的速度監(jiān)控電路DC4稱(chēng)作速度監(jiān)控電路DC41。另外，在圖36中，示出了速度監(jiān)控電路DC4所包含的多個(gè)NAND電路DC411中的彼此相鄰的兩個(gè)NAND電路DC411。
[0371]多個(gè)NAND電路DC411各自具有分別輸入電壓Vinl及電壓Vin2的兩個(gè)輸入節(jié)點(diǎn)，并具有輸出電壓Vout的一個(gè)輸出節(jié)點(diǎn)。另外，此時(shí)，多個(gè)NAND電路DC411各自包含ρ溝道型的MISFETQP41、p溝道型的MISFETQP42、與ρ溝道型不同的η溝道型的MISFETQN41、以及η溝道型的MISFETQN42。
[0372]ρ溝道型的MISFETQP41及ρ溝道型的MISFETQP42相互并聯(lián)連接在相對(duì)于接地電位GND成為與電源電壓Vdd相等的電位的電源線、即施加有電源電壓Vdd的電源線、與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)nl之間。ρ溝道型的MISFETQP41的源電極及P溝道型的MISFETQP42的源電極與電源電壓Vdd連接、即與電源連接。ρ溝道型的MISFETQP41的漏電極及ρ溝道型的MISFETQP42的漏電極與節(jié)點(diǎn)η I連接。
[0373]η溝道型的MISFETQN41及η溝道型的MISFETQN42相互串聯(lián)連接在節(jié)點(diǎn)nl與成為接地電位GND的接地線之間。η溝道型的MISFETQN42的漏電極與節(jié)點(diǎn)nl連接。η溝道型的MISFETQN42的源電極與η溝道型的MISFETQN41的漏電極連接。η溝道型的MISFETQN41的源電極與接地電位GND連接、即接地。因此，MISFETQN41在MISFETQN42的與MISFETQP41側(cè)相反的一側(cè)，與MISFETQN42串聯(lián)連接。
[0374]ρ溝道型的MISFETQP41的柵電極及η溝道型的MISFETQN41的柵電極與輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另外，ρ溝道型的MISFETQP42的柵電極及η溝道型的MISFETQN42的柵電極與輸入電壓Vin2的輸入節(jié)點(diǎn)連接。而且，節(jié)點(diǎn)nl與輸出電壓Vout的輸出節(jié)點(diǎn)連接。
[0375]在速度監(jiān)控電路DC41中，這樣的NAND電路DC411排列有多個(gè)，在例如使N為2以上的整數(shù)時(shí)排列有N個(gè)。此時(shí)，排列于第I至第N-1位的NAND電路DC411各自的輸出電壓Vout的輸出節(jié)點(diǎn)與排列在下一位的NAND電路DC411的輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另夕卜，排列于第I至第N位的NAND電路DC411各自的輸入電壓Vin2的輸入節(jié)點(diǎn)與電源電壓Vdd連接、即與電源連接。像這樣，通過(guò)使多個(gè)NAND電路DC411相互串聯(lián)連接，能夠形成各個(gè)NAND電路DC411的延遲時(shí)間為延遲時(shí)間Tpd41的延遲電路。
[0376]此外，也能夠通過(guò)將多個(gè)NAND電路DC411中的最后一個(gè)NAND電路DC411的輸出節(jié)點(diǎn)與第一個(gè)NAND電路DC411的輸出電壓Vinl的輸入節(jié)點(diǎn)連接而構(gòu)成反饋電路，來(lái)使速度監(jiān)控電路DC41成為環(huán)形振蕩器電路。由此，在使環(huán)形振蕩器電路的頻率為f時(shí)，能夠例如l/(2Nf)等基于頻率f容易地求出各個(gè)NAND電路DC411的延遲時(shí)間Tpd41，因此，能夠更高精度地測(cè)定延遲時(shí)間Tpd41。
[0377]或者，只要能夠測(cè)定輸入節(jié)點(diǎn)處的電壓Vinl及輸出節(jié)點(diǎn)處的電壓Vout各自的時(shí)間依存性來(lái)測(cè)定延遲時(shí)間Tpd41即可，也能夠使用由一個(gè)NAND電路DC411構(gòu)成的電路來(lái)作為速度監(jiān)控電路。
[0378]在多個(gè)NAND電路DC411各自中，在ρ溝道型的MISFETQP41及P溝道型的MISFETQP42中，作為基板偏壓電壓而施加有基板偏壓Vbp。另一方面，在η溝道型的MISFETQN41中，作為基板偏壓電壓而施加有基板偏壓Vbn，在η溝道型的MISFETQN42中，作為基板偏壓電壓而施加有基板偏壓Vbns?；迤珘篤bn和基板偏壓Vbns分別進(jìn)行調(diào)整并分別確定。
[0379]圖37所示的速度監(jiān)控電路DC4是具有相互串聯(lián)連接的多個(gè)NOR電路DC421的延遲電路。將具有這樣的多個(gè)NOR電路DC421的速度監(jiān)控電路DC4稱(chēng)作速度監(jiān)控電路DC42。另外，在圖37中，示出了速度監(jiān)控電路DC4所包含的多個(gè)NOR電路DC421中的彼此相鄰的兩個(gè)NOR電路DC421。
[0380]多個(gè)NOR電路DC421各自具有分別輸入電壓Vinl及電壓Vin2的兩個(gè)輸入節(jié)點(diǎn)，并具有輸出電壓Vout的一個(gè)輸出節(jié)點(diǎn)。另外，此時(shí)，多個(gè)NOR電路DC421各自包含ρ溝道型的MISFETQP43、p溝道型的MISFETQP44、與ρ溝道型不同的η溝道型的MISFETQN43、以及η溝道型的MISFETQN44。
[0381]ρ溝道型的MISFETQP43及ρ溝道型的MISFETQP44相互串聯(lián)連接在施加有電源電壓Vdd的電源線、與成為電源電壓Vdd的電位和接地電位GND之間的電位的節(jié)點(diǎn)nl之間。P溝道型的MISFETQP43的源電極與電源電壓Vdd連接、即與電源連接。ρ溝道型的MISFETQP43的漏電極與ρ溝道型的MISFETQP44的源電極連接。ρ溝道型的MISFETQP44的漏電極與節(jié)點(diǎn)nl連接。
[0382]η溝道型的MISFETQN43及η溝道型的MISFETQN44相互并聯(lián)連接在節(jié)點(diǎn)nl與成為接地電位GND的接地線之間。η溝道型的MISFETQN43的漏電極及η溝道型的MISFETQN44的漏電極與節(jié)點(diǎn)nl連接。另外，η溝道型的MISFETQN43的源電極及η溝道型的MISFETQN44的源電極與接地電位GND連接、即接地。因此，MISFETQP43在MISFETQP44的與MISFETQN43側(cè)相反的一側(cè)，與MISFETQP44串聯(lián)連接。
[0383]ρ溝道型的MISFETQP43的柵電極及η溝道型的MISFETQN43的柵電極與輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另外，ρ溝道型的MISFETQP44的柵電極及η溝道型的MISFETQN44的柵電極與輸入電壓Vin2的輸入節(jié)點(diǎn)連接。而且，節(jié)點(diǎn)nl與輸出電壓Vout的輸出節(jié)點(diǎn)連接。
[0384]在速度監(jiān)控電路DC42中，這樣的NOR電路DC421排列有多個(gè)，在例如使N為2以上的整數(shù)時(shí)排列有N個(gè)。此時(shí)，排列于第I至第N-1位的NOR電路DC421各自的輸出電壓Vout的輸出節(jié)點(diǎn)與排列在下一位的NOR電路DC421的輸入電壓Vinl的輸入節(jié)點(diǎn)連接。另夕卜，排列于第I至第N位的NOR電路DC421各自的輸入電壓Vin2的輸入節(jié)點(diǎn)與接地電位GND連接、即接地。像這樣，通過(guò)使多個(gè)NOR電路DC421相互串聯(lián)連接，能夠形成各個(gè)NOR電路DC421的延遲時(shí)間為延遲時(shí)間Tpd42的延遲電路。
[0385]此外，也能夠通過(guò)使多個(gè)NOR電路DC421中的最后一個(gè)NOR電路DC421的輸出節(jié)點(diǎn)與第一個(gè)NOR電路DC421的輸入電壓Vinl的輸入節(jié)點(diǎn)連接而構(gòu)成反饋電路，來(lái)使速度監(jiān)控電路DC42成為環(huán)形振蕩器電路。由此，在使環(huán)形振蕩器電路的頻率為f時(shí)，能夠例如I/(2Nf)等基于頻率f容易地求出各個(gè)NOR電路DC421的延遲時(shí)間Tpd42，因此，能夠更高精度地測(cè)定延遲時(shí)間Tpd42。
[0386]或者，只要能夠測(cè)定輸入節(jié)點(diǎn)處的電壓Vin2及輸出節(jié)點(diǎn)處的電壓Vout各自的時(shí)間依存性來(lái)測(cè)定延遲時(shí)間Tpd42即可，也能夠使用由一個(gè)NOR電路DC421構(gòu)成的電路來(lái)作為速度監(jiān)控電路。
[0387]在多個(gè)NOR電路DC421各自中，在ρ溝道型的MISFETQP43中，作為基板偏壓電壓而施加有基板偏壓Vbp，在ρ溝道型的MISFETQP44中，作為基板偏壓電壓而施加有基板偏壓Vbps?；迤珘篤bp和基板偏壓Vbps分別進(jìn)行調(diào)整并分別確定。另一方面，在η溝道型的MISFETQN43及η溝道型的MISFETQN44中，作為基板偏壓電壓而施加有基板偏壓Vbn。
[0388]如圖38所示，速度監(jiān)控電路DC5是具有相互串聯(lián)連接的多個(gè)反相電路DCll的延遲電路。多個(gè)反相電路DClI各自是例如由ρ溝道型的MISFETQP5及η溝道型的MISFETQN5構(gòu)成的CMIS反相電路。如圖38所示，速度監(jiān)控電路DC5是與在實(shí)施方式I中使用圖4及圖9說(shuō)明的速度監(jiān)控電路DCl相同的速度監(jiān)控電路，省略其詳細(xì)說(shuō)明。但是，將速度監(jiān)控電路DC5所包含的多個(gè)反相電路DCll各自的延遲時(shí)間取代速度監(jiān)控電路DCl所包含的多個(gè)反相電路DCll各自的延遲時(shí)間Tpd，并稱(chēng)作延遲時(shí)間Tpd5。
[0389]此外，在主電路MC4具有NAND電路但不具有NOR電路的情況下，作為半導(dǎo)體集成電路器件，也可以具有包含反相電路DCll的速度監(jiān)控電路DC5和包含NAND電路DC411的速度監(jiān)控電路DC41，但不具有包含NOR電路DC421的速度監(jiān)控電路DC42。另外，在主電路MC4具有NOR電路但不具有NAND電路的情況下，作為半導(dǎo)體集成電路器件，也可以具有包含反相電路DCl I的速度監(jiān)控電路DC5和包含NOR電路DC421的速度監(jiān)控電路DC42，但不具有包含NAND電路DC411的速度監(jiān)控電路DC41。
[0390]優(yōu)選的是，在主電路MC4具有使用圖34說(shuō)明的NAND電路的情況下，也就是說(shuō)主電路MC4為主電路MC41的情況下，構(gòu)成NAND電路DC411的MISFETQP41及MISFETQP42的閾值電壓與構(gòu)成主電路MC41的MISFETQP1及MISFETQP2的閾值電壓相等。另外，構(gòu)成NAND電路DC411的MISFETQN41的閾值電壓與構(gòu)成主電路MC41的MISFETQN1的閾值電壓相等，構(gòu)成NAND電路DC411的MISFETQN42的閾值電壓與構(gòu)成主電路MC41的MISFETQN2的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MC41的MISFETQPUMISFETQP2、MISFETQN1及MISFETQN2各自施加的基板偏壓。
[0391]優(yōu)選的是，在主電路MC4具有使用圖35說(shuō)明的NOR電路的情況下，也就是說(shuō)主電路MC4為主電路MC42的情況下，構(gòu)成NOR電路DC421的MISFETQN43及MISFETQN44的閾值電壓與構(gòu)成主電路MC42的MISFETQN3及MISFETQN4的閾值電壓相等。另外，構(gòu)成NOR電路DC421的MISFETQP43的閾值電壓與構(gòu)成主電路MC42的MISFETQP3的閾值電壓相等，構(gòu)成NOR電路DC421的MISFETQP44的閾值電壓與構(gòu)成主電路MC42的MISFETQP4的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MC42的MISFETQP3、MISFETQP4、MISFETQN3及MISFETQN4各自施加的基板偏壓。
[0392]在本實(shí)施方式5中，作為電流監(jiān)控電路CM4，具有圖5所示的電流監(jiān)控電路CMll及圖6所示的電流監(jiān)控電路CM12這兩個(gè)電流監(jiān)控電路。另外，在主電路例如為NAND電路的情況、主電路例如為NOR電路的情況、以及主電路例如為由NAND電路及NOR電路構(gòu)成的電路的情況中的任一情況下，均使用圖5所示的電流監(jiān)控電路CMlI及圖6所示的電流監(jiān)控電路 CMl2。
[0393]優(yōu)選的是，構(gòu)成電流監(jiān)控電路CMll的MISFETQP6的閾值電壓與構(gòu)成主電路MC4的MISFETQPI?MISFETQP3的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路MC4的MISFETQPI?MISFETQP3施加的基板偏壓Vbp。
[0394]優(yōu)選的是，構(gòu)成電流監(jiān)控電路CM12的MISFETQN6的閾值電壓與構(gòu)成主電路MC4的MISFETQNU MISFETQN3及MISFETQN4的閾值電壓相等。由此，能夠高精度地控制向構(gòu)成主電路 MC4 的 MISFETQN1、MISFETQN3 及 MISFETQN4 施加的基板偏壓 Vbn。
[0395]如圖33所示，基板偏壓產(chǎn)生電路GC4產(chǎn)生基板偏壓Vbp和基板偏壓Vbn。另外，基板偏壓產(chǎn)生電路GC4產(chǎn)生基板偏壓Vbps和基板偏壓Vbns。
[0396]< SOI基板的平面結(jié)構(gòu)及截面結(jié)構(gòu)>
[0397]接下來(lái)，對(duì)本實(shí)施方式5的形成有半導(dǎo)體集成電路器件的SOI基板的平面結(jié)構(gòu)及截面結(jié)構(gòu)進(jìn)行說(shuō)明。
[0398]圖39及圖40是示意地表示實(shí)施方式5中的SOI基板的結(jié)構(gòu)的俯視圖。圖41及圖42是示意地表示實(shí)施方式5中的SOI基板的結(jié)構(gòu)的剖視圖。圖39示出四個(gè)區(qū)域的配置，圖40示出各區(qū)域中的SOI層等的配置。圖41是沿圖40的El-El線的剖視圖，圖42是沿圖40的D2-D2線的剖視圖。另外，在圖40中示出了第I層布線16。
[0399]在圖39?圖42中，使與支承基板I的作為主面的表面Ia平行且相互正交的兩個(gè)方向?yàn)閄軸方向及Y軸方向，使與支承基板I的表面Ia垂直的方向?yàn)閆軸方向。此外，X軸方向和Y軸方向只要相互交叉即可，可以不相互正交(以下，在本實(shí)施方式5中相同)。
[0400]沿圖40的Dl-Dl線的剖視圖除在取代BOX層2e、S0I層3e及ρ型阱6e而形成有BOX層2c、S0I層3c及ρ型阱6c的方面以外，與沿圖40的D2-D2線的剖視圖相同。另外，沿圖40的E2-E2線的剖視圖除在取代BOX層2d、SOI層3d及η型阱5d而形成有BOX層2f、SOI層3f及η型阱5f的方面以外，與沿圖40的El-El線的剖視圖相同。
[0401]SOI基板優(yōu)選由形成在支承基板上的作為埋入氧化膜的BOX層、和形成在BOX層上的作為半導(dǎo)體層的SOI層構(gòu)成。
[0402]如圖39及圖40所不，SOI基板具有支承基板1、和作為支承基板I的表面Ia側(cè)的四個(gè)區(qū)域即區(qū)域ARNl、區(qū)域ARPl、區(qū)域ARN2及區(qū)域ARP2。區(qū)域ARNl、區(qū)域ARPl、區(qū)域ARN2及區(qū)域ARP2各自在俯視觀察時(shí)沿X軸方向延伸。另外，區(qū)域ARN1、區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2沿Y軸方向按區(qū)域ARNl、區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2的順序排列。區(qū)域ARNl及區(qū)域ARN2是η溝道型的MISFET的形成區(qū)域。區(qū)域ARPl及區(qū)域ARP2是ρ溝道型的MISFET的形成區(qū)域。
[0403]如圖40?圖42所示，SOI基板具有BOX層2c、BOX層2d、BOX層2e和BOX層2f。BOX層2c是在區(qū)域ARNl中形成在支承基板I上的絕緣層。BOX層2d是在區(qū)域ARPl中形成在支承基板I上的絕緣層。BOX層2e是在區(qū)域ARN2中形成在支承基板I上的絕緣層。BOX層2f是在區(qū)域ARP2中形成在支承基板I上的絕緣層。BOX層2c、B0X層2d、B0X層2e及BOX層2f各自在支承基板I的表面Ia內(nèi)沿X軸方向延伸。另外，BOX層2c、BOX層2d、BOX層2e及BOX層2f在支承基板I的表面Ia內(nèi)沿Y軸方向按BOX層2c、BOX層2d、BOX層2e及BOX層2f的順序排列。
[0404]如圖40?圖42所示，SOI基板具有SOI層3c、SOI層3d、SOI層3e和SOI層3f。SOI層3c是在區(qū)域ARNl中形成在BOX層2c上的半導(dǎo)體層。SOI層3d是在區(qū)域ARPl中形成在BOX層2d上的半導(dǎo)體層。SOI層3e是在區(qū)域ARN2中形成在BOX層2e上的半導(dǎo)體層。SOI層3f是在區(qū)域ARP2中形成在BOX層2f上的半導(dǎo)體層。SOI層3c、S0I層3d、S0I層3e及SOI層3f各自在支承基板I的表面Ia內(nèi)沿X軸方向延伸。另外，SOI層3c、SOI層3d、SOI層3e及SOI層3f在支承基板I的表面Ia內(nèi)沿Y軸方向按SOI層3c、SOI層3d、SOI層3e及SOI層3f的順序排列。
[0405]支承基板I例如由晶面指數(shù)為(100)、電阻率為5 Qcm左右的ρ型單晶硅構(gòu)成。BOX層2c、BOX層2d、BOX層2e及BOX層2f例如由厚度為1nm左右的氧化硅膜構(gòu)成。優(yōu)選的是，BOX層2d、BOX層2e及BOX層2f各自是與BOX層2c同層的絕緣層。SOI層3c、SOI層3d、SOI層3e及SOI層3f各自例如由晶面指數(shù)為(100)、厚度例如為30nm左右的單晶硅構(gòu)成。優(yōu)選的是，SOI層3d、SOI層3e及SOI層3f各自是與SOI層3c同層的半導(dǎo)體層。在支承基板I上，通過(guò)公知的STI技術(shù)形成有從SOI層3a及SOI層3b的表面到達(dá)支承基板I的、例如深度為300nm左右的元件分離槽4。在元件分離槽4的內(nèi)部埋入有例如氧化硅等絕緣膜。因此，SOI層3c、SOI層3d、SOI層3e及SOI層3f通過(guò)元件分離槽4而劃分。
[0406]在區(qū)域ARNl中，在支承基板I的表面Ia側(cè)形成有作為ρ型的半導(dǎo)體區(qū)域的P型阱6c。在區(qū)域ARPl中，在支承基板I的表面Ia側(cè)形成有作為η型的半導(dǎo)體區(qū)域的η型阱5d。在區(qū)域ARN2中，在支承基板I的表面Ia側(cè)形成有作為ρ型的半導(dǎo)體區(qū)域的P型阱6e。在區(qū)域ARP2中，在支承基板I的表面Ia側(cè)形成有作為η型的半導(dǎo)體區(qū)域的η型阱5f。
[0407]ρ型講6c、η型講5d、ρ型講6e及η型講5f各自在支承基板I的表面Ia內(nèi)沿X軸方向延伸。另外，P型講6c、n型講5d、p型講6e及η型講5f在支承基板I的表面Ia內(nèi)沿Y軸方向按P型阱6c、η型阱5d、ρ型阱6e及η型阱5f的順序排列。
[0408]BOX層2c在區(qū)域ARNl中形成在ρ型阱6c上。BOX層2d在區(qū)域ARPl中形成在η型阱5d上。BOX層2e在區(qū)域ARN2中形成在ρ型阱6e上。BOX層2f在區(qū)域ARP2中形成在η型阱5f上。
[0409]能夠使P型阱6c及ρ型阱6e中的P型雜質(zhì)濃度為118CnT3左右，能夠使η型阱5d及η型阱5f中的η型雜質(zhì)濃度為118CnT3左右。
[0410]如圖41所示，η型阱5d形成在從區(qū)域ARPl至區(qū)域ARPl的X軸方向上的一側(cè)(圖41中左側(cè))的外部區(qū)域范圍內(nèi)。而且，在η型阱5d中的X軸方向上一側(cè)(圖41中左側(cè))的端部、即在形成于區(qū)域ARPl的外部區(qū)域的部分上，沒(méi)有形成BOX層2d及SOI層3d，η型阱5d露出。該η型阱5d露出的區(qū)域51d稱(chēng)作插塞接觸孔(tap)，是與η型阱5d電連接的插塞15 (參照后述的圖43)的形成區(qū)域。在區(qū)域51d中，在η型阱5d的端部上形成有插塞15，η型阱5d的端部與插塞15電連接。即，η型阱5d的端部經(jīng)由插塞15而與施加基板偏壓的電壓產(chǎn)生電路電連接。
[0411]同樣地，在η型阱5f的一端部上、即在形成于區(qū)域ARP2的外部區(qū)域的部分上，沒(méi)有形成BOX層2f及SOI層3f，η型阱5f露出。該型阱5f露出的區(qū)域51f是稱(chēng)作插塞接觸孔的區(qū)域。在區(qū)域51f中，在η型阱5f的端部上形成有插塞15 (參照后述的圖43)，n型阱5f的端部與插塞15電連接。即，η型阱5f的端部經(jīng)由插塞15而與施加基板偏壓的電壓產(chǎn)生電路電連接。
[0412]如圖42所示，ρ型阱6e形成在從區(qū)域ARN2至區(qū)域ARN2的X軸方向上的一側(cè)(圖42中左側(cè))的外部區(qū)域范圍內(nèi)。而且，在P型阱6e中的X軸方向上的一側(cè)(圖42中左側(cè))的端部、即在形成于區(qū)域ARN2的外部區(qū)域的部分上，沒(méi)有形成BOX層2e及SOI層3e，ρ型阱6e露出。該ρ型阱6e露出的區(qū)域61e是稱(chēng)作插塞接觸孔的區(qū)域。在區(qū)域61e中，在ρ型阱6e的端部上形成有插塞15 (參照后述的圖43)，ρ型阱6e的端部與插塞15電連接。SP，P型阱6e的端部經(jīng)由插塞15而與施加基板偏壓的電壓產(chǎn)生電路電連接。
[0413]同樣地，在ρ型阱6c的一端部上、即在形成于區(qū)域ARNl的外部區(qū)域的部分上，沒(méi)有形成BOX層2c及SOI層3c，ρ型阱6c露出。該ρ型阱6c露出的區(qū)域61c是稱(chēng)作插塞接觸孔的區(qū)域。在區(qū)域61c中，在ρ型阱6c的端部上形成有插塞15 (參照后述的圖43)，p型講6c的端部與插塞15電連接。S卩，ρ型講6c的端部經(jīng)由插塞15而與施加基板偏壓的電壓產(chǎn)生電路電連接。
[0414]在使用圖56的后述的比較例中，P型阱及η型阱各自在位于相鄰的SOI層彼此之間的區(qū)域中與插塞電連接的情況下，必須空出相鄰的SOI層彼此的間隔。因此，可能無(wú)法減小半導(dǎo)體集成電路器件的面積，或者需要在相鄰的SOI層彼此之間除去P型阱上或η型阱上的BOX層及SOI層而導(dǎo)致制造工序變得復(fù)雜。
[0415]另一方面，在本實(shí)施方式5中，在SOI層3c、S0I層3d、S0I層3e及SOI層3f各自的X軸方向的外側(cè)，P型講6c、η型講5d、P型講6e及η型講5f各自在分別稱(chēng)作插塞接觸孔的區(qū)域中與插塞電連接。因此，可以不空出相鄰的SOI層彼此的間隔。因此，能夠減小半導(dǎo)體集成電路器件的面積，并且，不需要在相鄰的SOI層彼此之間除去ρ型阱上或η型阱上的BOX層及SOI層而能夠防止或抑制制造工序變得復(fù)雜。
[0416]<包含NAND電路的速度監(jiān)控電路的結(jié)構(gòu)>
[0417]接下來(lái)，對(duì)具有上述四個(gè)區(qū)域即區(qū)域ARN1、區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2的SOI基板上的包含NAND電路的速度監(jiān)控電路的結(jié)構(gòu)進(jìn)行說(shuō)明。此外，通過(guò)將MISFETQP41、MISFETQP42、MISFETQN41 及 MISFETQN42 各自分別置換成 MISFETQP1、MISFETQP2、MISFETQN1及MISFETQN2，能夠使包含NAND電路的主電路也同樣地構(gòu)成。
[0418]圖43是構(gòu)成包含圖36所示的NAND電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。圖44及圖45是構(gòu)成包含圖36所示的NAND電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。圖44是沿圖43的El-El線的剖視圖，圖45是沿圖43的D2-D2線的剖視圖。此外，在圖43中，示出了將層間絕緣膜17、層間絕緣膜13、硅化物層12及側(cè)壁間隔件11除去而透視的狀態(tài)。另外，在圖43?圖45中，使與支承基板I的作為主面的表面Ia平行且相互正交的兩個(gè)方向?yàn)閄軸方向及Y軸方向，使與支承基板I的表面Ia垂直的方向?yàn)閆軸方向。
[0419]在區(qū)域ARPl中，在支承基板I上、即在SOI層3d上形成有ρ溝道型的MISFETQP41及P溝道型的MISFETQP42。另外，在區(qū)域ARN2中，在支承基板I上、即在SOI層3e上形成有η溝道型的MISFETQN41，在區(qū)域ARNl中，在支承基板I上、即在SOI層3c上形成有η溝道型的 MISFETQN42。
[0420]如圖43及圖44所示，在區(qū)域ARPl中，在SOI層3d上隔著柵極絕緣膜7而形成有柵電極8a。另外，如圖43及圖45所示，在區(qū)域ARN2中，在SOI層3e上隔著柵極絕緣膜7而形成有柵電極8a。而且，雖然在圖43中省略了柵極絕緣膜7的圖示，但在區(qū)域ARNl中，在SOI層3c上隔著柵極絕緣膜7而形成有柵電極8a。如圖43所示，柵電極8a在俯視觀察時(shí)分別沿Y軸方向延伸。
[0421]如圖43及圖44所示，在區(qū)域ARPl中，在SOI層3d上隔著柵極絕緣膜7而形成有虛擬柵電極Sb。另外，如圖43及圖45所示，在區(qū)域ARN2中，在SOI層3e上隔著柵極絕緣膜7而形成有虛擬柵電極Sb。而且，雖然在圖43中省略了柵極絕緣膜7的圖示，但在區(qū)域ARNl中，在SOI層3c上隔著柵極絕緣膜7而形成有虛擬柵電極8b，在區(qū)域ARP2中，在SOI層3f上隔著柵極絕緣膜7而形成有虛擬柵電極Sb。如圖43所示，虛擬柵電極Sb在俯視觀察時(shí)分別沿Y軸方向延伸。虛擬柵電極8b不作為MISFET的柵電極而發(fā)揮功能，而是例如具有調(diào)整SOI層3c的電位、SOI層3d的電位、SOI層3e的電位及SOI層3f的電位的功倉(cāng)泛。
[0422]柵極絕緣膜7例如通過(guò)對(duì)SOI層3c的表面、SOI層3d的表面、SOI層3e的表面及SOI層3f的表面進(jìn)行熱氧化而形成。柵電極8a或虛擬柵電極8b通過(guò)在SOI層3c上、SOI層3d上、SOI層3e上及SOI層3f上隔著柵極絕緣膜7堆積多晶硅膜并對(duì)所堆積的多晶硅膜進(jìn)行干法刻蝕而形成。
[0423]如圖44所示，在區(qū)域ARPl中，在柵電極8a的兩側(cè)的SOI層3d及虛擬柵電極8b的兩側(cè)的SOI層3d上形成有P型半導(dǎo)體區(qū)域9。另外，在區(qū)域ARP2中，在虛擬柵電極Sb的兩側(cè)的SOI層3f上形成有P型半導(dǎo)體區(qū)域9。P型半導(dǎo)體區(qū)域9通過(guò)向柵電極8a的兩側(cè)的SOI層及虛擬柵電極Sb的兩側(cè)的SOI層離子注入例如硼(B)等P型雜質(zhì)而形成。
[0424]如圖45所示，在區(qū)域ARN2中，在柵電極8a的兩側(cè)的SOI層3e及虛擬柵電極8b的兩側(cè)的SOI層3e上形成有η型半導(dǎo)體區(qū)域10。另外，在區(qū)域ARNl中，在柵電極8a的兩側(cè)的SOI層3c及虛擬柵電極Sb的兩側(cè)的SOI層3c上形成有η型半導(dǎo)體區(qū)域10。η型半導(dǎo)體區(qū)域10通過(guò)向柵電極8a的兩側(cè)的SOI層及虛擬柵電極Sb的兩側(cè)的SOI層離子注入例如砷(As)或磷(P)等η型雜質(zhì)而形成。
[0425]如圖44及圖45所示，在柵電極8a的側(cè)壁及虛擬柵電極8b的側(cè)壁上形成有側(cè)壁間隔件11。側(cè)壁間隔件11通過(guò)對(duì)利用例如CVD法堆積在柵電極8a及虛擬柵電極Sb的表面上的氧化硅膜進(jìn)行各向異性刻蝕而回蝕，從而形成。
[0426]包括柵電極8a、虛擬柵電極Sb、側(cè)壁間隔件ll、p型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10的表面在內(nèi)，在支承基板I上形成有層間絕緣膜13。
[0427]如圖44所示，在區(qū)域ARPl中，在層間絕緣膜13上形成有貫穿層間絕緣膜13而到達(dá)η型阱5d、柵電極8a及p型半導(dǎo)體區(qū)域9中的某一表面的接觸孔14。在接觸孔14的內(nèi)部形成有埋入接觸孔14內(nèi)部的例如由鎢(W)膜等導(dǎo)電膜構(gòu)成的插塞15。插塞15經(jīng)由硅化物層12而與在接觸孔14的底部露出的η型阱5d、柵電極8a及p型半導(dǎo)體區(qū)域9中的某一方電連接。此外，在圖44中，省略了到達(dá)柵電極8a的表面的接觸孔及與柵電極8a連接的插塞的圖示。
[0428]如圖45所示，在區(qū)域ARN2中，在層間絕緣膜13上形成有貫穿層間絕緣膜13而到達(dá)P型阱6e、柵電極8a及η型半導(dǎo)體區(qū)域10中的某一表面的接觸孔14。在接觸孔14的內(nèi)部形成有埋入接觸孔14內(nèi)部的例如由鎢膜等導(dǎo)電膜構(gòu)成的插塞15。插塞15經(jīng)由硅化物層12而與在接觸孔14的底部露出的P型阱6e、柵電極8a及η型半導(dǎo)體區(qū)域10中的某一方電連接。此外，在圖45中，省略了到達(dá)柵電極8a的表面的接觸孔及與柵電極8a連接的插塞的圖示。另外，在區(qū)域ARNl中也與區(qū)域ARN2相同。
[0429]在層間絕緣膜13上形成有例如由鋁(Al)合金膜等構(gòu)成且與插塞15電連接的第I層布線16。另外，包括第I層布線16的表面在內(nèi)，在層間絕緣膜13上形成有層間絕緣膜17。在層間絕緣膜17上形成有貫穿層間絕緣膜17而到達(dá)第I層布線16的接觸孔18。在接觸孔18的內(nèi)部形成有埋入接觸孔18內(nèi)部的例如由銅(Cu)膜等導(dǎo)電膜構(gòu)成的插塞19。在層間絕緣膜17上形成有例如由鋁合金膜等構(gòu)成且與插塞19電連接的第2層布線20。而且，雖然省略了圖示，但能夠在第2層布線20上形成多層布線。
[0430]如圖43?圖45所示，在區(qū)域ARPl中形成有由SOI層3d、柵極絕緣膜7、柵電極8a及P型半導(dǎo)體區(qū)域9構(gòu)成的P溝道型的MISFETQP41、及p溝道型的MISFETQP42。在區(qū)域ARPl中，在SOI層3d上沿X軸方向空出間隔地配置有P溝道型的MISFETQP41和p溝道型的MISFETQP42。另外，在區(qū)域ARN2中形成有由SOI層3e、柵極絕緣膜7、柵電極8a及η型半導(dǎo)體區(qū)域10構(gòu)成的η溝道型的MISFETQN41。而且，在區(qū)域ARNl中形成有由SOI層3c、柵極絕緣膜? (省略圖示)、柵電極8a及η型半導(dǎo)體區(qū)域10構(gòu)成的η溝道型的MISFETQN42。
[0431]S卩，包含NAND電路DC411的速度監(jiān)控電路DC41形成在由區(qū)域ARNl、區(qū)域ARPl、區(qū)域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域中的、由區(qū)域ARN1、區(qū)域ARPI及區(qū)域ARN2組成的三個(gè)區(qū)域。其不僅在SOI基板上形成有包含NAND電路DC411的速度監(jiān)控電路DC41的情況下相同，而且在SOI基板上形成有包含NAND電路的主電路MC4的情況下也相同。
[0432]如圖43所示，形成有用于向MISFETQP41的柵電極8a和MISFETQN41的柵電極8a輸入電壓Vin的第I層布線16。另外，形成有用于使電源電壓Vdd與作為MISFETQP41的源電極的P型半導(dǎo)體區(qū)域9、作為MISFETQP42的源電極的p型半導(dǎo)體區(qū)域9、MISFETQP42的柵電極8a、和MISFETQN42的柵電極8a連接的第I層布線16。而且，形成有用于從既作為MISFETQP41的漏電極又作為MISFETQP42的漏電極的p型半導(dǎo)體區(qū)域9、和作為MISFETQN42的漏電極的η型半導(dǎo)體區(qū)域10輸出電壓Vout的第I層布線16。而且，形成有用于使作為MISFETQN41的源電極的η型半導(dǎo)體區(qū)域10與接地電位GND連接的第I層布線16。
[0433]另一方面，在圖43所示的例子中，用于連接作為MISFETQN42的源電極的η型半導(dǎo)體區(qū)域10和作為MISFETQN41的漏電極的η型半導(dǎo)體區(qū)域10的布線由于跨著用于輸出電壓Vout的第I層布線16，所以形成為第2層布線20。
[0434]通過(guò)經(jīng)由插塞15而與η型阱5d電連接的第I層布線16 (參照?qǐng)D44)，向η型阱5d施加基板偏壓Vbp。另外,通過(guò)經(jīng)由插塞15而與P型講6e電連接的第I層布線16 (參照?qǐng)D45),向P型講6e施加基板偏壓Vbn,通過(guò)經(jīng)由插塞15而與p型講6c電連接的第I層布線16 (省略圖示)，向P型阱6c施加基板偏壓Vbns。
[0435]由此，能夠向與SOI層3d電絕緣的η型阱5d施加基板偏壓Vbp，向與SOI層3e電絕緣的P型阱6e施加基板偏壓Vbn，向與SOI層3c電絕緣的P型阱6c施加基板偏壓Vbns。另外，能夠在大范圍內(nèi)調(diào)整基板偏壓Vbp、基板偏壓Vbn及基板偏壓Vbns各自的電壓值。因此，能夠以使主電路MC4的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制向構(gòu)成主電路MC4的MISFET施加的基板偏壓。
[0436]另外，能夠分別調(diào)整并分別確定基板偏壓Vbn的電壓值和基板偏壓Vbns的電壓值。也就是說(shuō)，優(yōu)選的是，基板偏壓Vbns的電壓值與基板偏壓Vbn的電壓值不同。此時(shí)，與不分別調(diào)整基板偏壓Vbn的電壓值和基板偏壓Vbns的電壓值的情況相比，能夠以使主電路MC4的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制向構(gòu)成主電路MC4的MISFET施加的基板偏壓。
[0437]<包含NOR電路的速度監(jiān)控電路的結(jié)構(gòu)>
[0438]接下來(lái)，對(duì)具有上述四個(gè)區(qū)域即區(qū)域ARN1、區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2的SOI基板上的包含NOR電路的速度監(jiān)控電路的結(jié)構(gòu)進(jìn)行說(shuō)明。此外，以下，對(duì)于與包含NAND電路的速度監(jiān)控電路相同的部分，省略一部分說(shuō)明，主要說(shuō)明與包含NAND電路的速度監(jiān)控電路不同的部分。另外，通過(guò)將MISFETQP43、MISFETQP44、MISFETQN43及MISFETQN44各自分別置換成MISFETQP3、MISFETQP4、MISFETQN3及MISFETQN4，對(duì)于包含NOR電路的主電路也能夠同樣地構(gòu)成。
[0439]圖46是構(gòu)成包含圖37所示的NOR電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。圖47及圖48是構(gòu)成包含圖37所示的NOR電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。圖47是沿圖46的El-El線的剖視圖，圖48是沿圖46的D2-D2線的剖視圖。此外，在圖46中，示出了將層間絕緣膜17、層間絕緣膜13、硅化物層12及側(cè)壁間隔件11除去而透視的狀態(tài)。另外，在圖46?圖48中，使與支承基板I的作為主面的表面Ia平行且相互正交的兩個(gè)方向?yàn)閄軸方向及Y軸方向，使與支承基板I的表面Ia垂直的方向?yàn)閆軸方向。
[0440]在區(qū)域ARPI中，在支承基板I上、即在SOI層3d上形成有p溝道型的MISFETQP43，在區(qū)域ARP2中，在支承基板I上、即在SOI層3f上形成有P溝道型的MISFETQP44。另外，在區(qū)域ARN2中，在支承基板I上、即在SOI層3e上形成有η溝道型的MISFETQN43及η溝道型的 MISFETQN44。
[0441]如圖46?圖48所示，在SOI層3d、S0I層3e及SOI層3f各自上隔著柵極絕緣膜7而形成有柵電極8a或虛擬柵電極8b。如圖46所示，柵電極8a及虛擬柵電極8b在俯視觀察時(shí)分別沿Y軸方向延伸。
[0442]如圖47所示，在區(qū)域ARPl中，在柵電極8a的兩側(cè)的SOI層3d及虛擬柵電極8b的兩側(cè)的SOI層3d上形成有P型半導(dǎo)體區(qū)域9。另外，在區(qū)域ARP2中，在柵電極8a的兩側(cè)的SOI層3f及虛擬柵電極Sb的兩側(cè)的SOI層3f上形成有P型半導(dǎo)體區(qū)域9。
[0443]如圖48所示，在區(qū)域ARN2中，在柵電極8a的兩側(cè)的SOI層3e及虛擬柵電極8b的兩側(cè)的SOI層3e上形成有η型半導(dǎo)體區(qū)域10。另外，在區(qū)域ARNl中，在虛擬柵電極Sb的兩側(cè)的SOI層3c上形成有η型半導(dǎo)體區(qū)域10。
[0444]在柵電極8a的側(cè)壁及虛擬柵電極Sb的側(cè)壁上形成有側(cè)壁間隔件11。而且，包括柵電極8a、虛擬柵電極Sb、側(cè)壁間隔件11、P型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10的表面在內(nèi)，在支承基板I上形成有層間絕緣膜13。
[0445]如圖47所示，在區(qū)域ARPl中，在層間絕緣膜13上形成有貫穿層間絕緣膜13而到達(dá)η型阱5d、柵電極8a及p型半導(dǎo)體區(qū)域9中的某一表面的接觸孔14，在接觸孔14的內(nèi)部形成有插塞15。插塞15經(jīng)由硅化物層12而與在接觸孔14的底部露出的η型阱5d、柵電極8a及P型半導(dǎo)體區(qū)域9中的某一方電連接。此外，在圖47中，省略了到達(dá)柵電極8a的表面的接觸孔及與柵電極8a連接的插塞的圖示。另外，在區(qū)域ARP2中也與區(qū)域ARPl相同。
[0446]如圖48所示，在區(qū)域ARN2中，在層間絕緣膜13上形成有貫穿層間絕緣膜13而到達(dá)P型阱6e、柵電極8a及η型半導(dǎo)體區(qū)域10中的某一表面的接觸孔14。在接觸孔14的內(nèi)部形成有插塞15。插塞15經(jīng)由硅化物層12而與在接觸孔14的底部露出的P型阱6e、柵電極8a及η型半導(dǎo)體區(qū)域10中的某一方電連接。此外，在圖48中，省略了到達(dá)柵電極8a的表面的接觸孔及與柵電極8a連接的插塞的圖示。
[0447]在層間絕緣膜13上形成有與插塞15電連接的第I層布線16。另外，包括第I層布線16的表面在內(nèi)，在層間絕緣膜13上形成有層間絕緣膜17。在層間絕緣膜17上形成有貫穿層間絕緣膜17而到達(dá)第I層布線16的接觸孔18。在接觸孔18的內(nèi)部形成有插塞19。在層間絕緣膜17上形成有與插塞19電連接的第2層布線20。而且，雖然省略了圖示，但能夠在第2層布線20上形成多層布線。
[0448]如圖46?圖48所示，在區(qū)域ARN2中，形成有由SOI層3e、柵極絕緣膜7、柵電極8a及η型半導(dǎo)體區(qū)域10構(gòu)成的η溝道型的MISFETQN43、以及ρ溝道型的MISFETQN44。在區(qū)域ARN2中，在SOI層3e上沿X軸方向空出間隔地配置有η溝道型的MISFETQN43和η溝道型的MISFETQN44。另外，在區(qū)域ARPl中，形成有由SOI層3d、柵極絕緣膜7、柵電極8a及ρ型半導(dǎo)體區(qū)域9構(gòu)成的ρ溝道型的MISFETQP43。而且，在區(qū)域ARP2中，形成有由SOI層3f、柵極絕緣膜7 (省略圖示)、柵電極8a及ρ型半導(dǎo)體區(qū)域9構(gòu)成的ρ溝道型的MISFETQP44。
[0449]S卩，包含NOR電路DC421的速度監(jiān)控電路DC42形成在由區(qū)域ARNl、區(qū)域ARPl、g域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域中的、由區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2組成的三個(gè)區(qū)域。其不僅在SOI基板上形成有包含NOR電路DC421的速度監(jiān)控電路DC42的情況下相同，在SOI基板上形成有包含NOR電路的主電路MC4的情況下也相同。
[0450]如圖46所示，形成有用于向MISFETQP43的柵電極8a和MISFETQN43的柵電極8a輸入電壓Vin的第I層布線16。另外，形成有用于使接地電位GND與作為MISFETQN43的源電極的η型半導(dǎo)體區(qū)域10、作為MISFETQN44的源電極的η型半導(dǎo)體區(qū)域10、MISFETQN44的柵電極8a和MISFETQP44的柵電極8a連接的第I層布線16。而且，形成有用于從既作為MISFETQN43的漏電極又作為MISFETQN44的漏電極的η型半導(dǎo)體區(qū)域10、和作為MISFETQP44的漏電極的ρ型半導(dǎo)體區(qū)域9輸出電壓Vout的第I層布線16。而且，形成有用于使作為MISFETQP43的源電極的ρ型半導(dǎo)體區(qū)域9與電源電壓Vdd連接的第I層布線16。
[0451]另一方面，在圖46所示的例子中，用于連接作為MISFETQP43的漏電極的P型半導(dǎo)體區(qū)域9和作為MISFETQP44的源電極的ρ型半導(dǎo)體區(qū)域9的布線由于跨著用于輸出電壓Vout的第I層布線16，所以形成為第2層布線20。
[0452]通過(guò)經(jīng)由插塞15而與ρ型阱6e電連接的第I層布線16 (參照?qǐng)D48)，向ρ型阱6e施加基板偏壓Vbn。另外,通過(guò)經(jīng)由插塞15而與η型講5d電連接的第I層布線16 (參照?qǐng)D47)，向η型阱5d施加基板偏壓Vbp，通過(guò)經(jīng)由插塞15而與η型阱5f電連接的第I層布線16 (省略圖示)，向η型阱5f施加基板偏壓Vbps。
[0453]由此，能夠向與SOI層3e電絕緣的P型阱6e施加基板偏壓Vbn，向與SOI層3d電絕緣的η型阱5d施加基板偏壓Vbp，向與SOI層3f電絕緣的η型阱5f施加基板偏壓Vbps。另外，能夠在大范圍內(nèi)調(diào)整基板偏壓Vbn、基板偏壓Vbp及基板偏壓Vbps各自的電壓值。因此，能夠以使主電路MC4的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制向構(gòu)成主電路MC4的MISFET施加的基板偏壓。
[0454]另外，能夠分別調(diào)整并分別確定基板偏壓Vbp的電壓值和基板偏壓Vbps的電壓值。也就是說(shuō)，優(yōu)選的是，基板偏壓Vbps的電壓值與基板偏壓Vbp的電壓值不同。此時(shí)，與不分別調(diào)整基板偏壓Vbp的電壓值和基板偏壓Vbps的電壓值的情況相比，能夠以使主電路MC4的延遲時(shí)間成為目標(biāo)時(shí)間的方式更高精度地控制向構(gòu)成主電路MC4的MISFET施加的基板偏壓。
[0455]此外，在SOI基板上，能夠沿X軸方向并列地配置形成于區(qū)域ARN1、區(qū)域ARPl及區(qū)域ARN2的包含NAND電路DC411的速度監(jiān)控電路DC41、和形成于區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2的包含NOR電路DC421的速度監(jiān)控電路DC42。
[0456]<包含反相電路的速度監(jiān)控電路的結(jié)構(gòu)>
[0457]接下來(lái)，對(duì)具有上述四個(gè)區(qū)域即區(qū)域ARN1、區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2的SOI基板上的包含反相電路的速度監(jiān)控電路的結(jié)構(gòu)進(jìn)行說(shuō)明。此外，以下，對(duì)于與包含NAND電路的速度監(jiān)控電路相同的部分，省略一部分說(shuō)明，主要對(duì)與包含NAND電路的速度監(jiān)控電路不同的部分進(jìn)行說(shuō)明。另外，包含反相電路的主電路也能夠與包含反相電路的速度監(jiān)控電路同樣地構(gòu)成。
[0458]如上所述，包含反相電路的速度監(jiān)控電路DC5是與使用圖4及圖9說(shuō)明的速度監(jiān)控電路DCl相同的速度監(jiān)控電路。
[0459]圖49是構(gòu)成包含反相電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的俯視圖。圖50及圖51是構(gòu)成包含圖38所示的反相電路的速度監(jiān)控電路的一部分的半導(dǎo)體集成電路器件的剖視圖。圖50是沿圖49的El-El線的剖視圖，圖51是沿圖49的D2-D2線的剖視圖。此外，在圖49中，示出了將層間絕緣膜13、硅化物層12及側(cè)壁間隔件11除去而透視的狀態(tài)。另外，在圖49?圖51中，使與支承基板I的作為主面的表面Ia平行且相互正交的兩個(gè)方向?yàn)閄軸方向及Y軸方向，使與支承基板I的表面Ia垂直的方向?yàn)閆軸方向。
[0460]在區(qū)域ARPl中，在支承基板I上、即在SOI層3d上形成有ρ溝道型的MISFETQP5，在區(qū)域ARN2中，在支承基板I上、即在SOI層3e上形成有η溝道型的MISFETQN5。
[0461]如圖49?圖51所示，在SOI層3d及SOI層3e各自上隔著柵極絕緣膜7而形成有柵電極8a及虛擬柵電極8b。如圖49所示，柵電極8a及虛擬柵電極8b在俯視觀察時(shí)分別沿Y軸方向延伸。
[0462]如圖50所示，在區(qū)域ARPl中，在柵電極8a的兩側(cè)的SOI層3d及虛擬柵電極8b的兩側(cè)的SOI層3d上形成有P型半導(dǎo)體區(qū)域9。另外，在區(qū)域ARP2中，在SOI層3f上形成有P型半導(dǎo)體區(qū)域9。
[0463]如圖51所示，在區(qū)域ARN2中，在柵電極8a的兩側(cè)的SOI層3e及虛擬柵電極8b的兩側(cè)的SOI層3e上形成有η型半導(dǎo)體區(qū)域10。另外，在區(qū)域ARNl中，在SOI層3c上形成有η型半導(dǎo)體區(qū)域10。
[0464]在柵電極8a的側(cè)壁及虛擬柵電極Sb的側(cè)壁上形成有側(cè)壁間隔件11。而且，包括柵電極8a、虛擬柵電極Sb、側(cè)壁間隔件11、ρ型半導(dǎo)體區(qū)域9及η型半導(dǎo)體區(qū)域10的表面在內(nèi)，在支承基板I上形成有層間絕緣膜13。
[0465]如圖50所示，在區(qū)域ARPl中，在層間絕緣膜13上形成有貫穿層間絕緣膜13而到達(dá)η型阱5d、柵電極8a及ρ型半導(dǎo)體區(qū)域9中的某一表面的接觸孔14。在接觸孔14的內(nèi)部形成有插塞15。插塞15經(jīng)由硅化物層12而與在接觸孔14的底部露出的η型阱5d、柵電極8a及ρ型半導(dǎo)體區(qū)域9中的某一方電連接。此外，在圖50中，省略了到達(dá)柵電極8a的表面的接觸孔及與柵電極8a連接的插塞的圖示。
[0466]如圖51所示，在區(qū)域ARN2中，在層間絕緣膜13上形成有貫穿層間絕緣膜13而到達(dá)P型阱6e、柵電極8a及η型半導(dǎo)體區(qū)域10中的某一表面的接觸孔14。在接觸孔14的內(nèi)部形成有插塞15。插塞15經(jīng)由硅化物層12而與在接觸孔14的底部露出的ρ型阱6e、柵電極8a及η型半導(dǎo)體區(qū)域10中的某一方電連接。此外，在圖51中，省略了到達(dá)柵電極8a的表面的接觸孔及與柵電極8a連接的插塞的圖示。
[0467]在層間絕緣膜13上形成有與插塞15電連接的第I層布線16。而且，雖然省略了圖示，但能夠在第I層布線16上形成多層布線。
[0468]如圖49?圖51所示，在區(qū)域ARPl中形成有由SOI層3d、柵極絕緣膜7、柵電極8a及P型半導(dǎo)體區(qū)域9構(gòu)成的P溝道型的MISFETQP5。另外，在區(qū)域ARN2中形成有由SOI層3e、柵極絕緣膜7、柵電極8a及η型半導(dǎo)體區(qū)域10構(gòu)成的η溝道型的MISFETQN5。
[0469]S卩，包含反相電路DCl I的速度監(jiān)控電路DC5形成在由區(qū)域ARNl、區(qū)域ARPl、區(qū)域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域中的、由區(qū)域ARPl及區(qū)域ARN2組成的兩個(gè)區(qū)域。其不僅在SOI基板上形成有包含反相電路DClI的速度監(jiān)控電路DC5的情況下相同，在SOI基板上形成有包含反相電路的主電路MC4的情況下也相同。
[0470]此外，能夠在由區(qū)域ARNl、區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域中的、由區(qū)域ARPl及區(qū)域ARN2組成的兩個(gè)區(qū)域，取代反相電路而形成包含XOR電路的速度監(jiān)控電路。另外，不僅能夠在SOI基板上形成包含XOR電路的速度監(jiān)控電路，也能在SOI基板上形成包含XOR電路的主電路。
[0471]如圖49所示，形成有用于向MISFETQP5的柵電極8a和MISFETQN5的柵電極8a輸入電壓Vin的第I層布線16。另外，形成有用于使電源電壓Vdd與作為MISFETQP5的源電極的P型半導(dǎo)體區(qū)域9連接的第I層布線16。而且，形成有用于使接地電位GND與作為MISFETQN5的源電極的η型半導(dǎo)體區(qū)域10連接的第I層布線16。而且，形成有用于從作為MISFETQP5的漏電極的ρ型半導(dǎo)體區(qū)域9、和作為MISFETQN5的漏電極的η型半導(dǎo)體區(qū)域10輸出電壓Vout的第I層布線16。
[0472]通過(guò)經(jīng)由插塞15而與η型講5d電連接的第I層布線16,向η型講5d施加基板偏壓Vbp。另外,通過(guò)經(jīng)由插塞15而與ρ型講6e電連接的第I層布線16,向ρ型講6e施加基板偏壓Vbn。
[0473]由此，能夠向與SOI層3d電絕緣的η型阱5d施加基板偏壓Vbp，向與SOI層3e電絕緣的P型阱6e施加基板偏壓Vbn。另外，能夠在大范圍內(nèi)調(diào)整基板偏壓Vbp及基板偏壓Vbn各自的電壓值。因此，能夠以使主電路MC4的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制向構(gòu)成主電路MC4的MISFET施加的基板偏壓。
[0474]此外，能夠在SOI基板上沿X軸方向并列地配置形成在區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2中的包含NAND電路DC411的速度監(jiān)控電路DC41、和形成在區(qū)域ARPl及區(qū)域ARN2中的包含反相電路DCll的速度監(jiān)控電路DC5?；蛘撸軌蛟赟OI基板上沿X軸方向并列地配置形成在區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2中的包含NOR電路DC421的速度監(jiān)控電路DC42、和形成在區(qū)域ARPl及區(qū)域ARN2中的包含反相電路DCll的速度監(jiān)控電路DC5。
[0475]<關(guān)于NAND電路的基板偏壓的控制方法>
[0476]接下來(lái)，對(duì)本實(shí)施方式5的半導(dǎo)體集成電路器件中的基板偏壓的控制方法進(jìn)行說(shuō)明。
[0477]首先，對(duì)主電路為NAND電路的例子進(jìn)行說(shuō)明。圖52及圖53是表示控制向?qū)嵤┓绞?的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0478]首先，基板偏壓控制電路CC4設(shè)定電流監(jiān)控電路CM4的電流Idsp的目標(biāo)值IdspO，并設(shè)定電流監(jiān)控電路CM4的電流Idsn的目標(biāo)值IdsnO (圖52的步驟S41)。
[0479]在該步驟S41中，設(shè)定在電流監(jiān)控電路CM4即電流監(jiān)控電路CMll (參照?qǐng)D5)的MISFETQP6中流動(dòng)的電流Idsp的目標(biāo)值IdspO，并設(shè)定在電流監(jiān)控電路CM4即電流監(jiān)控電路CMl2 (參照?qǐng)D6)的MISFETQN6中流動(dòng)的電流Idsn的目標(biāo)值IdsnO。作為目標(biāo)值IdspO及目標(biāo)值IdsnO的設(shè)定方法，能夠以使目標(biāo)值IdspO與目標(biāo)值IdsnO均衡的方式、即以使目標(biāo)值IdspO與目標(biāo)值IdsnO的比在預(yù)先設(shè)定的范圍內(nèi)的方式，來(lái)設(shè)定目標(biāo)值IdspO和目標(biāo)值IdsnO。例如，以使目標(biāo)值IdspO與目標(biāo)值IdsnO的比成為預(yù)先設(shè)定的比的方式來(lái)設(shè)定目標(biāo)值IdspO和目標(biāo)值IdsnO。
[0480]接下來(lái)，基板偏壓控制電路CC4向電流監(jiān)控電路CMll的ρ溝道型的MISFETQP6施加基板偏壓Vbp，并獲取電流Idsp (圖52的步驟S42)。然后，基于所獲取的電流Idsp及目標(biāo)值IdspO來(lái)確定基板偏壓Vbp的電壓值Vbpt (圖52的步驟S43)。
[0481]在該步驟S42及步驟S43中，基板偏壓控制電路CC4通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生基板偏壓Vbp并施加于電流監(jiān)控電路CMll的ρ溝道型的MISFETQP6。另外，基板偏壓控制電路CC4通過(guò)電流監(jiān)控電路CMll獲取在施加有基板偏壓Vbp的狀態(tài)下在ρ溝道型的MISFETQP6中流動(dòng)的電流Idsp。然后，以使所獲取的電流Idsp成為目標(biāo)值IdspO的方式來(lái)確定電壓值Vbpt。具體而言，一邊改變基板偏壓Vbp —邊重復(fù)電流Idsp的獲取，當(dāng)所獲取的電流Idsp在根據(jù)目標(biāo)值IdspO而設(shè)定的范圍、即設(shè)定范圍內(nèi)時(shí)，將基板偏壓電壓Vbp確定為電壓值Vbpt。
[0482]接下來(lái)，基板偏壓控制電路CC4向電流監(jiān)控電路CMl2的η溝道型的MISFETQN6施加基板偏壓Vbn，并獲取電流Idsn(圖52的步驟S44)。然后，基于所獲取的電流Idsn及目標(biāo)值IdsnO來(lái)確定基板偏壓Vbn的電壓值Vbnt (圖52的步驟S45)。
[0483]在該步驟S44及步驟S45中，基板偏壓控制電路CC4通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生基板偏壓Vbn并施加于電流監(jiān)控電路CMl2的η溝道型的MISFETQN6。另外，基板偏壓控制電路CC4通過(guò)電流監(jiān)控電路CM12獲取在施加有基板偏壓Vbn的狀態(tài)下在η溝道型的MISFETQN6中流動(dòng)的電流Idsn。然后，以使所獲取的電流Idsn成為目標(biāo)值IdsnO的方式來(lái)確定電壓值Vbnt。具體而言，一邊改變基板偏壓Vbn —邊重復(fù)電流Idsn的獲取，當(dāng)所獲取的電流Idsn在根據(jù)目標(biāo)值IdsnO而設(shè)定的范圍、即設(shè)定范圍內(nèi)時(shí)，將基板偏壓電壓Vbn確定為電壓值Vbnt。
[0484]接下來(lái)，基板偏壓控制電路CC4在向包含反相電路DCl I的速度監(jiān)控電路DC5(參照?qǐng)D38)施加基板偏壓電壓Vbpt及基板偏壓電壓Vbnt的狀態(tài)下，獲取延遲時(shí)間Tpd5 (圖52的步驟S46)。
[0485]在該步驟S46中，基板偏壓控制電路CC4通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbpt的基板偏壓Vbp、即基板偏壓Vbpt并施加于包含反相電路DCll的速度監(jiān)控電路DC5的MISFETQP5。另外，在步驟S46中，基板偏壓控制電路CC4通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbnt的基板偏壓Vbn、即基板偏壓Vbnt并施加于包含反相電路DCll的速度監(jiān)控電路DC5的MISFETQN5。另外，在步驟S46中，基板偏壓控制電路CC4獲取向MISFETQP5施加基板偏壓Vbpt、且向MISFETQN5施加基板偏壓Vbnt的狀態(tài)下的速度監(jiān)控電路DC5的延遲時(shí)間Tpd5。
[0486]接下來(lái)，判斷所獲取的延遲時(shí)間Tpd5是否在設(shè)定范圍內(nèi)(圖52的步驟S47)。
[0487]在該步驟S47中，判斷所獲取的速度監(jiān)控電路DC5的延遲時(shí)間Tpd5是否在根據(jù)延遲時(shí)間Tpd5的目標(biāo)時(shí)間Tpd50而設(shè)定的范圍、即設(shè)定范圍內(nèi)。然后，關(guān)于步驟S47的判斷結(jié)果，當(dāng)延遲時(shí)間Tpd5不在設(shè)定范圍內(nèi)時(shí)，再次設(shè)定目標(biāo)值IdspO及目標(biāo)值IdsnO (圖52的步驟S48)。而且，在該步驟S48后，再次返回步驟S42，進(jìn)行步驟S42?步驟S47。
[0488]作為目標(biāo)值IdspO及目標(biāo)值IdsnO的再次設(shè)定方法，例如，能夠以使目標(biāo)值IdspO與目標(biāo)值IdsnO的和一定且改變目標(biāo)值IdspO與目標(biāo)值IdsnO的比的方式來(lái)再次設(shè)定目標(biāo)值IdspO及目標(biāo)值IdsnO?；蛘?能夠通過(guò)僅改變目標(biāo)值IdspO及目標(biāo)值IdsnO中的一方等各種方法來(lái)再次設(shè)定目標(biāo)值IdspO及目標(biāo)值IdsnO。
[0489]另一方面,關(guān)于步驟S47的判斷結(jié)果，當(dāng)延遲時(shí)間Tpd5在設(shè)定范圍內(nèi)時(shí),確定電壓值Vbpl及電壓值Vbnl (圖52的步驟S49)。在該步驟S49中，將延遲時(shí)間Tpd5在設(shè)定范圍內(nèi)時(shí)的基板偏壓Vbpt確定為電壓值VbpI，將延遲時(shí)間Tpd5在設(shè)定范圍內(nèi)時(shí)的基板偏壓Vbnt確定為電壓值Vbnl。
[0490]S卩，在步驟S41?步驟S49中，一邊改變目標(biāo)值IdspO及目標(biāo)值IdsnO—邊重復(fù)電壓值Vbpt的確定(步驟S43)、電壓值Vbnt的確定(步驟S45)、以及延遲時(shí)間Tpd5的獲取(步驟S46)。而且，當(dāng)所獲取的延遲時(shí)間Tpd5在根據(jù)目標(biāo)時(shí)間Tpd50而設(shè)定的設(shè)定范圍內(nèi)時(shí)，將電壓值Vbpt確定為基板偏壓Vbp的電壓值Vbpl，將電壓值Vbnt確定為基板偏壓Vbn的電壓值Vbnl。也就是說(shuō)，基板偏壓控制電路CC4基于所獲取的延遲時(shí)間Tpd5來(lái)確定電壓值Vbpl及電壓值Vpnl。
[0491]接下來(lái)，基板偏壓控制電路CC4設(shè)定包含NAND電路DC411的速度監(jiān)控電路DC41 (參照?qǐng)D36)的延遲時(shí)間Tpd41的范圍(圖53的步驟S50)。在該步驟S50中，基板偏壓控制電路CC4設(shè)定速度監(jiān)控電路DC41的延遲時(shí)間Tpd41的目標(biāo)時(shí)間Tpd410，并設(shè)定根據(jù)所設(shè)定的目標(biāo)時(shí)間Tpd410而設(shè)定的范圍、即設(shè)定范圍。
[0492]接下來(lái)，基板偏壓控制電路CC4在向包含NAND電路DC411的速度監(jiān)控電路DC41施加基板偏壓Vbpl、基板偏壓Vbnl及基板偏壓Vbns的狀態(tài)下，獲取延遲時(shí)間Tpd41 (圖53的步驟S51)。
[0493]在該步驟S51中，通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbpl的基板偏壓Vbp、即基板偏壓Vbpl并施加于NAND電路DC411的ρ溝道型的MISFETQP41及ρ溝道型的MISFETQP42。另外，在步驟S51中，通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值VbnI的基板偏壓Vbn、即基板偏壓Vbnl并施加于NAND電路DC411的η溝道型的MISFETQN41。而且，在步驟S51中，通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生基板偏壓Vbns并施加于NAND電路DC411的η溝道型的MISFETQN42。然后，獲取將基板偏壓Vbpl施加于MISFETQP41及MISFETQP42、將基板偏壓Vbnl施加于MISFETQN41、且將基板偏壓Vbns施加于MISFETQN42的狀態(tài)下的速度監(jiān)控電路DC41的延遲時(shí)間Tpd41。
[0494]接下來(lái)，基板偏壓控制電路CC4判斷延遲時(shí)間Tpd41是否在設(shè)定范圍內(nèi)(圖53的步驟S52)。
[0495]在該步驟S52中，判斷所獲取的速度監(jiān)控電路DC41的延遲時(shí)間Tpd41是否在根據(jù)延遲時(shí)間Tpd41的目標(biāo)時(shí)間Tpd410而設(shè)定的范圍、即設(shè)定范圍內(nèi)。然后，關(guān)于步驟S52的判斷結(jié)果，當(dāng)延遲時(shí)間Tpd41不在設(shè)定范圍內(nèi)時(shí)，改變基板偏壓Vbns (圖52的步驟S53)。而且，在該步驟S53之后，再次進(jìn)行步驟S51。
[0496]另一方面，關(guān)于步驟S52的判斷結(jié)果，當(dāng)延遲時(shí)間Tpd41在設(shè)定范圍內(nèi)時(shí)，確定基板偏壓Vbns的電壓值Vbnsl (圖52的步驟S54)。在該步驟S54中，將延遲時(shí)間Tpd41在設(shè)定范圍內(nèi)時(shí)的基板偏壓Vbns確定為電壓值Vbnsl。
[0497]即，在步驟S50?步驟S54中，基板偏壓控制電路CC4 一邊改變基板偏壓Vbns —邊重復(fù)延遲時(shí)間Tpd41的獲取，當(dāng)所獲取的延遲時(shí)間Tpd41在根據(jù)目標(biāo)時(shí)間Tpd410而設(shè)定的設(shè)定范圍內(nèi)時(shí)，將此時(shí)的基板偏壓Vbns確定為電壓值Vbnsl。也就是說(shuō)，在步驟S50?步驟S54中，基板偏壓控制電路CC4以使延遲時(shí)間Tpd41成為目標(biāo)時(shí)間Tpd410的方式來(lái)確定電壓值Vbnsl。此時(shí)，基板偏壓控制電路CC4基于所獲取的延遲時(shí)間Tpd41來(lái)確定電壓值Vbnsl ο
[0498]接下來(lái)，基板偏壓控制電路CC4向主電路MC4施加基板偏壓Vbp1、基板偏壓Vbnl及基板偏壓Vbnsl (圖53的步驟S55)。在該步驟S55中，基板偏壓控制電路CC4以通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbpl的基板偏壓Vbp、即基板偏壓Vbpl并施加于主電路MC4的ρ溝道型的MISFETQP1及ρ溝道型的MISFETQP2的方式進(jìn)行控制。另外，在步驟S55中，基板偏壓控制電路CC4以通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbnl的基板偏壓Vbn、即基板偏壓Vbnl并施加于主電路MC4的η溝道型的MISFETQN1的方式進(jìn)行控制。而且，在步驟S55中，基板偏壓控制電路CC4以通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbnsl的基板偏壓Vbns、即基板偏壓Vbnsl并施加于主電路MC4的η溝道型的MISFETQN2的方式進(jìn)行控制。
[0499]在這樣的控制方法中，能夠分別調(diào)整并分別確定向相互串聯(lián)連接的MISFETQN1及MISFETQN2中的MISFETQN1施加的基板偏壓Vbn的電壓值、和向MISFETQN2施加的基板偏壓Vbns的電壓值。因此，與不分別調(diào)整基板偏壓Vbn的電壓值和基板偏壓Vbns的電壓值的情況相比，能夠以使主電路MC4的延遲時(shí)間成為目標(biāo)時(shí)間的方式更高精度地控制向構(gòu)成主電路MC4的MISFET施加的基板偏壓。
[0500]<關(guān)于NOR電路的基板偏壓的控制方法>
[0501]接下里，對(duì)主電路為NOR電路的例子進(jìn)行說(shuō)明。圖54是表示控制向?qū)嵤┓绞?的半導(dǎo)體集成電路器件中的主電路施加的基板偏壓的工序的一部分的流程圖。
[0502]首先，與主電路為NAND電路的例子同樣地，進(jìn)行圖52的步驟S41?步驟S49。
[0503]接下來(lái)，基板偏壓控制電路CC4設(shè)定包含NOR電路DC421的速度監(jiān)控電路DC42 (參照?qǐng)D37)的延遲時(shí)間Tpd42的范圍(圖54的步驟S56)。在該步驟S56中，基板偏壓控制電路CC4設(shè)定速度監(jiān)控電路DC42的延遲時(shí)間Tpd42的目標(biāo)時(shí)間Tpd420，并設(shè)定根據(jù)所設(shè)定的目標(biāo)時(shí)間Tpd420而設(shè)定的范圍、即設(shè)定范圍。
[0504]接下來(lái)，基板偏壓控制電路CC4在向包含NOR電路DC421的速度監(jiān)控電路DC42施加基板偏壓Vbpl、基板偏壓Vbnl及基板偏壓Vbps的狀態(tài)下，獲取延遲時(shí)間Tpd42 (圖54的步驟S57)。
[0505]在該步驟S57中，通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbpl的基板偏壓Vbp、即基板偏壓Vbpl并施加于NOR電路DC421的ρ溝道型的MISFETQP43。另外，在步驟S57中，通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值VbnI的基板偏壓Vbn、即基板偏壓Vbnl并施加于NOR電路DC421的η溝道型的MISFETQN43及η溝道型的MISFETQN44。而且，在步驟S57中，通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生基板偏壓Vbps并施加于NOR電路DC421的P溝道型的MISFETQP44。然后，獲取將基板偏壓Vbpl施加于MISFETQP43、將基板偏壓Vbnl施加于MISFETQN43及MISFETQN44、且將基板偏壓Vbps施加于MISFETQP44的狀態(tài)下的速度監(jiān)控電路DC42的延遲時(shí)間Tpd42。
[0506]接下來(lái)，基板偏壓控制電路CC4判斷延遲時(shí)間Tpd42是否在設(shè)定范圍內(nèi)(圖54的步驟S58)。
[0507]在該步驟S58中，判斷所獲取的速度監(jiān)控電路DC42的延遲時(shí)間Tpd42是否在根據(jù)延遲時(shí)間Tpd42的目標(biāo)時(shí)間Tpd420而設(shè)定的范圍、即設(shè)定范圍內(nèi)。而且，關(guān)于步驟S58的判斷結(jié)果，當(dāng)延遲時(shí)間Tpd42不在設(shè)定范圍內(nèi)時(shí)，改變基板偏壓Vbps (圖54的步驟S59)。而且，在該步驟S59之后，再次進(jìn)行步驟S57。
[0508]另一方面，關(guān)于步驟S58的判斷結(jié)果，當(dāng)延遲時(shí)間Tpd42在設(shè)定范圍內(nèi)時(shí)，確定基板偏壓Vbps的電壓值Vbpsl (圖54的步驟S60)。在該步驟S60中，將延遲時(shí)間Tpd42在設(shè)定范圍內(nèi)時(shí)的基板偏壓Vbps確定為電壓值Vbpsl。
[0509]即，在步驟S56?步驟S60中，基板偏壓控制電路CC4 一邊改變基板偏壓Vbps —邊重復(fù)延遲時(shí)間Tpd42的獲取，當(dāng)所獲取的延遲時(shí)間Tpd42在根據(jù)目標(biāo)時(shí)間Tpd420而設(shè)定的設(shè)定范圍內(nèi)時(shí)，將此時(shí)的基板偏壓Vbps確定為電壓值Vbpsl。也就是說(shuō)，在步驟S56?步驟S60中，基板偏壓控制電路CC4以使延遲時(shí)間Tpd42成為目標(biāo)時(shí)間Tpd420的方式來(lái)確定電壓值Vbpsl。此時(shí)，基板偏壓控制電路CC4基于所獲取的延遲時(shí)間Tpd42來(lái)確定電壓值Vbpsl ο
[0510]接下來(lái)，基板偏壓控制電路CC4向主電路MC4施加基板偏壓Vbp1、基板偏壓Vbnl及基板偏壓Vbpsl (圖54的步驟S61)。在該步驟S61中，基板偏壓控制電路CC4以通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值VbpI的基板偏壓Vbp、即基板偏壓Vbpl并施加于主電路MC4的ρ溝道型的MISFETQP3的方式進(jìn)行控制。另外，在步驟S61中，基板偏壓控制電路CC4以通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbnl的基板偏壓Vbn、即基板偏壓Vbnl并施加于主電路MC4的η溝道型的MISFETQN3及MISFETQN4的方式進(jìn)行控制。而且，在步驟S61中，基板偏壓控制電路CC4以通過(guò)基板偏壓產(chǎn)生電路GC4產(chǎn)生被設(shè)定成電壓值Vbps I的基板偏壓Vbps、即基板偏壓Vbps I并施加于主電路MC4的ρ溝道型的MISFETQP4的方式進(jìn)行控制。
[0511]在這樣的控制方法中，能夠分別調(diào)整并分別確定向相互串聯(lián)連接的MISFETQP3及MISFETQP4中的MISFETQP3施加的基板偏壓Vbp的電壓值、和向MISFETQP4施加的基板偏壓Vbps的電壓值。因此，與不分別調(diào)整基板偏壓Vbp的電壓值和基板偏壓Vbps的電壓值的情況相比，能夠更高精度地控制向構(gòu)成主電路MC4的MISFET施加的基板偏壓來(lái)使主電路MC4的延遲時(shí)間成為目標(biāo)時(shí)間。
[0512]此外，在主電路包含NAND電路及NOR電路的情況下，在進(jìn)行了圖52的步驟S41?步驟S49、且進(jìn)行了圖53的步驟S50?步驟S54之后，通過(guò)進(jìn)行圖54的步驟S56?步驟S61，能夠進(jìn)行包含NAND電路及NOR電路的主電路的控制。此時(shí)，在圖54的步驟S61中，基板偏壓控制電路CC4以向主電路MC4施加基板偏壓Vbpl、基板偏壓Vbnl、基板偏壓Vbpsl及基板偏壓Vbnsl的方式進(jìn)行控制?；蛘?，也可以在進(jìn)行了圖52的步驟S41?步驟S49、接著進(jìn)行了圖54的步驟S56?步驟S60、接著進(jìn)行了圖53的步驟S50?步驟S54之后，進(jìn)行圖54的步驟S61。
[0513]<比較例的SOI基板的平面結(jié)構(gòu)>
[0514]接下來(lái)，對(duì)比較例的形成有半導(dǎo)體集成電路器件的SOI基板的平面結(jié)構(gòu)進(jìn)行說(shuō)明。
[0515]圖55及圖56是示意地表示比較例中的SOI基板的結(jié)構(gòu)的俯視圖。圖55示出六個(gè)區(qū)域的配置，圖56示出各區(qū)域中的SOI層等的配置。另外，在圖56中示出了第I層布線16。
[0516]在圖55及圖56中，使與支承基板I的作為主面的表面Ia平行且相互正交的兩個(gè)方向?yàn)閄軸方向及Y軸方向。
[0517]如圖55及圖56所示，在比較例中，SOI基板具有支承基板I和支承基板I的表面Ia側(cè)的六個(gè)區(qū)域即區(qū)域ARN1、區(qū)域ARP11、區(qū)域ARP12、區(qū)域ARN21、區(qū)域ARN22及區(qū)域ARP2。區(qū)域ARN1、區(qū)域六1^11、區(qū)域六1^12、區(qū)域六8吧1、區(qū)域六8吧2及區(qū)域六1^2各自在俯視觀察時(shí)沿X軸方向延伸。另外，區(qū)域ARNl、區(qū)域ARPl 1、區(qū)域ARP12、區(qū)域ARN21、區(qū)域ARN22及區(qū)域ARP2沿Y軸方向按區(qū)域ARNl、區(qū)域ARPl 1、區(qū)域ARP12、區(qū)域ARN21、區(qū)域ARN22及區(qū)域ARP2的順序排列。區(qū)域ARN1、區(qū)域ARN21及區(qū)域ARN22是η溝道型的MISFET的形成區(qū)域。區(qū)域八1^11、區(qū)域41^12及區(qū)域ARP2是ρ溝道型的MISFET的形成區(qū)域。
[0518]在區(qū)域ARNl中，在支承基板I的表面Ia側(cè)形成有ρ型阱6c。在區(qū)域ARPll及區(qū)域ARP12中，在支承基板I的表面Ia側(cè)形成有η型阱5d。在區(qū)域ARN21及區(qū)域ARN22中，在支承基板I的表面Ia側(cè)形成有ρ型阱6e。在區(qū)域ARP2中，在支承基板I的表面Ia側(cè)形成有η型阱5f。
[0519]在區(qū)域ARNl中，在ρ型阱6c上隔著B(niǎo)OX層2c而形成有SOI層3c。在區(qū)域ARPll中，在η型阱5d上隔著B(niǎo)OX層2d而形成有SOI層31d，在區(qū)域ARP12中，在η型阱5d上隔著B(niǎo)OX層2d而形成有SOI層32d。在區(qū)域ARN21中，在ρ型阱6e上隔著B(niǎo)OX層2e而形成有SOI層31e，在區(qū)域ARN22中，在ρ型阱6e上隔著B(niǎo)OX層2e而形成有SOI層32e。在區(qū)域ARP2中，在η型阱5f上隔著B(niǎo)OX層2f而形成有SOI層3f。
[0520]SOI 層 3c、S0I 層 31d、S0I 層 32d、S0I 層 31e、S0I 層 32e 及 SOI 層 3f 各自在支承基板I的表面Ia內(nèi)沿X軸方向延伸。另外，SOI層3c、S0I層31d、S0I層32d、S0I層31e、SOI層32e及SOI層3f在支承基板I的表面Ia內(nèi)沿Y軸方向按SOI層3c、S0I層31d、S0I層32d、SOI層31e、SOI層32e及SOI層3f的順序排列。
[0521]η型阱5d中的位于SOI層31d與SOI層32d之間的部分露出，該η型阱5d露出的區(qū)域52d是稱(chēng)作插塞接觸孔的區(qū)域，是與η型阱5d電連接的插塞(省略圖示)的形成區(qū)域。同樣地，η型阱5f中的位于SOI層3f的與SOI層32e相反一側(cè)的部分即區(qū)域52f也露出。
[0522]ρ型阱6e中的位于SOI層31e與SOI層32e之間的部分露出，該P(yáng)型阱6e露出的區(qū)域62e是稱(chēng)作插塞接觸孔的區(qū)域，是與ρ型阱6e電連接的插塞(省略圖示)的形成區(qū)域。同樣地，P型阱6c中的位于SOI層3c的與SOI層31d相反一側(cè)的部分即區(qū)域62c也露出。
[0523]在比較例中，NAND電路形成在由區(qū)域六尺附、區(qū)域六1^11、區(qū)域六1^12、區(qū)域六尺吧1、區(qū)域ARN22及區(qū)域ARP2組成的六個(gè)區(qū)域中的、由區(qū)域ARN1、區(qū)域ARP11、區(qū)域ARP12及區(qū)域ARN21組成的四個(gè)區(qū)域。此時(shí)，向形成于區(qū)域ARN21的MISFETQN1 (參照?qǐng)D34)和形成于區(qū)域ARNl的MISFETQN2(參照?qǐng)D34)施加不同的基板偏壓。
[0524]另外，在比較例中，NOR電路形成在由區(qū)域ARN1、區(qū)域ARP11、區(qū)域ARP12、區(qū)域ARN21、區(qū)域ARN22及區(qū)域ARP2組成的六個(gè)區(qū)域中、由區(qū)域ARP12、區(qū)域ARN21、區(qū)域ARN22及區(qū)域ARP2組成的四個(gè)區(qū)域。而且，向形成于區(qū)域ARP12的MISFETQP3(參照?qǐng)D35)和形成于區(qū)域ARP2的MISFETQP4(參照?qǐng)D35)施加不同的基板偏壓。
[0525]而且，在比較例中，反相電路形成在由區(qū)域ARN1、區(qū)域ARP11、區(qū)域ARP12、區(qū)域ARN21、區(qū)域ARN2 2及區(qū)域ARP2組成的六個(gè)區(qū)域中的、由區(qū)域ARP12及區(qū)域ARN21組成的兩個(gè)區(qū)域。
[0526]在此，考慮主電路包含NAND電路、NOR電路及反相電路、且向這些NAND電路及NOR電路所包含的相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET分別施加不同的基板偏壓的情況。而且，考慮由沿X軸方向分別延伸且分別形成有η溝道型的MISFET的三個(gè)區(qū)域、和沿X軸方向分別延伸且分別形成有P溝道型的MISFET的三個(gè)區(qū)域組成的六個(gè)區(qū)域如比較例所示那樣排列的情況。
[0527]此時(shí)，在NAND電路的形成區(qū)域中，由區(qū)域ARN22及區(qū)域ARP2組成的區(qū)域?yàn)闆](méi)有形成任何部件的空置區(qū)域，在NOR電路的形成區(qū)域中，由區(qū)域ARNl及區(qū)域ARPll組成的兩個(gè)區(qū)域?yàn)闆](méi)有形成任何部件的空置區(qū)域。而且，在反相電路的形成區(qū)域中，由區(qū)域ARN1、區(qū)域ARP11、區(qū)域ARN22及區(qū)域ARP2組成的四個(gè)區(qū)域?yàn)闆](méi)有形成任何部件的空置區(qū)域。因此，無(wú)法減小半導(dǎo)體集成電路器件的面積。
[0528]<本實(shí)施方式的主要特征和效果>
[0529]本實(shí)施方式5的半導(dǎo)體集成電路器件具有形成在SOI基板的支承基板I的表面Ia偵U、且在支承基板I的表面Ia內(nèi)分別沿X軸方向延伸且沿Y軸方向排列的四個(gè)半導(dǎo)體區(qū)域。作為四個(gè)半導(dǎo)體區(qū)域，P型阱6c、η型阱5d、ρ型阱6e及η型阱5f按該順序排列。在ρ型阱6c、η型阱5d、ρ型阱6e及η型阱5f各自上隔著B(niǎo)OX層而形成有SOI層。
[0530]而且，例如在η型阱5d上的SOI層3d上形成有ρ溝道型的MISFET，在ρ型阱6c上的SOI層3c或P型阱6e上的SOI層3e上形成有η溝道型的MISFET。由此，即使在主電路中包含NAND電路的情況下，也能夠分別調(diào)整并分別確定向在該NAND電路中相互串聯(lián)連接的兩個(gè)η溝道型的MISFET施加的基板偏壓電壓各自的電壓值。
[0531]或者，例如在P型阱6e上的SOI層3e上形成有η溝道型的MISFET，在η型阱5d上的SOI層3d或η型阱5f上的SOI層3f上形成有ρ溝道型的MISFET。由此，即使在主電路中包含NOR電路的情況下，也能夠分別調(diào)整并分別確定向在該NOR電路中相互串聯(lián)連接的兩個(gè)η溝道型的MISFET施加的基板偏壓電壓各自的電壓值。
[0532]S卩，在本實(shí)施方式5中，能夠分別調(diào)整并分別確定向相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET各自分別施加的基板偏壓的電壓值。因此，與不分別調(diào)整向相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET各自分別施加的基板偏壓的電壓值的情況相比，能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式更高精度地控制向構(gòu)成主電路的MISFET施加的基板偏壓。
[0533]在本實(shí)施方式5中，P型阱6c形成在區(qū)域ARNl中，η型阱5d形成在區(qū)域ARPl中，P型阱6e形成在區(qū)域ARN2中，η型阱5f形成在區(qū)域ARP2中。NAND電路形成在由區(qū)域ARNl、區(qū)域ARPl、區(qū)域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域中的、由區(qū)域ARNl、區(qū)域ARPl及區(qū)域ARN2組成的三個(gè)區(qū)域。另外，NOR電路形成在由區(qū)域ARNl、區(qū)域ARPl、區(qū)域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域中的、由區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2組成的三個(gè)區(qū)域。而且,反相電路形成在由區(qū)域ARNl、區(qū)域ARPl、區(qū)域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域中的、由區(qū)域ARPl及區(qū)域ARN2組成的兩個(gè)區(qū)域。
[0534]此時(shí)，在NAND電路的形成區(qū)域中，由區(qū)域ARP2組成的一個(gè)區(qū)域?yàn)闆](méi)有形成任何部件的空置區(qū)域，在NOR電路的形成區(qū)域中，由區(qū)域ARNl組成的一個(gè)區(qū)域?yàn)闆](méi)有形成任何部件的空置區(qū)域。而且，在反相電路的形成區(qū)域中，由區(qū)域ARNl及區(qū)域ARP2組成的兩個(gè)區(qū)域?yàn)闆](méi)有形成任何部件的空置區(qū)域。即，本實(shí)施方式5中的空置區(qū)域的面積小于比較例中的空置區(qū)域的面積。因此，根據(jù)本實(shí)施方式5，能夠容易地減小半導(dǎo)體集成電路器件的面積。
[0535]另外，本實(shí)施方式5的半導(dǎo)體集成電路器件除第I速度監(jiān)控電路及電流監(jiān)控電路以外，作為第2速度監(jiān)控電路，與主電路同樣地，具有由ρ溝道型及η溝道型中的一種溝道型的兩個(gè)MISFET相互串聯(lián)連接而成的電路。基于在向另一種溝道型的MISFET施加第I基板偏壓的狀態(tài)下在電流監(jiān)控電路中流動(dòng)的電流來(lái)暫時(shí)確定第I基板偏壓的電壓值?；谠谙蛟撘环N溝道型的MISFET施加第2基板偏壓的狀態(tài)下在電流監(jiān)控電路中流動(dòng)的電流來(lái)暫時(shí)確定第2基板偏壓的電壓值。獲取將暫時(shí)確定的電壓值的第I基板偏壓施加于該另一種溝道型的MISFET且將暫時(shí)確定的電壓值的第2基板偏壓施加于該一種溝道型的MISFET的狀態(tài)下的第I速度監(jiān)控電路的第I延遲時(shí)間。另外，基于所獲取的第I延遲時(shí)間來(lái)確定第I基板偏壓的電壓值及第2基板偏壓的電壓值。
[0536]然后，獲取將所確定的電壓值的第I基板偏壓施加于該另一種溝道型的MISFET且將所確定的電壓值的第2基板偏壓施加于該一種溝道型的兩個(gè)MISFET中的第一個(gè)MISFET的狀態(tài)下的第2速度監(jiān)控電路的第2延遲時(shí)間。此時(shí)，在相互串聯(lián)連接的一種溝道型的兩個(gè)MISFET中的第二個(gè)MISFET上施加有第3基板偏壓。然后，基于所獲取的第2延遲時(shí)間來(lái)確定向該一種溝道型的兩個(gè)MISFET中的第二個(gè)MISFET施加的第3基板偏壓的電壓值。
[0537]通過(guò)同時(shí)使用這樣的第2速度監(jiān)控電路和第I速度監(jiān)控電路及電流監(jiān)控電路，即使在主電路具有由P溝道型及η溝道型中的一種溝道型的兩個(gè)MISFET相互串聯(lián)連接而成的電路的情況下，也能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值。因此，由于能夠容易地補(bǔ)償構(gòu)成主電路的MISFET的閾值電壓等特性的偏差，所以能夠提高半導(dǎo)體集成電路器件的性能。另外，由于即使不形成與主電路相同的電路、即復(fù)制電路也能夠以使主電路的延遲時(shí)間成為目標(biāo)時(shí)間的方式高精度地控制基板偏壓的電壓值，所以能夠提高半導(dǎo)體集成電路器件的性能。
[0538]即使在半導(dǎo)體集成電路器件形成于具有由區(qū)域ARN1、區(qū)域ARP1、區(qū)域ARN2及區(qū)域ARP2組成的四個(gè)區(qū)域的SOI基板上的情況下、且向相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET各自施加不同的基板偏壓的情況下，也能夠容易地減小半導(dǎo)體集成電路器件的面積。也就是說(shuō)，即使在半導(dǎo)體集成電路器件的主電路具有包含相互串聯(lián)連接的同一溝道型的兩個(gè)MISFET的電路的情況下，也能夠高精度地補(bǔ)償主電路所包含的MISFET的閾值電壓的偏差，并且，能夠容易地使半導(dǎo)體集成電路器件小型化。
[0539]以上，基于實(shí)施方式具體說(shuō)明了本發(fā)明人所完成的發(fā)明，本發(fā)明不限定于上述實(shí)施方式，當(dāng)然能夠在不脫離其要旨的范圍內(nèi)進(jìn)行各種變更。
【權(quán)利要求】
1.一種半導(dǎo)體集成電路器件，其特征在于，具有: 主電路，其包含第I溝道型的第1MISFET、與所述第I溝道型不同的第2溝道型的第2MISFET、和與所述第2MISFET串聯(lián)連接的所述第2溝道型的第3MISFET ;以及 控制電路，其以向所述第IMISFET施加第I基板偏壓電壓、向所述第2MISFET及所述第3MISFET施加第2基板偏壓電壓的方式進(jìn)行控制， 所述控制電路具有: 具有第I反相電路的第I延遲電路，該第I反相電路包含所述第I溝道型的第4MISFET ； 第I電流監(jiān)控電路，其包含所述第I溝道型的第5MISFET、所述第2溝道型的第6MISFET、和與所述第6MISFET串聯(lián)連接的所述第2溝道型的第7MISFET，該第I電流監(jiān)控電路對(duì)在所述第5MISFET中流動(dòng)的第I電流、和在所述第6MISFET及所述第7MISFET中流動(dòng)的第2電流進(jìn)行監(jiān)控；以及 電壓產(chǎn)生電路，其產(chǎn)生所述第I基板偏壓電壓和所述第2基板偏壓電壓， 所述控制電路， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第I基板偏壓電壓并施加于所述第4MISFET，基于將所述第I基板偏壓電壓施加于所述第4MISFET的狀態(tài)下的所述第I延遲電路的第I延遲時(shí)間，來(lái)確定所述第I基板偏壓電壓的第I電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第I電壓值的所述第I基板偏壓電壓并施加于所述第5MISFET， 通過(guò)所述第I電流監(jiān)控電路獲取在施加有被設(shè)定成所述第I電壓值的所述第I基板偏壓電壓的狀態(tài)下在所述第5MISFET中流動(dòng)的所述第I電流， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第2基板偏壓電壓并施加于所述第6MISFET及所述第 7MISFET, 通過(guò)所述第I電流監(jiān)控電路獲取在施加有所述第2基板偏壓電壓的狀態(tài)下在所述第6MISFET及所述第7MISFET中流動(dòng)的所述第2電流， 基于所獲取的所述第I電流及所獲取的所述第2電流來(lái)確定所述第2基板偏壓電壓的第2電壓值， 以通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第I電壓值的所述第I基板偏壓電壓并施加于所述第1MISFET、且通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第2電壓值的所述第2基板偏壓電壓并施加于所述第2MISFET及所述第3MISFET的方式進(jìn)行控制。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于， 所述控制電路以使所述第I延遲時(shí)間成為與所述主電路的第2延遲時(shí)間的第I目標(biāo)時(shí)間不同的第2目標(biāo)時(shí)間的方式來(lái)確定所述第I電壓值，且以使第I計(jì)算值成為根據(jù)所述第I目標(biāo)時(shí)間而設(shè)定的第I設(shè)定值的方式來(lái)確定所述第2電壓值，其中，所述第I計(jì)算值根據(jù)所獲取的所述第I電流及所獲取的所述第2電流各自的倒數(shù)之和而計(jì)算出。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I溝道型為P溝道型， 所述第2溝道型為η溝道型， 所述主電路具有NAND電路， 所述NAND電路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和與所述第IMISFET并聯(lián)連接的P溝道型的第8MISFET。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路器件，其特征在于， 所述第5MISFET的源電極與電源連接， 所述第5MISFET的漏電極接地， 所述第6MISFET的漏電極與所述電源連接， 所述第6MISFET的源電極與所述第7MISFET的漏電極連接， 所述第7MISFET的源電極接地。
5.如權(quán)利要求3所述的半導(dǎo)體集成電路器件，其特征在于，具有: 第I基板； η型的第I半導(dǎo)體區(qū)域，其在所述第I基板的第I主面?zhèn)鹊牡贗區(qū)域中，形成在所述第I基板的所述第I主面?zhèn)龋? P型的第2半導(dǎo)體區(qū)域，其在所述第I基板的所述第I主面?zhèn)鹊牡?區(qū)域中，形成在所述第I基板的所述第I主面?zhèn)龋? 第I絕緣層，其在所述第I區(qū)域中，形成在所述第I半導(dǎo)體區(qū)域上； 第2絕緣層，其在所述第2區(qū)域中，形成在所述第2半導(dǎo)體區(qū)域上； 第I半導(dǎo)體層，其形成在所述第I絕緣層上；以及 第2半導(dǎo)體層，其形成在所述第2絕緣層上， 所述第IMISFET、所述第4MISFET及所述第5MISFET形成在所述第I半導(dǎo)體層上，所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET形成在所述第2半導(dǎo)體層上， 所述第I基板偏壓電壓被施加于所述第I半導(dǎo)體區(qū)域， 所述第2基板偏壓電壓被施加于所述第2半導(dǎo)體區(qū)域。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I溝道型為η溝道型， 所述第2溝道型為P溝道型， 所述主電路具有NOR電路， 所述NOR電路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和與所述第IMISFET并聯(lián)連接的η溝道型的第9MISFET。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路器件，其特征在于， 所述第5MISFET的漏電極與電源連接， 所述第5MISFET的源電極接地， 所述第6MISFET的源電極與所述電源連接， 所述第6MISFET的漏電極與所述第7MISFET的源電極連接， 所述第7MISFET的漏電極接地。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路器件，其特征在于，具有: 第2基板； P型的第3半導(dǎo)體區(qū)域，其在所述第2基板的第2主面?zhèn)鹊牡?區(qū)域中，形成在所述第2基板的所述第2主面?zhèn)龋? η型的第4半導(dǎo)體區(qū)域，其在所述第2基板的所述第2主面?zhèn)鹊牡?區(qū)域中，形成在所述第2基板的所述第2主面?zhèn)龋? 第3絕緣層，其在所述第3區(qū)域中，形成在所述第3半導(dǎo)體區(qū)域上； 第4絕緣層，其在所述第4區(qū)域中，形成在所述第4半導(dǎo)體區(qū)域上； 第3半導(dǎo)體層，其形成在所述第3絕緣層上；以及 第4半導(dǎo)體層，其形成在所述第4絕緣層上， 所述第IMISFET、所述第4MISFET及所述第5MISFET形成在所述第3半導(dǎo)體層上，所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET形成在所述第4半導(dǎo)體層上， 所述第I基板偏壓電壓被施加于所述第3半導(dǎo)體區(qū)域， 所述第2基板偏壓電壓被施加于所述第4半導(dǎo)體區(qū)域。
9.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I反相電路是包含所述第4MISFET和所述第2溝道型的第10MISFET的CMIS反相電路， 所述第I延遲電路具有相互串聯(lián)連接的多個(gè)所述第I反相電路。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I延遲電路是具有相互串聯(lián)連接的三個(gè)以上的奇數(shù)個(gè)的所述第I反相電路的環(huán)形振蕩器電路。
11.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I電流監(jiān)控電路包含所述第2溝道型的第11MISFET、所述第2溝道型的第12MISFET、與所述第12MISFET串聯(lián)連接的所述第2溝道型的第13MISFET、和與所述第12MISFET及所述第13MISFET串聯(lián)連接的所述第2溝道型的第14MISFET，該第I電流監(jiān)控電路對(duì)在所述第IIMISFET中流動(dòng)的第3電流、和在所述第12MISFET、所述第13MISFET及所述第14MISFET中流動(dòng)的第4電流進(jìn)行監(jiān)控， 所述控制電路， 基于所獲取的所述第I電流及所獲取的所述第2電流來(lái)確定所述第2基板偏壓電壓的第3電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第2基板偏壓電壓并施加于所述第11MISFET， 通過(guò)所述第I電流監(jiān)控電路獲取在施加有所述第2基板偏壓電壓的狀態(tài)下在所述第IIMISFET中流動(dòng)的所述第3電流， 基于所獲取的所述第I電流及所獲取的所述第3電流來(lái)確定所述第2基板偏壓電壓的第4電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第2基板偏壓電壓并施加于所述第12MISFET、所述第 13MISFET 及所述第 14MISFET， 通過(guò)所述第I電流監(jiān)控電路獲取在施加有所述第2基板偏壓電壓的狀態(tài)下在所述第12MISFET、所述第13MISFET及所述第14MISFET中流動(dòng)的所述第4電流， 基于所獲取的所述第I電流及所獲取的所述第4電流來(lái)確定所述第2基板偏壓電壓的第5電壓值， 基于所述第3電壓值、所述第4電壓值及所述第5電壓值來(lái)確定所述第2電壓值。
12.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于， 所述主電路包含所述第I溝道型的第15MISFET、所述第2溝道型的第16MISFET、和與所述第16MISFET串聯(lián)連接的所述第2溝道型的第17MISFET， 所述控制電路以向所述第15MISFET施加第3基板偏壓電壓、向所述第16MISFET及所述第17MISFET施加第4基板偏壓電壓的方式進(jìn)行控制， 所述控制電路具有: 具有第2反相電路的第2延遲電路，該第2反相電路包含所述第I溝道型的第18MISFET ;以及 第2電流監(jiān)控電路，其包含所述第I溝道型的第19MISFET、所述第2溝道型的第20MISFET、和與所述第20MISFET串聯(lián)連接的所述第2溝道型的第21MISFET，該第2電流監(jiān)控電路對(duì)在所述第19MISFET中流動(dòng)的第5電流、和在所述第20MISFET及所述第21MISFET中流動(dòng)的第6電流進(jìn)行監(jiān)控， 所述電壓產(chǎn)生電路產(chǎn)生所述第3基板偏壓電壓和所述第4基板偏壓電壓， 所述第1MISFET、所述第4MISFET及所述第5MISFET各自的閾值電壓的絕對(duì)值大于所述第15MISFET、所述第18MISFET及所述第19MISFET中的任一方的閾值電壓的絕對(duì)值， 所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET各自的閾值電壓的絕對(duì)值大于所述第16MISFET、所述第17MISFET、所述第20MISFET及所述第21MISFET中的任一方的閾值電壓的絕對(duì)值， 所述控制電路， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第3基板偏壓電壓并施加于所述第18MISFET，基于將所述第3基板偏壓電壓施加于所述第18MISFET的狀態(tài)下的所述第2延遲電路的第3延遲時(shí)間，來(lái)確定所述第3基板偏壓電壓的第6電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第6電壓值的所述第3基板偏壓電壓并施加于所述第19MISFET， 通過(guò)所述第2電流監(jiān)控電路獲取在施加有被設(shè)定成所述第6電壓值的所述第3基板偏壓電壓的狀態(tài)下在所述第19MISFET中流動(dòng)的所述第5電流， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第4基板偏壓電壓并施加于所述第20MISFET及所述第 2IMISFET， 通過(guò)所述第2電流監(jiān)控電路獲取在施加有所述第4基板偏壓電壓的狀態(tài)下在所述第20MISFET及所述第2IMISFET中流動(dòng)的所述第6電流， 基于所獲取的所述第5電流及所獲取的所述第6電流來(lái)確定所述第4基板偏壓電壓的第7電壓值， 以通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第6電壓值的所述第3基板偏壓電壓并施加于所述第15MISFET、且通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第7電壓值的所述第4基板偏壓電壓并施加于所述第16MISFET及所述第17MISFET的方式進(jìn)行控制。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路器件，其特征在于，具有: 第3基板； 第I導(dǎo)電型的第5半導(dǎo)體區(qū)域，其在所述第3基板的第3主面?zhèn)鹊牡?區(qū)域、及所述第3基板的所述第3主面?zhèn)鹊膮^(qū)域且與所述第5區(qū)域相鄰的第6區(qū)域中，形成在所述第3基板的所述第3主面?zhèn)龋? 與所述第I導(dǎo)電型不同的第2導(dǎo)電型的第6半導(dǎo)體區(qū)域，其在所述第3基板的所述第3主面?zhèn)鹊牡?區(qū)域、及所述第3基板的所述第3主面?zhèn)鹊膮^(qū)域且與所述第7區(qū)域相鄰的第8區(qū)域中，形成在所述第3基板的所述第3主面?zhèn)龋? 所述第I導(dǎo)電型的第7半導(dǎo)體區(qū)域，其在所述第5區(qū)域中，形成在所述第5半導(dǎo)體區(qū)域的上層部； 所述第I導(dǎo)電型的第8半導(dǎo)體區(qū)域，其在所述第6區(qū)域中，形成在所述第5半導(dǎo)體區(qū)域的上層部； 所述第2導(dǎo)電型的第9半導(dǎo)體區(qū)域，其在所述第7區(qū)域中，形成在所述第6半導(dǎo)體區(qū)域的上層部； 所述第2導(dǎo)電型的第10半導(dǎo)體區(qū)域，其在所述第8區(qū)域中，形成在所述第6半導(dǎo)體區(qū)域的上層部； 第5絕緣層，其形成在所述第7半導(dǎo)體區(qū)域上及所述第8半導(dǎo)體區(qū)域上； 第6絕緣層，其形成在所述第9半導(dǎo)體區(qū)域上及所述第10半導(dǎo)體區(qū)域上； 第5半導(dǎo)體層，其在所述第5區(qū)域及所述第6區(qū)域中，形成在所述第5絕緣層上；以及第6半導(dǎo)體層，其在所述第7區(qū)域及所述第8區(qū)域中，形成在所述第6絕緣層上，所述第IMISFET、所述第4MISFET及所述第5MISFET在所述第5區(qū)域中形成在所述第5半導(dǎo)體層上， 所述第15MISFET、所述第18MISFET及所述第19MISFET在所述第6區(qū)域中形成在所述第5半導(dǎo)體層上， 所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET在所述第7區(qū)域中形成在所述第6半導(dǎo)體層上， 所述第16MISFET、所述第17MISFET、所述第20MISFET及所述第21MISFET在所述第8區(qū)域中形成在所述第6半導(dǎo)體層上， 所述第7半導(dǎo)體區(qū)域中的所述第I導(dǎo)電型的雜質(zhì)濃度大于所述第8半導(dǎo)體區(qū)域中的所述第I導(dǎo)電型的雜質(zhì)濃度， 所述第9半導(dǎo)體區(qū)域中的所述第2導(dǎo)電型的雜質(zhì)濃度大于所述第10半導(dǎo)體區(qū)域中的所述第2導(dǎo)電型的雜質(zhì)濃度， 在所述第I導(dǎo)電型為η型且所述第2導(dǎo)電型為P型時(shí)，所述第I溝道型為P溝道型且所述第2溝道型為η溝道型， 在所述第I導(dǎo)電型為P型且所述第2導(dǎo)電型為η型時(shí)，所述第I溝道型為η溝道型且所述第2溝道型為P溝道型。
14.一種半導(dǎo)體集成電路器件，其特征在于，具有: 主電路，其包含第I溝道型的第1MISFET、與所述第I溝道型不同的第2溝道型的第2MISFET、和與所述第2MISFET串聯(lián)連接的所述第2溝道型的第3MISFET ;以及 控制電路，其以向所述第IMISFET施加第I基板偏壓電壓、向所述第2MISFET及所述第3MISFET施加第2基板偏壓電壓的方式進(jìn)行控制， 所述控制電路具有: 具有第I反相電路的第I延遲電路，該第I反相電路包含所述第I溝道型的第4MISFET ； 具有第2反相電路的第2延遲電路，該第2反相電路包含所述第2溝道型的第5MISFET、和與所述第5MISFET串聯(lián)連接的所述第2溝道型的第6MISFET ;以及 電壓產(chǎn)生電路，其產(chǎn)生所述第I基板偏壓電壓和所述第2基板偏壓電壓， 所述控制電路， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第I基板偏壓電壓并施加于所述第4MISFET，基于將所述第I基板偏壓電壓施加于所述第4MISFET的狀態(tài)下的所述第I延遲電路的第I延遲時(shí)間，來(lái)確定所述第I基板偏壓電壓的第I電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第2基板偏壓電壓并施加于所述第5MISFET及所述第 6MISFET， 基于將所述第2基板偏壓電壓施加于所述第5MISFET及所述第6MISFET的狀態(tài)下的所述第2延遲電路的第2延遲時(shí)間，來(lái)確定所述第2基板偏壓電壓的第2電壓值， 以通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第I電壓值的所述第I基板偏壓電壓并施加于所述第1MISFET、且通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第2電壓值的所述第2基板偏壓電壓并施加于所述第2MISFET及所述第3MISFET的方式進(jìn)行控制。
15.如權(quán)利要求14所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I溝道型為P溝道型， 所述第2溝道型為η溝道型， 所述主電路具有NAND電路， 所述NAND電路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和與所述第IMISFET并聯(lián)連接的P溝道型的第7MISFET。
16.如權(quán)利要求15所述的半導(dǎo)體集成電路器件，其特征在于，具有: 第I基板； η型的第I半導(dǎo)體區(qū)域，其在所述第I基板的第I主面?zhèn)鹊牡贗區(qū)域中，形成在所述第I基板的所述第I主面?zhèn)龋? P型的第2半導(dǎo)體區(qū)域，其在所述第I基板的所述第I主面?zhèn)鹊牡?區(qū)域中，形成在所述第I基板的所述第I主面?zhèn)龋? 第I絕緣層，其在所述第I區(qū)域中，形成在所述第I半導(dǎo)體區(qū)域上； 第2絕緣層，其在所述第2區(qū)域中，形成在所述第2半導(dǎo)體區(qū)域上； 第I半導(dǎo)體層，其形成在所述第I絕緣層上；以及 第2半導(dǎo)體層，其形成在所述第2絕緣層上， 所述第1MISFET及所述第4MISFET形成在所述第I半導(dǎo)體層上， 所述第2MISFET、所述第3MISFET、所述第5MISFET及所述第6MISFET形成在所述第2半導(dǎo)體層上， 所述第I基板偏壓電壓被施加于所述第I半導(dǎo)體區(qū)域， 所述第2基板偏壓電壓被施加于所述第2半導(dǎo)體區(qū)域。
17.如權(quán)利要求14所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I溝道型為η溝道型， 所述第2溝道型為P溝道型， 所述主電路具有NOR電路， 所述NOR電路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和與所述第IMISFET并聯(lián)連接的η溝道型的第8MISFET。
18.如權(quán)利要求17所述的半導(dǎo)體集成電路器件，其特征在于，具有: 第2基板； P型的第3半導(dǎo)體區(qū)域，其在所述第2基板的第2主面?zhèn)鹊牡?區(qū)域中，形成在所述第2基板的所述第2主面?zhèn)龋? η型的第4半導(dǎo)體區(qū)域，其在所述第2基板的所述第2主面?zhèn)鹊牡?區(qū)域中，形成在所述第2基板的所述第2主面?zhèn)龋? 第3絕緣層，其在所述第3區(qū)域中，形成在所述第3半導(dǎo)體區(qū)域上； 第4絕緣層，其在所述第4區(qū)域中，形成在所述第4半導(dǎo)體區(qū)域上； 第3半導(dǎo)體層，其形成在所述第3絕緣層上；以及 第4半導(dǎo)體層，其形成在所述第4絕緣層上， 所述第1MISFET及所述第4MISFET形成在所述第3半導(dǎo)體層上， 所述第2MISFET、所述第3MISFET、所述第5MISFET及所述第6MISFET形成在所述第4半導(dǎo)體層上， 所述第I基板偏壓電壓被施加于所述第3半導(dǎo)體區(qū)域， 所述第2基板偏壓電壓被施加于所述第4半導(dǎo)體區(qū)域。
19.一種半導(dǎo)體集成電路器件，其特征在于，具有: 第I基板； 第I導(dǎo)電型的第I半導(dǎo)體區(qū)域，其形成在所述第I基板的第I主面?zhèn)?，在所述第I主面內(nèi)沿第I方向延伸； 與所述第I導(dǎo)電型不同的第2導(dǎo)電型的第2半導(dǎo)體區(qū)域，其形成在所述第I基板的所述第I主面?zhèn)?，在所述第I主面內(nèi)沿所述第I方向延伸； 所述第I導(dǎo)電型的第3半導(dǎo)體區(qū)域，其形成在所述第I基板的所述第I主面?zhèn)?，在所述第I主面內(nèi)沿所述第I方向延伸； 所述第2導(dǎo)電型的第4半導(dǎo)體區(qū)域，其形成在所述第I基板的所述第I主面?zhèn)?，在所述第I主面內(nèi)沿所述第I方向延伸； 第I絕緣層，其形成在所述第I半導(dǎo)體區(qū)域上； 第2絕緣層，其形成在所述第2半導(dǎo)體區(qū)域上； 第3絕緣層，其形成在所述第3半導(dǎo)體區(qū)域上； 第4絕緣層，其形成在所述第4半導(dǎo)體區(qū)域上； 第I半導(dǎo)體層，其形成在所述第I絕緣層上； 第2半導(dǎo)體層，其形成在所述第2絕緣層上； 第3半導(dǎo)體層，其形成在所述第3絕緣層上； 第4半導(dǎo)體層，其形成在所述第4絕緣層上； 第I溝道型的第1MISFET，其形成在所述第2半導(dǎo)體層上；以及與所述第I溝道型不同的第2溝道型的第2MISFET，其形成在所述第I半導(dǎo)體層或所述第3半導(dǎo)體層上， 所述第I半導(dǎo)體區(qū)域、所述第2半導(dǎo)體區(qū)域、所述第3半導(dǎo)體區(qū)域及所述第4半導(dǎo)體區(qū)域在所述第I主面內(nèi)沿與所述第I方向交叉的第2方向，按所述第I半導(dǎo)體區(qū)域、所述第2半導(dǎo)體區(qū)域、所述第3半導(dǎo)體區(qū)域及所述第4半導(dǎo)體區(qū)域的順序排列， 所述第2MISFET與所述第IMISFET串聯(lián)連接， 在所述第I導(dǎo)電型為P型且所述第2導(dǎo)電型為η型時(shí)，所述第I溝道型為P溝道型且所述第2溝道型為η溝道型， 在所述第I導(dǎo)電型為η型且所述第2導(dǎo)電型為P型時(shí)，所述第I溝道型為η溝道型且所述第2溝道型為P溝道型。
20.如權(quán)利要求19所述的半導(dǎo)體集成電路器件，其特征在于， 具有形成在所述第I半導(dǎo)體層上的所述第2溝道型的第3MISFET， 所述第2MISFET形成在所述第3半導(dǎo)體層上， 所述第3MISFET與所述第IMISFET串聯(lián)連接， 所述第2MISFET在所述第3MISFET的與所述第1MISFET側(cè)相反的一側(cè)，與所述第3MISFET串聯(lián)連接。
21.如權(quán)利要求20所述的半導(dǎo)體集成電路器件，其特征在于， 具有形成在所述第2半導(dǎo)體層上的所述第I溝道型的第4MISFET， 所述第I導(dǎo)電型為P型， 所述第2導(dǎo)電型為η型， 所述第4MISFET與所述第IMISFET并聯(lián)連接， 通過(guò)所述第IMISFET、所述第2ΜΙSFET、所述第3MISFET和所述第4MISFET而形成NAND電路， 在所述第2半導(dǎo)體區(qū)域中施加有第I基板偏壓電壓， 在所述第3半導(dǎo)體區(qū)域中施加有第2基板偏壓電壓， 在所述第I半導(dǎo)體區(qū)域中施加有與所述第I基板偏壓電壓不同的第3基板偏壓電壓。
22.如權(quán)利要求21所述的半導(dǎo)體集成電路器件，其特征在于，具有: η溝道型的第5MISFET，其形成在所述第3半導(dǎo)體層上； P溝道型的第6MISFET，其形成在所述第2半導(dǎo)體層上； P溝道型的第7MISFET，其形成在所述第4半導(dǎo)體層上；以及 η溝道型的第8MISFET，其形成在所述第3半導(dǎo)體層上， 所述第7MISFET與所述第5MISFET串聯(lián)連接， 所述第6MISFET在所述第7MISFET的與所述第5MISFET側(cè)相反的一側(cè)，與所述第7MISFET串聯(lián)連接， 所述第8MISFET與所述第5MISFET并聯(lián)連接， 通過(guò)所述第5MISFET、所述第6MISFET、所述第7MISFET和所述第8MISFET而形成NOR電路， 在所述第4半導(dǎo)體區(qū)域中施加有與所述第2基板偏壓電壓不同的第4基板偏壓電壓。
23.如權(quán)利要求21所述的半導(dǎo)體集成電路器件，其特征在于， 所述第IMISFET的源電極及所述第4MISFET的源電極與電源連接， 所述第1MISFET的漏電極及所述第4MISFET的漏電極與所述第3MISFET的漏電極連接， 所述第3MISFET的源電極與所述第2MISFET的漏電極連接， 所述第2MISFET的源電極接地。
24.如權(quán)利要求20所述的半導(dǎo)體集成電路器件，其特征在于， 具有形成在所述第2半導(dǎo)體層上的所述第I溝道型的第9MISFET， 所述第I導(dǎo)電型為η型， 所述第2導(dǎo)電型為P型， 所述第9MISFET與所述第IMISFET并聯(lián)連接， 通過(guò)所述第1MISFET、所述第2MISFET、所述第3MISFET和所述第9MISFET而形成NOR電路， 在所述第2半導(dǎo)體區(qū)域中施加有第5基板偏壓電壓， 在所述第3半導(dǎo)體區(qū)域中施加有第6基板偏壓電壓， 在所述第I半導(dǎo)體區(qū)域中施加有與所述第5基板偏壓電壓不同的第7基板偏壓電壓。
25.如權(quán)利要求24所述的半導(dǎo)體集成電路器件，其特征在于， 所述第1MISFET的源電極及所述第9MISFET的源電極接地， 所述第1MISFET的漏電極及所述第9MISFET的漏電極與所述第3MISFET的漏電極連接， 所述第3MISFET的源電極與所述第2MISFET的漏電極連接， 所述第2MISFET的源電極與電源連接。
26.如權(quán)利要求19所述的半導(dǎo)體集成電路器件，其特征在于， 所述第2MISFET形成在所述第3半導(dǎo)體層上， 通過(guò)所述第1MISFET和所述第2MISFET而形成反相電路。
27.如權(quán)利要求19所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I絕緣層沒(méi)有形成在所述第I半導(dǎo)體區(qū)域中的所述第I方向的第I端部上， 所述第2絕緣層沒(méi)有形成在所述第2半導(dǎo)體區(qū)域中的所述第I方向的第2端部上， 所述第3絕緣層沒(méi)有形成在所述第3半導(dǎo)體區(qū)域中的所述第I方向的第3端部上， 所述第4絕緣層沒(méi)有形成在所述第4半導(dǎo)體區(qū)域中的所述第I方向的第4端部上， 所述第I端部經(jīng)由形成在所述第I端部上的第I連接電極而與施加第8基板偏壓電壓 的第I電壓產(chǎn)生電路電連接， 所述第2端部經(jīng)由形成在所述第2端部上的第2連接電極而與施加第9基板偏壓電壓的第2電壓產(chǎn)生電路電連接， 所述第3端部經(jīng)由形成在所述第3端部上的第3連接電極而與施加第10基板偏壓電壓的第3電壓產(chǎn)生電路電連接， 所述第4端部經(jīng)由形成在所述第4端部上的第4連接電極而與施加第11基板偏壓電壓的第4電壓產(chǎn)生電路電連接。
28.一種半導(dǎo)體集成電路器件，其特征在于，具有: 主電路，其包含第I溝道型的第1MISFET、與所述第I溝道型不同的第2溝道型的第2MISFET、和與所述第2MISFET串聯(lián)連接的所述第2溝道型的第3MISFET ;以及 控制電路，其以向所述第IMISFET施加第I基板偏壓電壓、向所述第2MISFET施加第2基板偏壓電壓、且向所述第3MISFET施加第3基板偏壓電壓的方式進(jìn)行控制， 所述控制電路具有: 具有第I反相電路的第I延遲電路，該第I反相電路包含所述第I溝道型的第4MISFET和所述第2溝道型的第5MISFET ； 具有第I電路的第2延遲電路，該第I電路包含所述第I溝道型的第6MISFET、所述第2溝道型的第7MISFET、和與所述第7MISFET串聯(lián)連接的所述第2溝道型的第8MISFET ； 第I電流監(jiān)控電路，其包含所述第I溝道型的第9MISFET和所述第2溝道型的第10MISFET，該第I電流監(jiān)控電路對(duì)在所述第9MISFET中流動(dòng)的第I電流、和在所述第1MISFET中流動(dòng)的第2電流進(jìn)行監(jiān)控；以及 電壓產(chǎn)生電路，其產(chǎn)生所述第I基板偏壓電壓、所述第2基板偏壓電壓和所述第3基板偏壓電壓， 所述控制電路， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第I基板偏壓電壓并施加于所述第9MISFET， 通過(guò)所述第I電流監(jiān)控電路獲取在施加有所述第I基板偏壓電壓的狀態(tài)下在所述第9MISFET中流動(dòng)的所述第I電流， 基于所獲取的所述第I電流來(lái)確定所述第I基板偏壓電壓的第I電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第2基板偏壓電壓并施加于所述第10MISFET， 通過(guò)所述第I電流監(jiān)控電路獲取在施加有所述第2基板偏壓電壓的狀態(tài)下在所述第1MISFET中流動(dòng)的所述第2電流， 基于所獲取的所述第2電流來(lái)確定所述第2基板偏壓電壓的第2電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第I電壓值的所述第I基板偏壓電壓并施加于所述第4MISFET，且使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第2電壓值的所述第2基板偏壓電壓并施加于所述第5MISFET， 獲取將所述第I基板偏壓電壓施加于所述第4MISFET、且將所述第2基板偏壓電壓施加于所述第5MISFET的狀態(tài)下的所述第I延遲電路的第I延遲時(shí)間， 基于所獲取的所述第I延遲時(shí)間來(lái)確定所述第I基板偏壓電壓的第3電壓值和所述第2基板偏壓電壓的第4電壓值， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓并施加于所述第6MISFET，使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓并施加于所述第7MISFET，且使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第3基板偏壓電壓并施加于所述第8MISFET， 基于將所述第I基板偏壓電壓施加于所述第6MISFET、將所述第2基板偏壓電壓施加于所述第7MISFET、且將所述第3基板偏壓電壓施加于所述第8MISFET的狀態(tài)下的所述第2延遲電路的第2延遲時(shí)間，來(lái)確定所述第3基板偏壓電壓的第5電壓值， 以通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓并施加于所述第1MISFET、通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓并施加于所述第2MISFET、且通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第5電壓值的所述第3基板偏壓電壓并施加于所述第3MISFET的方式進(jìn)行控制。
29.如權(quán)利要求28所述的半導(dǎo)體集成電路器件，其特征在于， 所述控制電路， 以使所述第I電流成為所述第I電流的第I目標(biāo)值的方式來(lái)確定所述第I電壓值， 以使所述第2電流成為所述第2電流的第2目標(biāo)值的方式來(lái)確定所述第2電壓值， 一邊改變所述第I目標(biāo)值及所述第2目標(biāo)值，一邊重復(fù)所述第I電壓值的確定、所述第2電壓值的確定及所述第I延遲時(shí)間的獲取，當(dāng)所獲取的所述第I延遲時(shí)間在根據(jù)第I目標(biāo)時(shí)間而設(shè)定的第I設(shè)定范圍內(nèi)時(shí)，將所述第I電壓值確定為所述第3電壓值，且將所述第2電壓值確定為所述第4電壓值。
30.如權(quán)利要求28所述的半導(dǎo)體集成電路器件，其特征在于， 所述控制電路以使所述第2延遲時(shí)間成為第2目標(biāo)時(shí)間的方式來(lái)確定所述第5電壓值。
31.如權(quán)利要求28所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I溝道型為P溝道型， 所述第2溝道型為η溝道型， 所述主電路具有第INAND電路， 所述第INAND電路包含所述第IMISFET、所述第2ΜΙSFET、所述第3MISFET、和與所述第IMISFET并聯(lián)連接的P溝道型的第IIMISFET， 所述第I電路為第2NAND電路， 所述第2NAND電路包含所述第6ΜΙSFET、所述第7ΜΙSFET、所述第8MISFET、和與所述第6MISFET并聯(lián)連接的P溝道型的第12MISFET， 所述控制電路， 將被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓施加于所述第6MISFET及所述第12MISFET，將被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓施加于所述第7MISFET，且將所述第3基板偏壓電壓施加于所述第8MISFET， 基于將所述第I基板偏壓電壓施加于所述第6MISFET及所述第12MISFET、將所述第2基板偏壓電壓施加于所述第7MISFET、且將所述第3基板偏壓電壓施加于所述第8MISFET的狀態(tài)下的所述第2延遲時(shí)間，來(lái)確定所述第5電壓值， 以將被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓施加于所述第1MISFET及所述第IIMISFET、將被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓施加于所述第2MISFET、且將被設(shè)定成所述第5電壓值的所述第3基板偏壓電壓施加于所述第3MISFET的方式進(jìn)行控制。
32.如權(quán)利要求31所述的半導(dǎo)體集成電路器件，其特征在于，具有: 第I基板； P型的第I半導(dǎo)體區(qū)域，其形成在所述第I基板的第I主面?zhèn)?，在所述第I主面內(nèi)沿第I方向延伸； η型的第2半導(dǎo)體區(qū)域，其形成在所述第I基板的所述第I主面?zhèn)?，在所述第I主面內(nèi)沿所述第I方向延伸； P型的第3半導(dǎo)體區(qū)域，其形成在所述第I基板的所述第I主面?zhèn)?，在所述第I主面內(nèi)沿所述第I方向延伸； η型的第4半導(dǎo)體區(qū)域，其形成在所述第I基板的所述第I主面?zhèn)?，在所述第I主面內(nèi)沿所述第I方向延伸； 第I絕緣層，其形成在所述第I半導(dǎo)體區(qū)域上； 第2絕緣層，其形成在所述第2半導(dǎo)體區(qū)域上； 第3絕緣層，其形成在所述第3半導(dǎo)體區(qū)域上； 第4絕緣層，其形成在所述第4半導(dǎo)體區(qū)域上； 第I半導(dǎo)體層，其形成在所述第I絕緣層上； 第2半導(dǎo)體層，其形成在所述第2絕緣層上； 第3半導(dǎo)體層，其形成在所述第3絕緣層上；以及 第4半導(dǎo)體層，其形成在所述第4絕緣層上， 所述第I半導(dǎo)體區(qū)域、所述第2半導(dǎo)體區(qū)域、所述第3半導(dǎo)體區(qū)域及所述第4半導(dǎo)體區(qū)域在所述第I主面內(nèi)沿與所述第I方向交叉的第2方向，按所述第I半導(dǎo)體區(qū)域、所述第2半導(dǎo)體區(qū)域、所述第3半導(dǎo)體區(qū)域及所述第4半導(dǎo)體區(qū)域的順序排列， 所述第6MISFET及所述第12MISFET形成在所述第2半導(dǎo)體層上， 所述第7MISFET形成在所述第3半導(dǎo)體層上， 所述第8MISFET形成在所述第I半導(dǎo)體層上， 所述控制電路， 通過(guò)將被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓施加于所述第2半導(dǎo)體區(qū)域而將其施加于所述第6MISFET及所述第12MISFET， 通過(guò)將被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓施加于所述第3半導(dǎo)體區(qū)域而將其施加于所述第7MISFET， 通過(guò)將所述第3基板偏壓電壓施加于所述第I半導(dǎo)體區(qū)域而將其施加于所述第8MISFET。
33.如權(quán)利要求31所述的半導(dǎo)體集成電路器件，其特征在于， 所述主電路具有第INOR電路， 所述第INOR電路包含η溝道型的第13MISFET、P溝道型的第14MISFET、與所述第14MISFET串聯(lián)連接的P溝道型的第15MISFET、和與所述第13MISFET并聯(lián)連接的η溝道型的第 16MISFET， 所述控制電路以向所述第13MISFET及所述第16MISFET施加所述第2基板偏壓電壓、向所述第14MISFET施加所述第I基板偏壓電壓、且向所述第15MISFET施加第4基板偏壓電壓的方式進(jìn)行控制， 所述控制電路包含第3延遲電路，該第3延遲電路具有第2N0R電路，該第2N0R電路包含η溝道型的第17MISFET、p溝道型的第18MISFET、與所述第18MISFET串聯(lián)連接的p溝道型的第19MISFET、和與所述第17MISFET并聯(lián)連接的η溝道型的第20MISFET， 所述電壓產(chǎn)生電路產(chǎn)生所述第4基板偏壓電壓， 所述控制電路， 使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓并施加于所述第18MISFET，使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓并施加于所述第17MISFET及所述第20MISFET，且使通過(guò)所述電壓產(chǎn)生電路產(chǎn)生所述第4基板偏壓電壓并施加于所述第19MISFET， 基于將所述第I基板偏壓電壓施加于所述第18MISFET、將所述第2基板偏壓電壓施加于所述第17MISFET及所述第20MISFET、且將所述第4基板偏壓電壓施加于所述第19MISFET的狀態(tài)下的所述第3延遲電路的第3延遲時(shí)間，來(lái)確定所述第4基板偏壓電壓的第6電壓值， 以通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓并施加于所述第14MISFET、通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓并施加于所述第13MISFET及所述第16MISFET、且通過(guò)所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第6電壓值的所述第4基板偏壓電壓并施加于所述第15MISFET的方式進(jìn)行控制。
34.如權(quán)利要求28所述的半導(dǎo)體集成電路器件，其特征在于， 所述第I溝道型為η溝道型， 所述第2溝道型為P溝道型， 所述主電路具有第3N0R電路， 所述第3N0R電路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和與所述第IMISFET并聯(lián)連接的η溝道型的第2IMISFET， 所述第I電路為第4N0R電路， 所述第4N0R電路包含所述第6MISFET、所述第7MISFET、所述第8MISFET、和與所述6MISFET并聯(lián)連接的η溝道型的第22MISFET， 所述控制電路， 將被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓施加于所述第6MISFET及所述第22MISFET，將被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓施加于所述第7MISFET，且將所述第3基板偏壓電壓施加于所述第8MISFET， 基于將所述第I基板偏壓電壓施加于所述第6MISFET及所述第22MISFET、將所述第2基板偏壓電壓施加于所述第7MISFET、且將所述第3基板偏壓電壓施加于所述第8MISFET的狀態(tài)下的所述第2延遲時(shí)間，來(lái)確定所述第5電壓值， 以將被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓施加于所述第1MISFET及所述第2IMISFET、將被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓施加于所述第2MISFET、且將被設(shè)定成所述第5電壓值的所述第3基板偏壓電壓施加于所述第3MISFET的方式進(jìn)行控制。
35.如權(quán)利要求34所述的半導(dǎo)體集成電路器件，其特征在于，具有: 第2基板； η型的第5半導(dǎo)體區(qū)域，其形成在所述第2基板的第2主面?zhèn)?，在所述?主面內(nèi)沿第3方向延伸； P型的第6半導(dǎo)體區(qū)域，其形成在所述第2基板的所述第2主面?zhèn)?，在所述?主面內(nèi)沿所述第3方向延伸； η型的第7半導(dǎo)體區(qū)域，其形成在所述第2基板的所述第2主面?zhèn)?，在所述?主面內(nèi)沿所述第3方向延伸； P型的第8半導(dǎo)體區(qū)域，其形成在所述第2基板的所述第2主面?zhèn)?，在所述?主面內(nèi)沿所述第3方向延伸； 第5絕緣層，其形成在所述第5半導(dǎo)體區(qū)域上； 第6絕緣層，其形成在所述第6半導(dǎo)體區(qū)域上； 第7絕緣層，其形成在所述第7半導(dǎo)體區(qū)域上； 第8絕緣層，其形成在所述第8半導(dǎo)體區(qū)域上； 第5半導(dǎo)體層，其形成在所述第5絕緣層上； 第6半導(dǎo)體層，其形成在所述第6絕緣層上； 第7半導(dǎo)體層，其形成在所述第7絕緣層上；以及 第8半導(dǎo)體層，其形成在所述第8絕緣層上， 所述第5半導(dǎo)體區(qū)域、所述第6半導(dǎo)體區(qū)域、所述第7半導(dǎo)體區(qū)域及所述第8半導(dǎo)體區(qū)域在所述第2主面內(nèi)沿與所述第3方向交叉的第4方向，按所述第5半導(dǎo)體區(qū)域、所述第6半導(dǎo)體區(qū)域、所述第7半導(dǎo)體區(qū)域及所述第8半導(dǎo)體區(qū)域的順序排列， 所述第6MISFET及所述第22MISFET形成在所述第6半導(dǎo)體層上， 所述第7MISFET形成在所述第7半導(dǎo)體層上， 所述第8MISFET形成在所述第5半導(dǎo)體層上， 所述控制電路， 通過(guò)將被設(shè)定成所述第3電壓值的所述第I基板偏壓電壓施加于所述第6半導(dǎo)體區(qū)域而將其施加于所述第6MISFET及所述第22MISFET， 通過(guò)將被設(shè)定成所述第4電壓值的所述第2基板偏壓電壓施加于所述第7半導(dǎo)體區(qū)域而將其施加于所述第7MISFET， 通過(guò)將所述第3基板偏壓電壓施加于所述第5半半導(dǎo)體區(qū)域而將其施加于所述第8MISFET。
【文檔編號(hào)】H03L7/099GK104242926SQ201410244636
【公開(kāi)日】2014年12月24日 申請(qǐng)日期:2014年6月4日 優(yōu)先權(quán)日:2013年6月21日
【發(fā)明者】槙山秀樹(shù), 巖松俊明 申請(qǐng)人:瑞薩電子株式會(huì)社