基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器的制造方法
【專利摘要】本發(fā)明提供一種基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，包括：用于根據(jù)參考時鐘信號，產(chǎn)生多組延遲時鐘信號的閉環(huán)反饋系統(tǒng)；與所述閉環(huán)反饋系統(tǒng)相連，用于對所述多組延遲時鐘信號的占空比進(jìn)行調(diào)整，并輸出所述時間交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘信號的邊沿組合電路。本發(fā)明的閉環(huán)反饋系統(tǒng)產(chǎn)生六組占空比為50％的延遲時鐘信號，并通過邊沿組合電路對六組占空比為50％的延遲時鐘信號進(jìn)行組合處理，產(chǎn)生六組占空比為20％的輸入時鐘信號作為六通道時間交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘，解決了傳統(tǒng)輸入時鐘信號不夠精確的問題。
【專利說明】基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及延遲鎖相環(huán)領(lǐng)域，特別涉及一種基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器。
【背景技術(shù)】
[0002] 高速通信系統(tǒng)，如串行連接、超寬帶和正交頻分復(fù)用接收器，要求模數(shù)轉(zhuǎn)換器具有 GHz以上的轉(zhuǎn)換速率。高速、低中精度的模數(shù)轉(zhuǎn)換器廣泛應(yīng)用于這些領(lǐng)域。其中，時間交織 逐次逼近型模數(shù)轉(zhuǎn)換器利用多通道逐次逼近模數(shù)轉(zhuǎn)換器并行工作的方式提高轉(zhuǎn)換速率，由 于子通道模數(shù)轉(zhuǎn)換器采用逐次逼近結(jié)構(gòu)，使得整個系統(tǒng)的功耗和面積很小，而且采樣速度 很高，達(dá)到GHz。但現(xiàn)有時間交織結(jié)構(gòu)的輸入時鐘為分頻器時鐘，該分頻器時鐘不夠精確，對 時間交織結(jié)構(gòu)整體的性能有極大的影響。因此，現(xiàn)有的時間交織逐次逼近型模數(shù)轉(zhuǎn)換器的 性能還有很大的提升空間。
【發(fā)明內(nèi)容】
[0003] 本發(fā)明的目的在于提供一種基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，解決了傳統(tǒng)分頻 器時鐘不夠精確的問題。
[0004] 為了解決上述問題，本發(fā)明實(shí)施例提供一種基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器， 包括：
[0005] 用于根據(jù)參考時鐘信號，產(chǎn)生多組延遲時鐘信號的閉環(huán)反饋系統(tǒng)；
[0006] 與所述閉環(huán)反饋系統(tǒng)相連，用于對所述多組延遲時鐘信號的占空比進(jìn)行調(diào)整，并 輸出所述時間交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘信號的邊沿組合電路。
[0007] 進(jìn)一步的，所述閉環(huán)反饋系統(tǒng)產(chǎn)生六組占空比為50%的延遲時鐘信號，其中，所述 六組延遲時鐘信號的相位等比例增加。
[0008] 進(jìn)一步的，所述邊沿組合電路將所述六組延遲時鐘信號進(jìn)行兩兩組合處理，輸出 六組占空比為20%的輸入時鐘信號，其中，進(jìn)行組合處理的兩組延遲時鐘信號的相位差為 預(yù)設(shè)值。
[0009] 其中，所述閉環(huán)反饋系統(tǒng)包括：鑒相器、與所述鑒相器連接的電荷泵、與所述電荷 泵連接的環(huán)路濾波器、分別與所述環(huán)路濾波器和所述電荷泵連接的壓控延遲線以及與所述 壓控延遲線連接的輸出鎖存電路；
[0010] 其中，所述鑒相器用于檢測所述輸出鎖存電路反饋的第一延遲時鐘信號ckl與第 七延遲時鐘信號ck7的相位差，并輸出一檢測結(jié)果；
[0011] 所述電荷泵用于將所述檢測結(jié)果轉(zhuǎn)換為電流；
[0012] 所述環(huán)路濾波器用于將所述電流轉(zhuǎn)換為控制電壓Vc ;
[0013] 所述壓控延遲線用于根據(jù)所述控制電壓Vc以及所述參考時鐘信號產(chǎn)生七組占空 比為50%的延遲時鐘信號，其中，所述七組延遲時鐘信號包括相位等比例增加的第一延遲 時鐘信號ckl、第二延遲時鐘信號ck2、第三延遲時鐘信號ck3、第四延遲時鐘信號ck4、第五 延遲時鐘信號ck5、第六延遲時鐘信號ck6以及第七延遲時鐘信號ck7 ;
[0014] 所述輸出鎖存電路用于鎖存所述七組延遲時鐘信號，并將第一延遲時鐘信號Ckl、 第二延遲時鐘信號ck2、第三延遲時鐘信號ck3、第四延遲時鐘信號ck4、第五延遲時鐘信號 ck5以及第六延遲時鐘信號ck6輸出給所述邊沿組合電路，同時將所述第一延遲時鐘信號 ckl與第七延遲時鐘信號ck7反饋給所述鑒相器。
[0015] 其中，所述鑒相器包括：
[0016] 第一反相器II、第一上升沿觸發(fā)型D觸發(fā)器FF1、第二上升沿觸發(fā)型D觸發(fā)器FF2、 第三上升沿觸發(fā)型D觸發(fā)器FF3、第一與非門N1、第二與非門N2 ;
[0017] 其中，所述第一反相器II的輸入端接第一輸入信號Start，所述第一反相器II的 輸出端與所述第一上升沿觸發(fā)型D觸發(fā)器FF1的復(fù)位端Rst連接；所述第一上升沿觸發(fā)型 D觸發(fā)器FF1的數(shù)據(jù)輸入端D接電源VDD，所述第一上升沿觸發(fā)型D觸發(fā)器FF1的輸出端Q 輸出第一輸出信號rdy，且與第三上升沿觸發(fā)型D觸發(fā)器FF3的數(shù)據(jù)輸入端D連接，所述第 一上升沿觸發(fā)型D觸發(fā)器FF1的時鐘輸入端elk與第一延遲時鐘信號ckl連接；所述第二 上升沿觸發(fā)型D觸發(fā)器FF2的時鐘輸入端elk與第七延遲時鐘信號ck7連接，所述第二上 升沿觸發(fā)型D觸發(fā)器FF2的數(shù)據(jù)輸入端D與電源VDD連接，所述第二上升沿觸發(fā)型D觸發(fā) 器FF2的輸出端Q輸出第三輸出信號DN ;所述第三上升沿觸發(fā)型D觸發(fā)器FF3的時鐘輸入 端elk接第一延遲時鐘信號ckl，所述第三上升沿觸發(fā)型D觸發(fā)器FF3的輸出端Q輸出第二 輸出信號UP ;所述第一與非門N1的兩個輸入端分別接所述第二輸出信號UP和所述第三輸 出信號DN，所述第一與非門N1的輸出端與所述第二與非門N2的第一輸入端連接；所述第 二與非門N2的第二輸入端接所述第一輸入信號start，所述第二與非門N2的輸出分別與 第三上升沿觸發(fā)型D觸發(fā)器FF3的復(fù)位端Rst和第二上升沿觸發(fā)型D觸發(fā)器FF2的復(fù)位端 Rst連接。
[0018] 其中，所述電荷泵包括：輸入信號調(diào)整電路，所述輸入信號調(diào)整電路包括：第二輸 出信號UP反相調(diào)整電路和第三輸出信號DN延遲調(diào)整電路；
[0019] 其中，所述第二輸出信號UP反相調(diào)整電路包括：
[0020] 第二反相器12、第三反相器13、第四反相器14、第一 M0S管Ml、第二M0S管M2 ;
[0021] 其中，所述第二反相器12的輸入端接所述第二輸出信號UP，所述第二反相器12的 輸出端分別與所述第一 M0S管Ml的漏極和第二M0S管M2的源極連接；所述第一 M0S管Ml 的柵極接電源VDD，所述第一 M0S管Ml的源極與所述第二M0S管M2的漏極連接，第一 M0S 管Ml的漏極和第二M0S管M2的源極連接；第二M0S管M2的柵極接地；所述第三反相器13 的輸入端分別與所述第一 M0S管Ml的源極與所述第二M0S管M2的漏極連接，所述第三反 相器13的輸出端與所述第四反相器14的輸入端連接；所述第四反相器14的輸出信號為所 述第二輸出信號UP的延遲反相信號UPb。
[0022] 所述第三輸出信號DN延遲調(diào)整電路包括：
[0023] 第五反相器15、第六反相器16、第七反相器17、第八反相器18 ;
[0024] 其中，所述第五反相器15的輸入端接所述第三輸出信號DN，所述第五反相器15的 輸出端與所述第六反相器16的輸入端連接；所述第六反相器16的輸出端與所述第七反相 器17的輸入端連接；所述第七反相器17的輸出端與所述第八反相器18的輸入端連接；所 述第八反相器18的輸出端輸出所述第三輸出信號DN的延遲信號DN_delay ;
[0025] 其中，所述電荷泵還包括：電荷泵主體電路，所述電荷泵主體電路包括：電流源產(chǎn) 生電路和電流鏡充放電電路；
[0026] 其中，所述電流源產(chǎn)生電路包括：
[0027] 第三M0S管M3、第四M0S管M4、第五M0S管M5、第六M0S管M6、第七M(jìn)0S管M7、第 八M0S管M8、第一電阻R1 ;
[0028] 其中，所述第三M0S管M3的源極與電源VDD連接，所述第三M0S管M3的柵極分別 與所述第五M0S管M5的柵極以及漏極連接，所述第三M0S管M3的柵極還分別與所述第四 M0S管M4的柵極以及漏極連接，所述第三M0S管M3的漏極分別與所述第六M0S管M6的漏 極以及柵極連接；所述第六M0S管M6的源極接地GND，所述第六M0S管M6的漏極和柵極連 接后與所述第五M0S管M5的源極連接，所述第六M0S管M6的漏極和柵極連接后還與所述 第七M(jìn)0S管M7的柵極連接；所述第四M0S管M4的柵極與漏極連接后與所述第七M(jìn)0S管M7 的漏極連接，所述第四M0S管M4的柵極與漏極連接后還與所述第八M0S管M8的柵極連接， 所述第四M0S管M4的源極接電源VDD ;所述第八M0S管M8的源極接電源VDD，所述第八M0S 管M8的漏極與所述電流鏡充放電電路連接；所述第一電阻R1的一端與所述第七M(jìn)0S管M7 的源極連接，另一端接地GND ;
[0029] 所述電流鏡充放電電路包括：
[0030] 第九M0S管M9、第十M0S管M10、第^-一 ]?03管組1、第十二冊3管組2、第十三冊3 管M13、第十四M0S管M14、第十五M0S管M15、第十六M0S管M16、第十七M(jìn)0S管M17、第一開 關(guān)管M18、第十九M0S管M19、第二十M0S管M20、第二開關(guān)管M21、第二十二M0S管M22、第 二十三M0S管M23、第二十四M0S管M24 ;
[0031] 其中，所述第九M0S管M9的源極接地GND，所述第九M0S管M9的柵極與漏極連接 后分別與所述第八M0S管M8的漏極、所述第十M0S管M10的柵極以及所述第十三M0S管 M13的柵極連接；所述第十M0S管M10的源極接地GND，所述第十M0S管M10的漏極分別與 所述第十一 M0S管Mil的漏極和柵極連接；所述第十一 M0S管Mil的源極接電源VDD，所述 第十一 M0S管Mil的漏極和柵極連接后與所述第十二M0S管M12的柵極連接；所述第十二 M0S管M12的源極接電源VDD，所述第十二M0S管M12漏極分別與所述第十六M0S管M16的 漏極以及柵極連接；所述第十六M0S管M16的漏極與柵極連接后分別與所述第二十三M0S 管M23的漏極以及所述第二十M0S管M20的柵極連接，所述第十六M0S管M16的源極與所述 第十七M(jìn)0S管M17的漏極連接；所述第十七M(jìn)0S管M17的柵極接電源VDD，所述第十七M(jìn)0S 管M17的源極接地GND ;所述第二十三M0S管M23的源極接電源VDD，所述第二十三M0S管 M23的柵極與所述第二十M0S管M20的漏極連接，所述第二十三M0S管M23的柵極還分別與 所述第二十二M0S管M22的柵極、第二十四M0S管M24的漏極以及第十九M0S管M19的漏 極連接；所述第二十四M0S管M24的漏極接控制電壓Vc，所述第二十四M0S管M24的柵極接 第一輸出信號rdy，所述第二十四M0S管M24的源極接電源VDD ;所述第十九M0S管M19的 源極與所述第一開關(guān)管M18的漏極連接，所述第十九M0S管M19的柵極與所述第二十二M0S 管M22的漏極連接，所述第十九M0S管M19的柵極還分別與所述第十五M0S管M15的柵極 以及漏極連接；所述第十五M0S管M15的柵極以及漏極連接后與所述第十三M0S管M13的 漏極連接，所述第十五M0S管M15的源極與所述第十四M0S管M14的漏極連接；所述第十三 M0S管M13的源極接地GND ;所述第十四M0S管M14的源極接電源VDD，所述第十四M0S管 M14的柵極接地GND ;所述第一開關(guān)管M18的源極接電源VDD，所述第一開關(guān)管M18的柵極 接所述第二輸出信號UP的延遲反相信號UPb ;所述第二十MOS管M20的源極與所述第二開 關(guān)管M21的漏極連接；所述第二開關(guān)管M21的源極接地GND，所述第二開關(guān)管M21的柵極接 所述第三輸出信號DN的延遲信號DN_delay ;所述第二十二M0S管M22的源極接地GND。
[0032] 其中，所述環(huán)路濾波器具體為電容Q，所述電容Q的一端分別與所述電荷泵和所 述壓控延遲線連接，并輸出控制電壓Vc，所述電容Q的另一端接地GND。
[0033] 其中，所述壓控延遲線包括具有相同結(jié)構(gòu)的第一級差分壓控延遲單元、第二級差 分壓控延遲單元、第三級差分壓控延遲單元、第四級差分壓控延遲單元以及第五級差分壓 控延遲單元，其中，
[0034] 所述第一級差分壓控延遲單元的第一輸入端與第一參考時鐘信號CLK_P連接，所 述第一級差分壓控延遲單元的第二輸入端與第二參考時鐘信號CLK_N連接，所述第一級差 分壓控延遲單元的第一輸出端與所述第二級差分壓控延遲單元的第一輸入端連接，所述 第一級差分壓控延遲單元的第二輸出端與所述第二級差分壓控延遲單元的第二輸入端連 接；
[0035] 所述第二級差分壓控延遲單元的第一輸出端與所述第三級差分壓控延遲單元的 第一輸入端連接，所述第二級差分壓控延遲單元的第二輸出端與所述第三級差分壓控延遲 單元的第二輸入端連接；
[0036] 所述第三級差分壓控延遲單元的第一輸出端與所述第四級差分壓控延遲單元的 第一輸入端連接，所述第三級差分壓控延遲單元的第二輸出端與所述第四級差分壓控延遲 單元的第二輸入端連接；
[0037] 所述第四級差分壓控延遲單元的第一輸出端與所述第五級差分壓控延遲單元的 第一輸入端連接，所述第四級差分壓控延遲單元的第二輸出端與所述第五級差分壓控延遲 單元的第二輸入端連接；
[0038] 其中，每級所述差分壓控延遲單元包括：
[0039] 電壓控制尾電流源M25、第一輸入M0S管M26、第二輸入M0S管M27、第一負(fù)載M0S 管M28、第二負(fù)載M0S管M29、第三負(fù)載M0S管M30、第四負(fù)載M0S管M31、第九反相器19、第 十反相器110;
[0040] 其中，所述電壓控制尾電流源M25的源極接地GND，所述電壓控制尾電流源M25的 柵極接控制電壓Vc，所述電壓控制尾電流源M25的漏極分別與所述第一輸入M0S管M26的 源極以及所述第二輸入M0S管M27的源極連接；所述第一輸入M0S管M26的的柵極為所述差 分壓控延遲單元的第一輸出端0UT1，所述第一輸入M0S管M26的漏極與所述第九反相器19 的輸入端連接；所述第九反相器19的輸出端為所述差分壓控延遲單元的第一輸入端Vinl， 所述分別與所述第一負(fù)載M0S管M28的漏極以及所述第三負(fù)載M0S管M30的柵極、漏極連 接，所述第九反相器19的輸出端還與所述第二負(fù)載M0S管M29的柵極連接；所述第三負(fù)載 M0S管M30的源極接電源VDD ;所述第一負(fù)載M0S管M28的源極接電源VDD，所述第一負(fù)載 M0S管M28的柵極分別與第二負(fù)載M0S管M29的漏極以及第四負(fù)載M0S管M31的漏極、柵極 連接，所述第一負(fù)載M0S管M28的柵極還分別與所述第十反相器110的輸入端和所述第二 輸入M0S管M27的漏極連接；第二負(fù)載M0S管M29的源極接電源VDD ;所述第四負(fù)載M0S管 M31的源極接電源VDD;所述第十反相器110的輸出端為所述差分壓控延遲單元的第二輸入 端Vin2 ;所述第二輸入M0S管M27的柵極為所述差分壓控延遲單元的第二輸出端0UT2。
[0041 ] 其中，所述輸出鎖存電路包括具有相同結(jié)構(gòu)的第一輸出鎖存器、第二輸出鎖存器、 第三輸出鎖存器以及第四輸出鎖存器；所述第一輸出鎖存器的第一輸入端與所述第一級差 分壓控延遲單兀的第一輸出端相連，所述第一輸出鎖存器的第二輸入端與所述第一級差分 壓控延遲單兀的第二輸出端相連，所述第一輸出鎖存器的第一輸出端輸出所述第一延遲時 鐘信號ckl，所述第一輸出鎖存器的第二輸出端輸出所述第一延遲時鐘信號ck4 ;
[0042] 所述第二輸出鎖存器的第一輸入端與所述第二級差分壓控延遲單元的第一輸出 端相連，所述第二輸出鎖存器的第二輸入端與所述第二級差分壓控延遲單元的第二輸出端 相連，所述第二輸出鎖存器的第一輸出端輸出所述第二延遲時鐘信號ck2,所述第二輸出鎖 存器的第二輸出端輸出所述第五延遲時鐘信號ck5 ;
[0043] 所述第三輸出鎖存器的第一輸入端與所述第三級差分壓控延遲單元的第一輸出 端相連，所述第三輸出鎖存器的第二輸入端與所述第三級差分壓控延遲單元的第二輸出端 相連，所述第三輸出鎖存器的第一輸出端輸出所述第三延遲時鐘信號ck3,所述第三輸出鎖 存器的第二輸出端輸出所述第六延遲時鐘信號ck6 ;
[0044] 所述第四輸出鎖存器的第一輸入端與所述第四級差分壓控延遲單元的第一輸出 端相連，所述第四輸出鎖存器的第二輸入端與所述第四級差分壓控延遲單元的第二輸出端 相連，所述第四輸出鎖存器的第一輸出端輸出所述第七延遲時鐘信號ck7 ;
[0045] 其中每個所述輸出鎖存器包括：
[0046] 第十一反相器111、第十二反相器112、第十三反相器113、第十四反相器114、第 十五反相器115和第十六反相器116 ;
[0047] 其中，所述第十一反相器111的輸入端為所述輸出鎖存器的第一輸入端IN1，所述 第十一反相器111的輸出端接所述第十二反相器112的輸入端；第十二反相器112的輸出 端分別與所述第十五反相器115的輸出端以及所述第十六反相器116的輸入端連接，且第 十二反相器112的輸出端作為所述輸出鎖存器的第一輸出端0UT3 ;所述第十五反相器115 的輸入端分別與所述第十四反相器114的輸出端以及所述第十六反相器116的輸出端連 接，且所述第十四反相器114的輸出端作為所述輸出鎖存器第二輸出端0UT4 ;所述第十四 反相器114的輸入端與所述第十三反相器113的輸出端連接；所述第十三反相器113的輸 入端作為所述輸出鎖存器的第二輸入端IN2。
[0048] 其中，所述邊沿組合電路包括具有相同結(jié)構(gòu)的六個占空比調(diào)整電路；
[0049] 其中，所述六個占空比調(diào)整電路中的第一調(diào)整電路的第一輸入端接所述第一延遲 時鐘信號ckl，所述第一調(diào)整電路的第二輸入端接所述第五延遲時鐘信號ck5,所述第一調(diào) 整電路的輸出端輸出第一輸入時鐘信號A1 ;
[0050] 所述六個占空比調(diào)整電路中的第二調(diào)整電路的第一輸入端接所述第二延遲時鐘 信號ck2,所述第二調(diào)整電路的第二輸入端接所述第六延遲時鐘信號ck6,所述第二調(diào)整電 路的輸出端輸出第二輸入時鐘信號A2 ;
[0051] 所述六個占空比調(diào)整電路中的第三調(diào)整電路的第一輸入端接所述第三延遲時鐘 信號ck3,所述第三調(diào)整電路的第二輸入端接所述第一延遲時鐘信號ckl，所述第三調(diào)整電 路的輸出端輸出第三輸入時鐘信號A3 ;
[0052] 所述六個占空比調(diào)整電路中的第四調(diào)整電路的第一輸入端接所述第四延遲時鐘 信號ck4,所述第三調(diào)整電路的第二輸入端接所述第二延遲時鐘信號ck2,所述第四調(diào)整電 路的輸出端輸出第四輸入時鐘信號A4 ;
[0053] 所述六個占空比調(diào)整電路中的第五調(diào)整電路的第一輸入端接所述第五延遲時鐘 信號ck5,所述第三調(diào)整電路的第二輸入端接所述第三延遲時鐘信號ck3,所述第五調(diào)整電 路的輸出端輸出第五輸入時鐘信號A5 ;
[0054] 所述六個占空比調(diào)整電路中的第六調(diào)整電路的第一輸入端接所述第五延遲時鐘 信號ck6,所述第三調(diào)整電路的第二輸入端接所述第三延遲時鐘信號ck4,所述第六調(diào)整電 路的輸出端輸出第六輸入時鐘信號A6 ;
[0055] 其中，每個所述占空比調(diào)整電路包括：
[0056] 第十七反相器117、第十八反相器118、第十九反相器119、第二十反相器120、第 二i^一反相器121、第二十二反相器122、第二十三反相器123、第三十二M0S管M32、第 三十三M0S管M33、第三十四M0S管M34、第三十五M0S管M35 ;
[0057] 其中，所述第十七反相器117的輸入端以及第三十三M0S管M33的柵極為所述占 空比調(diào)整電路的第一輸入端fall ;所述第十七反相器117的輸出端與所述第十八反相器 118的輸入端連接，所述第十八反相器118的輸出端與所述第十九反相器119的輸入端連 接；所述第十九反相器119的輸出端與所述第三十二M0S管M32的柵極連接；所述第三十二 M0S管M32的源極接電源VDD，所述第三十二M0S管M32的漏極與所述第三十三M0S管M33 源極連接；所述第三十三M0S管M33的漏極分別與所述第二十三反相器123的輸入端以及 所述第三十四M0S管M34的漏極連接；所述第二十三反相器123的輸出端為所述占空比調(diào) 整電路的輸出端OUT ;所述第二十反相器120的輸入端以及所述第三十五M0S管M35的柵 極為所述占空比調(diào)整電路的第二輸入端rise ;所述第二十反相器120的輸出端與所述第 二十一反相器121的輸入端連接；所述第二十一反相器121的輸出端與所述第二十二反相 器122的輸入端連接；所述第二十二反相器122的輸出端與所述第三十四M0S管M34的柵 極連接；所述第三十四M0S管M34的源極與所述第三十五M0S管M35的漏極連接，所述第 三十五M0S管M35的源極接地GND。
[0058] 本發(fā)明的上述技術(shù)方案至少具有如下有益效果：
[0059] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，帶起始控制的鑒相器和壓控 延遲線構(gòu)成一個閉環(huán)的反饋系統(tǒng)，可產(chǎn)生六組占空比50%，相位等比例增加的延遲時鐘信 號，再經(jīng)邊沿組合電路對六組延遲時鐘信號進(jìn)行重組，即可產(chǎn)生六組占空比為20%，相位 等比例增加的輸入時鐘信號，并將該六組輸入時鐘信號作為六通道時鐘交織逐次逼近型模 數(shù)轉(zhuǎn)換器的時鐘信號，使得六通道時鐘交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘信號更加精 確，進(jìn)一步提高了六通道時鐘交織逐次逼近型模數(shù)轉(zhuǎn)換器的整體性能。
【專利附圖】
【附圖說明】
[0060] 圖1為本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器的結(jié)構(gòu)框圖；
[0061] 圖2為本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器的具體電路圖；
[0062] 圖3為本發(fā)明實(shí)施例的鑒相器的具體電路圖；
[0063] 圖4為本發(fā)明實(shí)施例的鑒相器的時序示意圖；
[0064] 圖5為本發(fā)明實(shí)施例的第二輸出信號UP反相調(diào)整電路圖；
[0065] 圖6為本發(fā)明實(shí)施例的第三輸出信號DN的延遲調(diào)整電路圖；
[0066] 圖7為本發(fā)明實(shí)施例中電荷泵的主體電路圖；
[0067] 圖8為本發(fā)明實(shí)施例的壓控延遲單元的具體電路圖；
[0068] 圖9為本發(fā)明實(shí)施例的輸出鎖存電路的具體電路圖；
[0069] 圖10為本發(fā)明實(shí)施例的占空比調(diào)整電路的具體電路圖；
[0070] 圖11為本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器的輸出時鐘的時序示 意圖。
[0071] 附圖標(biāo)記說明：
[0072] 1-閉環(huán)反饋系統(tǒng)，10 -鑒相器，11-電荷泵，12-環(huán)路濾波器，13-壓控延遲線， 131-第一級差分壓控延遲單元，132-第二級差分壓控延遲單元，133-第三級差分壓控延遲 單元，134-第四級差分壓控延遲單元，135-第五級差分壓控延遲單元，14-輸出鎖存電路， 141-第一輸出鎖存器，142-第二輸出鎖存器，143-第三輸出鎖存器，144-第四輸出鎖存器， 2-邊沿組合電路。
【具體實(shí)施方式】
[0073] 為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具 體實(shí)施例進(jìn)行詳細(xì)描述。
[0074] 本發(fā)明針對現(xiàn)有技術(shù)中六通道時間交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘不夠 精確的問題，提供一種基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，如圖1所示，基于模擬延遲鎖相 環(huán)的時鐘產(chǎn)生器包括：用于根據(jù)參考時鐘信號，產(chǎn)生多組延遲時鐘信號的閉環(huán)反饋系統(tǒng)1， 其中，所述參考時鐘信號包括：第一參考時鐘信號CLK_P和第二參考時鐘信號CLK_N ;
[0075] 與所述閉環(huán)反饋系統(tǒng)1相連，用于對所述多組延遲時鐘信號的占空比進(jìn)行調(diào)整， 并輸出所述時間交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘信號的邊沿組合電路2。
[0076] 本發(fā)明的上述實(shí)施例中，閉環(huán)反饋系統(tǒng)1具體產(chǎn)生六組占空比為50 %的延遲時鐘 信號，其中，所述六組延遲時鐘信號的相位等比例增加；所述邊沿組合電路2將所述六組延 遲時鐘信號進(jìn)行兩兩組合處理，輸出六組占空比為20%的輸入時鐘信號，并將其作為六通 道時鐘交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘信號，使得六通道時鐘交織逐次逼近型模數(shù) 轉(zhuǎn)換器的輸入時鐘信號更加精確，從而進(jìn)一步提高了六通道時鐘交織逐次逼近型模數(shù)轉(zhuǎn)換 器的整體性能。
[0077] 本發(fā)明的上述實(shí)施例中，如圖1所示，所述閉環(huán)反饋系統(tǒng)1包括：鑒相器10、與所 述鑒相器10連接的電荷泵11、與所述電荷泵11連接的環(huán)路濾波器12、分別與所述環(huán)路濾 波器12和所述電荷泵11連接的壓控延遲線13以及與所述壓控延遲線13連接的輸出鎖存 電路14 ;
[0078] 其中，所述鑒相器10用于檢測所述輸出鎖存電路14反饋的第一延遲時鐘信號ckl 與第七延遲時鐘信號ck7的相位差，并輸出一檢測結(jié)果；
[0079] 所述電荷泵11用于將所述檢測結(jié)果轉(zhuǎn)換為電流；
[0080] 所述環(huán)路濾波器12用于將所述電流轉(zhuǎn)換為控制電壓Vc ;
[0081] 進(jìn)一步地，如圖2所示，所述環(huán)路濾波器具體為電容Cy所述電容Q的一端分別與 所述電荷泵和所述壓控延遲線連接，并輸出控制電壓Vc，所述電容Q的另一端接地GND。
[0082] 所述壓控延遲線13用于根據(jù)所述控制電壓Vc以及所述參考時鐘信號產(chǎn)生七組占 空比為50%的延遲時鐘信號，其中，所述七組延遲時鐘信號包括相位等比例增加的第一延 遲時鐘信號ckl、第二延遲時鐘信號ck2、第三延遲時鐘信號ck3、第四延遲時鐘信號ck4、第 五延遲時鐘信號ck5、第六延遲時鐘信號ck6以及第七延遲時鐘信號ck7 ;
[0083] 本發(fā)明實(shí)施例的壓控延遲線13,根據(jù)控制電壓Vc值的不同，產(chǎn)生比參考時鐘信號 延遲不同時間的多個延遲時鐘信號。其中，參考時鐘信號周期為T且占空比為50%，壓控 延遲線輸出七組占空比為50%、相位等比例增加的延遲時鐘信號，當(dāng)最后一組延遲時鐘信 號的延時比第一組延遲時鐘信號晚一個時鐘周期T時，環(huán)路鎖定，此時，控制電壓Vc保持不 變。
[0084] 所述輸出鎖存電路14用于鎖存所述七組延遲時鐘信號，并將第一延遲時鐘信號 ckl、第二延遲時鐘信號ck2、第三延遲時鐘信號ck3、第四延遲時鐘信號ck4、第五延遲時鐘 信號ck5以及第六延遲時鐘信號ck6輸出給所述邊沿組合電路，同時將所述第一延遲時鐘 信號ckl與第七延遲時鐘信號ck7反饋給所述鑒相器10。
[0085] 在本發(fā)明的具體實(shí)施例中，輸出鎖存電路14通過將壓控延遲線的輸出信號鎖存 輸出，可以提高各輸出時鐘的翻轉(zhuǎn)速度并使原本反相性能不佳的兩相時鐘成為嚴(yán)格反相的 兩相時鐘。
[0086] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，如圖3所示，所述鑒相器10 包括：
[0087] 第一反相器11、第一上升沿觸發(fā)型D觸發(fā)器FF1、第二上升沿觸發(fā)型D觸發(fā)器FF2、 第三上升沿觸發(fā)型D觸發(fā)器FF3、第一與非門N1、第二與非門N2 ;
[0088] 其中，所述第一反相器II的輸入端接第一輸入信號start，所述第一反相器II的 輸出端與所述第一上升沿觸發(fā)型D觸發(fā)器FF1的復(fù)位端Rst連接；所述第一上升沿觸發(fā)型 D觸發(fā)器FF1的數(shù)據(jù)輸入端D接電源VDD，所述第一上升沿觸發(fā)型D觸發(fā)器FF1的輸出端Q 輸出第一輸出信號rdy，且與第三上升沿觸發(fā)型D觸發(fā)器FF3的數(shù)據(jù)輸入端D連接，所述第 一上升沿觸發(fā)型D觸發(fā)器FF1的時鐘輸入端elk與第一延遲時鐘信號ckl連接；所述第二 上升沿觸發(fā)型D觸發(fā)器FF2的時鐘輸入端elk與第七延遲時鐘信號ck7連接，所述第二上 升沿觸發(fā)型D觸發(fā)器FF2的數(shù)據(jù)輸入端D與電源VDD連接，所述第二上升沿觸發(fā)型D觸發(fā) 器FF2的輸出端Q輸出第三輸出信號DN ;所述第三上升沿觸發(fā)型D觸發(fā)器FF3的時鐘輸入 端elk接第一延遲時鐘信號ckl，所述第三上升沿觸發(fā)型D觸發(fā)器FF3的輸出端Q輸出第二 輸出信號UP ;所述第一與非門N1的兩個輸入端分別接所述第二輸出信號UP和所述第三輸 出信號DN，所述第一與非門N1的輸出端與所述第二與非門N2的第一輸入端連接；所述第 二與非門N2的第二輸入端接所述第一輸入信號start，所述第二與非門N2的輸出分別與 第三上升沿觸發(fā)型D觸發(fā)器FF3的復(fù)位端Rst和第二上升沿觸發(fā)型D觸發(fā)器FF2的復(fù)位端 Rst連接。
[0089] 本發(fā)明的具體實(shí)施例中，如圖2和圖3以及圖4所示，帶起始控制的鑒相器10工 作過程如下：系統(tǒng)上電時第一輸入信號start信號為"0"，鑒相器10的第一輸出信號rdy、 第二輸出信號UP以及第三輸出信號DN均為"0"，其中，第一輸出信號rdy為電荷泵的復(fù)位 信號。此時，電荷泵11輸出的控制電壓Vc為高電平VDD，且壓控延遲單元初始化，其延時值 為最小。隨后第一輸入信號start信號變?yōu)? 1"，第一輸出信號rdy信號在第一上升沿觸發(fā) 型D觸發(fā)器FF1的作用下隨著第一延遲時鐘信號ckl的第一個上升沿的到來變?yōu)? 1"，第二 輸出信號UP和第三輸出信號DN仍為"0"。之后第七延遲時鐘信號ck7的上升沿到來，由 于第二上升沿觸發(fā)型D觸發(fā)器FF2的數(shù)據(jù)輸入端D接在高電平VDD上，因此，第三輸出信號 DN變?yōu)?1"，此時第二輸出信號U仍為"0"。之后第一延遲時鐘信號ckl的第二個上升沿到 來，第二輸出信號UP被置為" 1"，此時第三輸出信號DN仍為" 1"，在第一與非門N1、第二與 非門N2的共同作用下，第二上升沿觸發(fā)型D觸發(fā)器FF2、第三上升沿觸發(fā)型D觸發(fā)器FF3被 復(fù)位，因此，第二輸出信號UP和第三輸出信號DN同時變?yōu)?0"。此時，一個鑒相周期結(jié)束， 在第三輸出信號DN信號的作用下，控制電壓Vc不斷降低以增加壓控延時單元的延時量，并 逐漸消除輸出的延遲時鐘信號與參考時鐘間的相位誤差，直到最后一組延遲時鐘信號比參 考時鐘延遲一個時鐘周期，延遲鎖相環(huán)DLL實(shí)現(xiàn)鎖定。
[0090] 帶起始控制的鑒相器的時序圖如圖4所示，由于所述帶起始控制的鑒相器可在系 統(tǒng)上電后令第二輸出信號UP和第三輸出信號DN均為"0"，此時，可使后級的壓控延遲線初 始化，即延遲值最小。隨后令第三輸出信號DN為" 1"而第二輸出信號UP為"0"，后級壓控 延遲線增大延遲值，并不斷減小第一延遲時鐘信號ckl和第七延遲時鐘信號ck7的相位差， 直至環(huán)路鎖定，第七延遲時鐘信號ck7比第一延遲時鐘信號ckl延遲一個時鐘周期。因此， 帶起始控制的鑒相器可避免環(huán)路的誤鎖定。
[0091] 本發(fā)明實(shí)施例基于帶起始控制的鑒相器，延遲鎖相環(huán)可有效避免諧波鎖定，且本 延遲鎖相環(huán)可在較短的時間內(nèi)達(dá)到鎖定狀態(tài)。
[0092] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，如圖5和圖6所示，所述電荷 泵11包括：輸入信號調(diào)整電路，所述輸入信號調(diào)整電路包括：第二輸出信號UP反相調(diào)整電 路和第三輸出信號DN延遲調(diào)整電路；
[0093] 其中，如圖5所示，所述第二輸出信號UP反相調(diào)整電路包括：
[0094] 第二反相器12、第三反相器13、第四反相器14、第一 M0S管Ml、第二M0S管M2 ;
[0095] 其中，所述第二反相器12的輸入端接所述第二輸出信號UP，所述第二反相器12的 輸出端分別與所述第一 M0S管Ml的漏極和第二M0S管M2的源極連接；所述第一 M0S管Ml 的柵極接電源VDD，所述第一 M0S管Ml的源極與所述第二M0S管M2的漏極連接，第一 M0S 管Ml的漏極和第二M0S管M2的源極連接；第二M0S管M2的柵極接地；所述第三反相器13 的輸入端分別與所述第一 M0S管Ml的源極與所述第二M0S管M2的漏極連接，所述第三反 相器13的輸出端與所述第四反相器14的輸入端連接；所述第四反相器14的輸出信號為所 述第二輸出信號UP的延遲反相信號UPb。
[0096] 本發(fā)明的具體實(shí)施例中，由于連接第一開關(guān)管M18柵極的信號是經(jīng)鑒相器的第二 輸出信號UP反相而來，因此會使該信號打開開關(guān)管M18的時間和第三輸出信號DN信號打 開第二開關(guān)管M21的時間不同步，即控制開關(guān)管的輸入時鐘會發(fā)生偏移，造成充放電電流 的不同步。通過本發(fā)明實(shí)施例中的輸入信號調(diào)整電路，使得電荷泵輸入信號到達(dá)各自開關(guān) 管的時間相同，避免了充放電電流的不同步。
[0097] 如圖6所示，所述第三輸出信號DN延遲調(diào)整電路包括：
[0098] 第五反相器15、第六反相器16、第七反相器17、第八反相器18 ;
[0099] 其中，所述第五反相器15的輸入端接所述第三輸出信號DN，所述第五反相器15的 輸出端與所述第六反相器16的輸入端連接；所述第六反相器16的輸出端與所述第七反相 器17的輸入端連接；所述第七反相器17的輸出端與所述第八反相器18的輸入端連接；所 述第八反相器18的輸出端輸出所述第三輸出信號DN的延遲信號DN_delay ;
[0100] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，如圖7所示，所述電荷泵11 還包括：電荷泵主體電路，所述電荷泵主體電路包括：電流源產(chǎn)生電路和電流鏡充放電電 路；
[0101] 其中，所述電流源產(chǎn)生電路包括：
[0102] 第三M0S管M3、第四M0S管M4、第五M0S管M5、第六M0S管M6、第七M(jìn)0S管M7、第 八M0S管M8、第一電阻R1 ;
[0103] 其中，所述第三M0S管M3的源極與電源VDD連接，所述第三M0S管M3的柵極分別 與所述第五M0S管M5的柵極以及漏極連接，所述第三M0S管M3的柵極還分別與所述第四 M0S管M4的柵極以及漏極連接，所述第三M0S管M3的漏極分別與所述第六M0S管M6的漏 極以及柵極連接；所述第六M0S管M6的源極接地GND，所述第六M0S管M6的漏極和柵極連 接后與所述第五M0S管M5的源極連接，所述第六M0S管M6的漏極和柵極連接后還與所述 第七M(jìn)0S管M7的柵極連接；所述第四M0S管M4的柵極與漏極連接后與所述第七M(jìn)0S管M7 的漏極連接，所述第四M0S管M4的柵極與漏極連接后還與所述第八M0S管M8的柵極連接， 所述第四M0S管M4的源極接電源VDD ;所述第八M0S管M8的源極接電源VDD，所述第八M0S 管M8的漏極與所述電流鏡充放電電路連接；所述第一電阻R1的一端與所述第七M(jìn)0S管M7 的源極連接，另一端接地GND ;
[0104] 所述電流鏡充放電電路包括：
[0105] 第九M0S管M9、第十M0S管M10、第^-一 ]?03管組1、第十二冊3管組2、第十三冊3 管M13、第十四M0S管M14、第十五M0S管M15、第十六M0S管M16、第十七M(jìn)0S管M17、第一開 關(guān)管M18、第十九M0S管M19、第二十M0S管M20、第二開關(guān)管M21、第二十二M0S管M22、第 二十三M0S管M23、第二十四M0S管M24 ;
[0106] 其中，所述第九M0S管M9的源極接地GND，所述第九M0S管M9的柵極與漏極連接 后分別與所述第八M0S管M8的漏極、所述第十M0S管M10的柵極以及所述第十三M0S管 M13的柵極連接；所述第十M0S管M10的源極接地GND，所述第十M0S管M10的漏極分別與 所述第十一 M0S管Mil的漏極和柵極連接；所述第十一 M0S管Mil的源極接電源VDD，所述 第十一 M0S管Mil的漏極和柵極連接后與所述第十二M0S管M12的柵極連接；所述第十二 M0S管M12的源極接電源VDD，所述第十二M0S管M12漏極分別與所述第十六M0S管M16的 漏極以及柵極連接；所述第十六M0S管M16的漏極與柵極連接后分別與所述第二十三M0S 管M23的漏極以及所述第二十M0S管M20的柵極連接，所述第十六M0S管M16的源極與所述 第十七M(jìn)0S管M17的漏極連接；所述第十七M(jìn)0S管M17的柵極接電源VDD，所述第十七M(jìn)0S 管M17的源極接地GND ;所述第二十三M0S管M23的源極接電源VDD，所述第二十三M0S管 M23的柵極與所述第二十M0S管M20的漏極連接，所述第二十三M0S管M23的柵極還分別與 所述第二十二M0S管M22的柵極、第二十四M0S管M24的漏極以及第十九M0S管M19的漏 極連接；所述第二十四M0S管M24的漏極作為輸出端V，所述第二十四M0S管M24的柵極接 第一輸出信號rdy，所述第二十四M0S管M24的源極接電源VDD ;所述第十九M0S管M19的 源極與所述第一開關(guān)管M18的漏極連接，所述第十九M0S管M19的柵極與所述第二十二M0S 管M22的漏極連接，所述第十九M0S管M19的柵極還分別與所述第十五M0S管M15的柵極 以及漏極連接；所述第十五M0S管M15的柵極以及漏極連接后與所述第十三M0S管M13的 漏極連接，所述第十五MOS管M15的源極與所述第十四MOS管M14的漏極連接；所述第十三 M0S管M13的源極接地GND ;所述第十四M0S管M14的源極接電源VDD，所述第十四M0S管 M14的柵極接地GND ;所述第一開關(guān)管M18的源極接電源VDD，所述第一開關(guān)管M18的柵極 接所述第二輸出信號UP的延遲反相信號UPb ;所述第二十M0S管M20的源極與所述第二開 關(guān)管M21的漏極連接；所述第二開關(guān)管M21的源極接地GND，所述第二開關(guān)管M21的柵極接 所述第三輸出信號DN的延遲信號DN_delay ;所述第二十二M0S管M22的源極接地GND。
[0107] 本發(fā)明的具體實(shí)施例中，電荷泵工作過程如下：電流源產(chǎn)生電路中的第三M0S管 M3和第四M0S管M4具有相同的尺寸，通過電流的"自舉"功能，第四M0S管M4的漏極與第 三M0S管M3的漏極產(chǎn)生大小相同的電流。第五M0S管M5在電路上電時提供一條從電源 VDD經(jīng)第四M0S管M4、第六M0S管M6到地GND的電流通路，因此，第四M0S管M4和第六M0S 管M6,第三M0S管M3和第七M(jìn)0S管M7都保持不關(guān)斷。電路啟動后第五M0S管M5將被關(guān) 斷。該電流源產(chǎn)生電路產(chǎn)生一個與電源電壓無關(guān)的基準(zhǔn)電流Iref，并通過第四M0S管M4、 第八M0S管M8構(gòu)成的電流鏡流入后級電路。第九M0S管M9和第十M0S管M10、第i^一 M0S 管Mil和第十二M0S管M12分別構(gòu)成電流鏡，鏡像基準(zhǔn)電流Iref分別通過另兩組電流鏡 第十五M0S管M15和第十九M0S管M19、第十六M0S管M16和第二十M0S管M20流至輸出 端V。當(dāng)?shù)诙敵鲂盘朥P的延遲反相信號UPb為"0"而第三輸出信號DN的延遲信號DN_ delay為"0"時，控制電壓Vc被充電從而增大；當(dāng)?shù)诙敵鲂盘朥P的延遲反相信號UPb為 " 1"而第三輸出信號DN的延遲信號DN_delay為" 1"時，Vc被放電從而減小。當(dāng)?shù)诙敵?信號UP的延遲反相信號UPb為"0"而第三輸出信號DN的延遲信號DN_delay為"1"時，控 制電壓Vc被同時充放電，設(shè)計(jì)時應(yīng)使充放電電流大小相等，使得控制電壓Vc保持不變。當(dāng) 第二輸出信號UP的延遲反相信號UPb為"1"而第三輸出信號DN的延遲信號DN_delay為 "0"時，控制電壓Vc既不被充電，也不被放電，控制電壓Vc保持不變。此外，第二十二M0S 管M22和第二十三M0S管M23的作用是減小充放電電流大小的差別，從而可以減小鎖相環(huán) 的抖動。第二十四M0S管M24的作用是當(dāng)?shù)谝惠敵鲂盘杛dy信號為"0"時，將輸出的控制 電壓Vc變?yōu)殡娫碫DD，然后第一輸出信號rdy變?yōu)? 1"，第二十四M0S管M24被關(guān)斷。
[0108] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，如圖1所示，所述壓控延遲 線13包括具有相同結(jié)構(gòu)的第一級差分壓控延遲單元131、第二級差分壓控延遲單元132、第 三級差分壓控延遲單元133、第四級差分壓控延遲單元134以及第五級差分壓控延遲單元 135,其中，
[0109] 所述第一級差分壓控延遲單元131的第一輸入端與第一參考時鐘信號CLK_P連 接，所述第一級差分壓控延遲單元131的第二輸入端與第二參考時鐘信號CLK_N連接，所述 第一級差分壓控延遲單元131的第一輸出端與所述第二級差分壓控延遲單元的第一輸入 端連接，所述第一級差分壓控延遲單元131的第二輸出端與所述第二級差分壓控延遲單元 132的第二輸入端連接；
[0110] 所述第二級差分壓控延遲單元132的第一輸出端與所述第三級差分壓控延遲單 元133的第一輸入端連接，所述第二級差分壓控延遲單元132的第二輸出端與所述第三級 差分壓控延遲單元133的第二輸入端連接；
[0111] 所述第三級差分壓控延遲單元133的第一輸出端與所述第四級差分壓控延遲單 元134的第一輸入端連接，所述第三級差分壓控延遲單元133的第二輸出端與所述第四級 差分壓控延遲單元134的第二輸入端連接；
[0112] 所述第四級差分壓控延遲單元134的第一輸出端與所述第五級差分壓控延遲單 元135的第一輸入端連接，所述第四級差分壓控延遲單元134的第二輸出端與所述第五級 差分壓控延遲單元135的第二輸入端連接；
[0113] 其中，如圖7所示，每級所述差分壓控延遲單元包括：
[0114] 電壓控制尾電流源M25、第一輸入M0S管M26、第二輸入M0S管M27、第一負(fù)載M0S 管M28、第二負(fù)載M0S管M29、第三負(fù)載M0S管M30、第四負(fù)載M0S管M31、第九反相器19、第 十反相器110;
[0115] 其中，所述電壓控制尾電流源M25的源極接地GND，所述電壓控制尾電流源M25的 柵極接控制電壓Vc，所述電壓控制尾電流源M25的漏極分別與所述第一輸入M0S管M26的 源極以及所述第二輸入M0S管M27的源極連接；所述第一輸入M0S管M26的的柵極為所述差 分壓控延遲單元的第一輸出端0UT1，所述第一輸入M0S管M26的漏極與所述第九反相器19 的輸入端連接；所述第九反相器19的輸出端為所述差分壓控延遲單元的第一輸入端Vinl， 所述分別與所述第一負(fù)載M0S管M28的漏極以及所述第三負(fù)載M0S管M30的柵極、漏極連 接，所述第九反相器19的輸出端還與所述第二負(fù)載M0S管M29的柵極連接；所述第三負(fù)載 M0S管M30的源極接電源VDD ;所述第一負(fù)載M0S管M28的源極接電源VDD，所述第一負(fù)載 M0S管M28的柵極分別與第二負(fù)載M0S管M29的漏極以及第四負(fù)載M0S管M31的漏極、柵極 連接，所述第一負(fù)載M0S管M28的柵極還分別與所述第十反相器110的輸入端和所述第二 輸入M0S管M27的漏極連接；第二負(fù)載M0S管M29的源極接電源VDD ;所述第四負(fù)載M0S管 M31的源極接電源VDD ;所述第十反相器110的輸出端為所述差分壓控延遲單元的第二輸入 端Vin2 ;所述第二輸入M0S管M27的柵極為所述差分壓控延遲單元的第二輸出端0UT2。
[0116] 壓控延遲線13由5個相同的差分壓控延遲單元組成，能夠很好地抑制共模噪聲的 干擾。其中，前四級用來產(chǎn)生七組相位等比例增加的延遲時鐘信號。為了使第四級差分壓 控延遲單元與前三級差分壓控延遲單元具有相同的負(fù)載，在第四級差分壓控延遲單元后面 設(shè)置了第五級差分壓控延遲單元，稱為dummy單元。電壓控制尾電流源M25受電荷泵經(jīng)電 容Q輸出的控制電壓Vc的控制，其輸出電流由控制電壓Vc決定，該電流被平均分配到兩 條支路后可實(shí)現(xiàn)對輸入信號不同的延時輸出。并且隨著控制電壓Vc的減小，壓控延遲線的 延遲不斷增加。由于負(fù)載單元采用所述第一負(fù)載M0S管M28、所述第二負(fù)載M0S管M29的柵 漏交叉相連，構(gòu)成正反饋結(jié)構(gòu)，因此可以實(shí)現(xiàn)信號的快速翻轉(zhuǎn)，確保輸出波形達(dá)到全差分， 同時減小輸出信號的失真。另外，該延遲單元可直接受控于電荷泵經(jīng)電容Q輸出的控制電 壓Vc，無需偏置電壓產(chǎn)生電路。
[0117] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，如圖2所示，所述輸出鎖存 電路14包括具有相同結(jié)構(gòu)的第一輸出鎖存器141、第二輸出鎖存器142、第三輸出鎖存器 143以及第四輸出鎖存器144 ;所述第一輸出鎖存器141的第一輸入端與所述第一級差分壓 控延遲單兀131的第一輸出端相連，所述第一輸出鎖存器141的第二輸入端與所述第一級 差分壓控延遲單兀131的第二輸出端相連，所述第一輸出鎖存器141的第一輸出端輸出所 述第一延遲時鐘信號ckl，所述第一輸出鎖存器141的第二輸出端輸出所述第一延遲時鐘 信號ck4 ;
[0118] 所述第二輸出鎖存器142的第一輸入端與所述第二級差分壓控延遲單元132的 第一輸出端相連，所述第二輸出鎖存器142的第二輸入端與所述第二級差分壓控延遲單元 132的第二輸出端相連，所述第二輸出鎖存器142的第一輸出端輸出所述第二延遲時鐘信 號ck2,所述第二輸出鎖存器142的第二輸出端輸出所述第五延遲時鐘信號ck5 ;
[0119] 所述第三輸出鎖存器143的第一輸入端與所述第三級差分壓控延遲單元133的 第一輸出端相連，所述第三輸出鎖存器143的第二輸入端與所述第三級差分壓控延遲單元 133的第二輸出端相連，所述第三輸出鎖存器143的第一輸出端輸出所述第三延遲時鐘信 號ck3,所述第三輸出鎖存器143的第二輸出端輸出所述第六延遲時鐘信號ck6 ;
[0120] 所述第四輸出鎖存器144的第一輸入端與所述第四級差分壓控延遲單元134的 第一輸出端相連，所述第四輸出鎖存器144的第二輸入端與所述第四級差分壓控延遲單元 134的第二輸出端相連，所述第四輸出鎖存器144的第一輸出端輸出所述第七延遲時鐘信 號 ck7 ;
[0121] 其中，如圖8所示，每個所述輸出鎖存器包括：
[0122] 第十一反相器111、第十二反相器112、第十三反相器113、第十四反相器114、第 十五反相器115和第十六反相器116 ;
[0123] 其中，所述第十一反相器111的輸入端為所述輸出鎖存器的第一輸入端IN1，所述 第十一反相器111的輸出端接所述第十二反相器112的輸入端；第十二反相器112的輸出 端分別與所述第十五反相器115的輸出端以及所述第十六反相器116的輸入端連接，且第 十二反相器112的輸出端作為所述輸出鎖存器的第一輸出端0UT3 ;所述第十五反相器115 的輸入端分別與所述第十四反相器114的輸出端以及所述第十六反相器116的輸出端連 接，且所述第十四反相器114的輸出端作為所述輸出鎖存器第二輸出端0UT4 ;所述第十四 反相器114的輸入端與所述第十三反相器113的輸出端連接；所述第十三反相器113的輸 入端作為所述輸出鎖存器的第二輸入端IN2。
[0124] 輸出時鐘鎖存電路的功能是將原本反相性能不佳的兩相時鐘鎖存輸出，并使它們 成為嚴(yán)格反相的兩相時鐘。第一輸入端IN1的延遲時鐘信號經(jīng)兩級反相器后從第一輸出端 0UT1輸出，第二輸入端IN2的延遲時鐘信號經(jīng)兩級反相器后從第二輸出端0UT2輸出。其 中，第一輸入端IN1的延遲時鐘信號和第二輸入端IN2的延遲時鐘信號為壓控延遲線輸出 的反相信號。另外，反相器115與反相器116構(gòu)成靜態(tài)鎖存器，使第一輸出端0UT3和第二 輸出端0UT4輸出的信號具有快速的翻轉(zhuǎn)特性和良好的反相特性。
[0125] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，如圖2所示，所述邊沿組合 電路包括具有相同結(jié)構(gòu)的7K個占空比調(diào)整電路；
[0126] 其中，所述六個占空比調(diào)整電路中的第一調(diào)整電路的第一輸入端接所述第一延遲 時鐘信號ckl，所述第一調(diào)整電路的第二輸入端接所述第五延遲時鐘信號ck5,所述第一調(diào) 整電路的輸出端輸出第一輸入時鐘信號A1 ;
[0127] 所述六個占空比調(diào)整電路中的第二調(diào)整電路的第一輸入端接所述第二延遲時鐘 信號ck2,所述第二調(diào)整電路的第二輸入端接所述第六延遲時鐘信號ck6,所述第二調(diào)整電 路的輸出端輸出第二輸入時鐘信號A2 ;
[0128] 所述六個占空比調(diào)整電路中的第三調(diào)整電路的第一輸入端接所述第三延遲時鐘 信號ck3,所述第三調(diào)整電路的第二輸入端接所述第一延遲時鐘信號ckl，所述第三調(diào)整電 路的輸出端輸出第三輸入時鐘信號A3 ;
[0129] 所述六個占空比調(diào)整電路中的第四調(diào)整電路的第一輸入端接所述第四延遲時鐘 信號ck4,所述第三調(diào)整電路的第二輸入端接所述第二延遲時鐘信號ck2,所述第四調(diào)整電 路的輸出端輸出第四輸入時鐘信號A4 ;
[0130] 所述六個占空比調(diào)整電路中的第五調(diào)整電路的第一輸入端接所述第五延遲時鐘 信號ck5,所述第三調(diào)整電路的第二輸入端接所述第三延遲時鐘信號ck3,所述第五調(diào)整電 路的輸出端輸出第五輸入時鐘信號A5 ;
[0131] 所述六個占空比調(diào)整電路中的第六調(diào)整電路的第一輸入端接所述第五延遲時鐘 信號ck6,所述第三調(diào)整電路的第二輸入端接所述第三延遲時鐘信號ck4,所述第六調(diào)整電 路的輸出端輸出第六輸入時鐘信號A6 ;
[0132] 其中，如圖10所示，每個所述占空比調(diào)整電路包括：
[0133] 第十七反相器117、第十八反相器118、第十九反相器119、第二十反相器120、第 二i^一反相器121、第二十二反相器122、第二十三反相器123、第三十二M0S管M32、第 三十三M0S管M33、第三十四M0S管M34、第三十五M0S管M35 ;
[0134] 其中，所述第十七反相器117的輸入端以及第三十三M0S管M33的柵極為所述占 空比調(diào)整電路的第一輸入端fall ;所述第十七反相器117的輸出端與所述第十八反相器 118的輸入端連接，所述第十八反相器118的輸出端與所述第十九反相器119的輸入端連 接；所述第十九反相器119的輸出端與所述第三十二M0S管M32的柵極連接；所述第三十二 M0S管M32的源極接電源VDD，所述第三十二M0S管M32的漏極與所述第三十三M0S管M33 源極連接；所述第三十三M0S管M33的漏極分別與所述第二十三反相器123的輸入端以及 所述第三十四M0S管M34的漏極連接；所述第二十三反相器123的輸出端為所述占空比調(diào) 整電路的輸出端OUT ;所述第二十反相器120的輸入端以及所述第三十五M0S管M35的柵 極為所述占空比調(diào)整電路的第二輸入端rise ;所述第二十反相器120的輸出端與所述第 二十一反相器121的輸入端連接；所述第二十一反相器121的輸出端與所述第二十二反相 器122的輸入端連接；所述第二十二反相器122的輸出端與所述第三十四M0S管M34的柵 極連接；所述第三十四M0S管M34的源極與所述第三十五M0S管M35的漏極連接，所述第 三十五M0S管M35的源極接地GND。
[0135] 在本發(fā)明的具體實(shí)施例中，所述占空比調(diào)整電路如圖10所述。其中，輸出端OUT輸 出信號的下降沿由第一輸入端fall輸入的信號決定，上升沿由第二輸入端rise輸入的信 號決定。第一輸入端fall輸入信號的下降沿的到來使第三十三M0S管M33導(dǎo)通，而此時第 三十二M0S管M32已經(jīng)導(dǎo)通。因此，節(jié)點(diǎn)C被充電至高電平VDD，再經(jīng)反相器123后輸出低 電平GND。其后，第三十二M0S管M32先于第三十三M0S管M33斷開，節(jié)點(diǎn)C的狀態(tài)與第一 輸入端fall輸入的信號無關(guān)。第二輸入端rise輸入信號的上升沿的到來使第三十五M0S 管M35導(dǎo)通，而此時第三十四M0S管M34已經(jīng)導(dǎo)通，因此節(jié)點(diǎn)C被放電至低電平GND，再經(jīng)反 相器123后輸出高電平VDD。其后，第三十四M0S管M34先于第三十五M0S管M35斷開，節(jié) 點(diǎn)C的狀態(tài)與第二輸入端rise的輸入信號無關(guān)。由此可見，輸出端OUT輸出信號的下降沿 由第一輸入端fall的輸入信號的下降沿決定；輸出信號的上升沿由第二輸入端rise的輸 入信號的上升沿決定。因此，該電路實(shí)現(xiàn)了對時鐘信號占空比調(diào)整的功能。
[0136] 在本發(fā)明的具體實(shí)施例中，邊沿組合電路具體將第一延遲時鐘信號ckl和第五延 遲時鐘信號ck5組合產(chǎn)生第一輸入時鐘信號A1，將第二延遲時鐘信號ck2和第六延遲時鐘 信號ck6組合產(chǎn)生第二輸入時鐘信號A2,將第三延遲時鐘信號ck3和第一延遲時鐘信號 ckl組合產(chǎn)生第三輸入時鐘信號A3,將第四延遲時鐘信號ck4和第二延遲時鐘信號ck2組 合產(chǎn)生第四輸入時鐘信號A4,將第五延遲時鐘信號ck5和第三延遲時鐘信號ck3組合產(chǎn)生 第五輸入時鐘信號A5,將第六延遲時鐘信號ck6和第四延遲時鐘信號ck4組合產(chǎn)生第六輸 入時鐘信號A6。
[0137] 其中，第一輸入時鐘信號A1為占空比為20%的時鐘信號，可作為單通道逐次逼近 型模數(shù)轉(zhuǎn)換器的輸入時鐘信號。如圖11所示，第二輸入時鐘信號A2為占空比為20%的時 鐘信號，其相位比A1延遲60° ;第三輸入時鐘信號A3為占空比為20%的時鐘信號，其相 位比A1延遲120° ;第四輸入時鐘信號A4為占空比為20%的時鐘信號，其相位比A1延遲 180° ;第五輸入時鐘信號A5為占空比為20%的時鐘信號，其相位比A1延遲240° ;第六輸 入時鐘信號A6為占空比為20%的時鐘信號，其相位比A1延遲300°。上述六相等相位差、 占空比均為20%的信號可作為時鐘交織逐次逼近型模數(shù)轉(zhuǎn)換器的時鐘輸入信號。
[0138] 本發(fā)明實(shí)施例的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，通過閉環(huán)反饋系統(tǒng)產(chǎn)生六組 占空比50%，相位等比例增加的延遲時鐘信號，再經(jīng)邊沿組合電路對六組延遲時鐘信號進(jìn) 行重組，即可產(chǎn)生六組占空比為20%，相位等比例增加的輸入時鐘信號，解決了傳統(tǒng)分頻器 時鐘不夠精確的問題，進(jìn)一步提高了六通道時鐘交織逐次逼近型模數(shù)轉(zhuǎn)換器的整體性能。
[0139] 以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也 應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，應(yīng)用于時間交織逐次逼近型模數(shù)轉(zhuǎn)換器， 其特征在于，包括 ： 用于根據(jù)參考時鐘信號，產(chǎn)生多組延遲時鐘信號的閉環(huán)反饋系統(tǒng)； 與所述閉環(huán)反饋系統(tǒng)相連，用于對所述多組延遲時鐘信號的占空比進(jìn)行調(diào)整，并輸出 所述時間交織逐次逼近型模數(shù)轉(zhuǎn)換器的輸入時鐘信號的邊沿組合電路。
2. 根據(jù)權(quán)利要求1所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于， 所述閉環(huán)反饋系統(tǒng)產(chǎn)生六組占空比為50%的延遲時鐘信號，其中，所述六組延遲時鐘 信號的相位等比例增加。
3. 根據(jù)權(quán)利要求2所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于， 所述邊沿組合電路將所述六組延遲時鐘信號進(jìn)行兩兩組合處理，輸出六組占空比為 20%的輸入時鐘信號，其中，進(jìn)行組合處理的兩組延遲時鐘信號的相位差為預(yù)設(shè)值。
4. 根據(jù)權(quán)利要求2所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述閉環(huán) 反饋系統(tǒng)包括：鑒相器、與所述鑒相器連接的電荷泵、與所述電荷泵連接的環(huán)路濾波器、分 別與所述環(huán)路濾波器和所述電荷泵連接的壓控延遲線以及與所述壓控延遲線連接的輸出 鎖存電路； 其中，所述鑒相器用于檢測所述輸出鎖存電路反饋的第一延遲時鐘信號（ckl)與第七 延遲時鐘信號（ck7)的相位差，并輸出一檢測結(jié)果； 所述電荷泵用于將所述檢測結(jié)果轉(zhuǎn)換為電流； 所述環(huán)路濾波器用于將所述電流轉(zhuǎn)換為控制電壓（Vc); 所述壓控延遲線用于根據(jù)所述控制電壓（Vc)以及所述參考時鐘信號產(chǎn)生七組占空 比為50%的延遲時鐘信號，其中，所述七組延遲時鐘信號包括相位等比例增加的第一延遲 時鐘信號（ckl)、第二延遲時鐘信號（ck2)、第三延遲時鐘信號（ck3)、第四延遲時鐘信號 (ck4)、第五延遲時鐘信號（ck5)、第六延遲時鐘信號（ck6)以及第七延遲時鐘信號（ck7); 所述輸出鎖存電路用于鎖存所述七組延遲時鐘信號，并將第一延遲時鐘信號（ckl)、第 二延遲時鐘信號（ck2)、第三延遲時鐘信號（ck3)、第四延遲時鐘信號（ck4)、第五延遲時鐘 信號（ck5)以及第六延遲時鐘信號（ck6)輸出給所述邊沿組合電路，同時將所述第一延遲 時鐘信號（ckl)與第七延遲時鐘信號（ck7)反饋給所述鑒相器。
5. 根據(jù)權(quán)利要求4所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述鑒相 器包括： 第一反相器（II)、第一上升沿觸發(fā)型D觸發(fā)器（FF1)、第二上升沿觸發(fā)型D觸發(fā)器 (FF2)、第三上升沿觸發(fā)型D觸發(fā)器（FF3)、第一與非門（N1)、第二與非門（N2); 其中，所述第一反相器（II)的輸入端接第一輸入信號（start)，所述第一反相器（II) 的輸出端與所述第一上升沿觸發(fā)型D觸發(fā)器（FF1)的復(fù)位端（Rst)連接；所述第一上升沿 觸發(fā)型D觸發(fā)器（FF1)的數(shù)據(jù)輸入端（D)接電源（VDD)，所述第一上升沿觸發(fā)型D觸發(fā)器 (FF1)的輸出端（Q)輸出第一輸出信號（rdy)，且與第三上升沿觸發(fā)型D觸發(fā)器（FF3)的 數(shù)據(jù)輸入端（D)連接，所述第一上升沿觸發(fā)型D觸發(fā)器（FF1)的時鐘輸入端（elk)與第一 延遲時鐘信號（ckl)連接；所述第二上升沿觸發(fā)型D觸發(fā)器（FF2)的時鐘輸入端（elk)與 第七延遲時鐘信號（ck7)連接，所述第二上升沿觸發(fā)型D觸發(fā)器（FF2)的數(shù)據(jù)輸入端（D) 與電源（VDD)連接，所述第二上升沿觸發(fā)型D觸發(fā)器（FF2)的輸出端（Q)輸出第三輸出信 號（DN);所述第三上升沿觸發(fā)型D觸發(fā)器（FF3)的時鐘輸入端（elk)接第一延遲時鐘信號 (ckl)，所述第三上升沿觸發(fā)型D觸發(fā)器（FF3)的輸出端（Q)輸出第二輸出信號（UP);所述 第一與非門（N1)的兩個輸入端分別接所述第二輸出信號（UP)和所述第三輸出信號（DN)， 所述第一與非門（N1)的輸出端與所述第二與非門（N2)的第一輸入端連接；所述第二與非 門（N2)的第二輸入端接所述第一輸入信號（start)，所述第二與非門（N2)的輸出分別與第 三上升沿觸發(fā)型D觸發(fā)器（FF3)的復(fù)位端（Rst)和第二上升沿觸發(fā)型D觸發(fā)器（FF2)的復(fù) 位端（Rst)連接。
6. 根據(jù)權(quán)利要求5所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述電荷 泵包括：輸入信號調(diào)整電路，所述輸入信號調(diào)整電路包括：第二輸出信號（UP)反相調(diào)整電 路和第三輸出信號（DN)延遲調(diào)整電路； 其中，所述第二輸出信號（UP)反相調(diào)整電路包括： 第二反相器（12)、第三反相器（13)、第四反相器（14)、第一 MOS管（Ml)、第二MOS管 (M2)； 其中，所述第二反相器（12)的輸入端接所述第二輸出信號（UP)，所述第二反相器（12) 的輸出端分別與所述第一 MOS管（Ml)的漏極和第二MOS管（M2)的源極連接；所述第一 MOS 管（Ml)的柵極接電源（VDD)，所述第一 MOS管（Ml)的源極與所述第二MOS管（M2)的漏極 連接，第一 MOS管（Ml)的漏極和第二MOS管（M2)的源極連接；第二MOS管（M2)的柵極接 地；所述第三反相器（13)的輸入端分別與所述第一 MOS管（Ml)的源極與所述第二MOS管 (M2)的漏極連接，所述第三反相器（13)的輸出端與所述第四反相器（14)的輸入端連接； 所述第四反相器（14)的輸出信號為所述第二輸出信號（UP)的延遲反相信號（UPb)。 所述第三輸出信號（DN)延遲調(diào)整電路包括： 第五反相器（15)、第六反相器（16)、第七反相器（17)、第八反相器（18); 其中，所述第五反相器（15)的輸入端接所述第三輸出信號（DN)，所述第五反相器（15) 的輸出端與所述第六反相器（16)的輸入端連接；所述第六反相器（16)的輸出端與所述第 七反相器（17)的輸入端連接；所述第七反相器（17)的輸出端與所述第八反相器（18)的 輸入端連接；所述第八反相器（18)的輸出端輸出所述第三輸出信號（DN)的延遲信號（DN_ delay)；
7. 根據(jù)權(quán)利要求6所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述電荷 泵還包括：電荷泵主體電路，所述電荷泵主體電路包括：電流源產(chǎn)生電路和電流鏡充放電 電路； 其中，所述電流源產(chǎn)生電路包括： 第三MOS管（M3)、第四MOS管（M4)、第五MOS管（M5)、第六MOS管（M6)、第七M(jìn)OS管 (M7)、第八 MOS 管（M8)、第一電阻（R1); 其中，所述第三MOS管（M3)的源極與電源（VDD)連接，所述第三MOS管（M3)的柵極分 別與所述第五MOS管（M5)的柵極以及漏極連接，所述第三MOS管（M3)的柵極還分別與所 述第四MOS管（M4)的柵極以及漏極連接，所述第三MOS管（M3)的漏極分別與所述第六MOS 管（M6)的漏極以及柵極連接；所述第六MOS管（M6)的源極接地（GND)，所述第六MOS管 (M6)的漏極和柵極連接后與所述第五MOS管（M5)的源極連接，所述第六MOS管（M6)的漏 極和柵極連接后還與所述第七M(jìn)OS管（M7)的柵極連接；所述第四MOS管（M4)的柵極與漏 極連接后與所述第七M(jìn)OS管（M7)的漏極連接，所述第四MOS管（M4)的柵極與漏極連接后 還與所述第八M0S管（M8)的柵極連接，所述第四M0S管（M4)的源極接電源（VDD);所述第 八M0S管（M8)的源極接電源（VDD)，所述第八M0S管（M8)的漏極與所述電流鏡充放電電路 連接；所述第一電阻（R1)的一端與所述第七M(jìn)0S管（M7)的源極連接，另一端接地（GND); 所述電流鏡充放電電路包括： 第九M0S管（M9)、第十M0S管（M10)、第i^一M0S管（Mil)、第十二M0S管（M12)、第十三 M0S管（M13)、第十四M0S管（M14)、第十五M0S管（M15)、第十六M0S管（M16)、第十七M(jìn)0S 管（M17)、第一開關(guān)管（M18)、第十九M0S管（M19)、第二十M0S管（M20)、第二開關(guān)管（M21)、 第二十二M0S管（M22)、第二十三M0S管（M23)、第二十四M0S管（M24); 其中，所述第九M0S管（M9)的源極接地（GND)，所述第九M0S管（M9)的柵極與漏極連 接后分別與所述第八M0S管（M8)的漏極、所述第十M0S管（M10)的柵極以及所述第十三 M0S管（M13)的柵極連接；所述第十M0S管（M10)的源極接地（GND)，所述第十M0S管（M10) 的漏極分別與所述第十一 M0S管（Mil)的漏極和柵極連接；所述第十一 M0S管（Mil)的源 極接電源（VDD)，所述第十一 M0S管（Mil)的漏極和柵極連接后與所述第十二M0S管（M12) 的柵極連接；所述第十二M0S管（M12)的源極接電源（VDD)，所述第十二M0S管（M12)漏極 分別與所述第十六M0S管（M16)的漏極以及柵極連接；所述第十六M0S管（M16)的漏極與 柵極連接后分別與所述第二十三M0S管（M23)的漏極以及所述第二十M0S管（M20)的柵 極連接，所述第十六M0S管（M16)的源極與所述第十七M(jìn)0S管（M17)的漏極連接；所述第 十七M(jìn)0S管（M17)的柵極接電源（VDD)，所述第十七M(jìn)0S管（M17)的源極接地（GND);所述 第二十三M0S管（M23)的源極接電源（VDD)，所述第二十三M0S管（M23)的柵極與所述第 二十M0S管（M20)的漏極連接，所述第二十三M0S管（M23)的柵極還分別與所述第二十二 M0S管（M22)的柵極、第二十四M0S管（M24)的漏極以及第十九M0S管（M19)的漏極連接； 所述第二十四M0S管（M24)的漏極接控制電壓（Vc)，所述第二十四M0S管（M24)的柵極接 第一輸出信號（rdy)，所述第二十四M0S管（M24)的源極接電源（VDD);所述第十九M0S管 (M19)的源極與所述第一開關(guān)管（M18)的漏極連接，所述第十九M0S管（M19)的柵極與所述 第二十二M0S管（M22)的漏極連接，所述第十九M0S管（M19)的柵極還分別與所述第十五 M0S管（M15)的柵極以及漏極連接；所述第十五M0S管（M15)的柵極以及漏極連接后與所 述第十三M0S管（M13)的漏極連接，所述第十五M0S管（M15)的源極與所述第十四M0S管 (M14)的漏極連接；所述第十三M0S管（M13)的源極接地（GND);所述第十四M0S管（M14) 的源極接電源（VDD)，所述第十四M0S管（M14)的柵極接地（GND);所述第一開關(guān)管（M18) 的源極接電源（VDD)，所述第一開關(guān)管（M18)的柵極接所述第二輸出信號（UP)的延遲反相 信號（UPb);所述第二十M0S管（M20)的源極與所述第二開關(guān)管（M21)的漏極連接；所述第 二開關(guān)管（M21)的源極接地GND，所述第二開關(guān)管（M21)的柵極接所述第三輸出信號（DN) 的延遲信號（DN_delay);所述第二十二M0S管（M22)的源極接地（GND)。
8. 根據(jù)權(quán)利要求4所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述環(huán)路 濾波器具體為電容（CJ，所述電容（CJ的一端分別與所述電荷泵和所述壓控延遲線連接， 并輸出控制電壓（Vc)，所述電容（CJ的另一端接地（GND)。
9. 根據(jù)權(quán)利要求4所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述壓控 延遲線包括具有相同結(jié)構(gòu)的第一級差分壓控延遲單元、第二級差分壓控延遲單元、第三級 差分壓控延遲單元、第四級差分壓控延遲單元以及第五級差分壓控延遲單元，其中， 所述第一級差分壓控延遲單元的第一輸入端與第一參考時鐘信號（CLK_P)連接，所 述第一級差分壓控延遲單元的第二輸入端與第二參考時鐘信號（CLK_N)連接，所述第一級 差分壓控延遲單元的第一輸出端與所述第二級差分壓控延遲單元的第一輸入端連接，所述 第一級差分壓控延遲單元的第二輸出端與所述第二級差分壓控延遲單元的第二輸入端連 接； 所述第二級差分壓控延遲單元的第一輸出端與所述第三級差分壓控延遲單元的第一 輸入端連接，所述第二級差分壓控延遲單元的第二輸出端與所述第三級差分壓控延遲單元 的第二輸入端連接； 所述第三級差分壓控延遲單元的第一輸出端與所述第四級差分壓控延遲單元的第一 輸入端連接，所述第三級差分壓控延遲單元的第二輸出端與所述第四級差分壓控延遲單元 的第二輸入端連接； 所述第四級差分壓控延遲單元的第一輸出端與所述第五級差分壓控延遲單元的第一 輸入端連接，所述第四級差分壓控延遲單元的第二輸出端與所述第五級差分壓控延遲單元 的第二輸入端連接； 其中，每級所述差分壓控延遲單元包括： 電壓控制尾電流源（M25)、第一輸入MOS管（M26)、第二輸入MOS管（M27)、第一負(fù)載MOS 管（M28)、第二負(fù)載MOS管（M29)、第三負(fù)載MOS管（M30)、第四負(fù)載MOS管（M31)、第九反相 器（19)、第十反相器（110); 其中，所述電壓控制尾電流源（M25)的源極接地（GND)，所述電壓控制尾電流源（M25) 的柵極接控制電壓（Vc)，所述電壓控制尾電流源（M25)的漏極分別與所述第一輸入MOS管 (M26)的源極以及所述第二輸入MOS管（M27)的源極連接；所述第一輸入MOS管（M26)的 的柵極為所述差分壓控延遲單元的第一輸出端（OUT1)，所述第一輸入MOS管（M26)的漏極 與所述第九反相器（19)的輸入端連接；所述第九反相器（19)的輸出端為所述差分壓控延 遲單元的第一輸入端（Vinl)，所述分別與所述第一負(fù)載MOS管（M28)的漏極以及所述第三 負(fù)載MOS管（M30)的柵極、漏極連接，所述第九反相器（19)的輸出端還與所述第二負(fù)載MOS 管（M29)的柵極連接；所述第三負(fù)載MOS管（M30)的源極接電源（VDD);所述第一負(fù)載MOS 管（M28)的源極接電源（VDD)，所述第一負(fù)載MOS管（M28)的柵極分別與第二負(fù)載MOS管 (M29) 的漏極以及第四負(fù)載MOS管（M31)的漏極、柵極連接，所述第一負(fù)載MOS管（M28)的柵 極還分別與所述第十反相器（110)的輸入端和所述第二輸入MOS管（M27)的漏極連接；第 二負(fù)載MOS管（M29)的源極接電源（VDD);所述第四負(fù)載MOS管（M31)的源極接電源（VDD); 所述第十反相器（110)的輸出端為所述差分壓控延遲單元的第二輸入端（Vin2);所述第二 輸入MOS管（M27)的柵極為所述差分壓控延遲單元的第二輸出端（OUT2)。
10.根據(jù)權(quán)利要求9所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述輸出 鎖存電路包括具有相同結(jié)構(gòu)的第一輸出鎖存器、第二輸出鎖存器、第三輸出鎖存器以及第 四輸出鎖存器；所述第一輸出鎖存器的第一輸入端與所述第一級差分壓控延遲單元的第一 輸出端相連，所述第一輸出鎖存器的第二輸入端與所述第一級差分壓控延遲單元的第二輸 出端相連，所述第一輸出鎖存器的第一輸出端輸出所述第一延遲時鐘信號（ckl)，所述第一 輸出鎖存器的第二輸出端輸出所述第一延遲時鐘信號（ck4); 所述第二輸出鎖存器的第一輸入端與所述第二級差分壓控延遲單元的第一輸出端相 連，所述第二輸出鎖存器的第二輸入端與所述第二級差分壓控延遲單元的第二輸出端相 連，所述第二輸出鎖存器的第一輸出端輸出所述第二延遲時鐘信號（ck2)，所述第二輸出鎖 存器的第二輸出端輸出所述第五延遲時鐘信號（ck5); 所述第三輸出鎖存器的第一輸入端與所述第三級差分壓控延遲單元的第一輸出端相 連，所述第三輸出鎖存器的第二輸入端與所述第三級差分壓控延遲單元的第二輸出端相 連，所述第三輸出鎖存器的第一輸出端輸出所述第三延遲時鐘信號（ck3)，所述第三輸出鎖 存器的第二輸出端輸出所述第六延遲時鐘信號（ck6); 所述第四輸出鎖存器的第一輸入端與所述第四級差分壓控延遲單元的第一輸出端相 連，所述第四輸出鎖存器的第二輸入端與所述第四級差分壓控延遲單元的第二輸出端相 連，所述第四輸出鎖存器的第一輸出端輸出所述第七延遲時鐘信號（ck7); 其中，每個所述輸出鎖存器包括： 第十一反相器（111)、第十二反相器（112)、第十三反相器（113)、第十四反相器（114)、 第十五反相器（115)和第十六反相器（116); 其中，所述第十一反相器（111)的輸入端為所述輸出鎖存器的第一輸入端（IN1)，所述 第十一反相器（111)的輸出端接所述第十二反相器（112)的輸入端；第十二反相器（112) 的輸出端分別與所述第十五反相器（Π 5)的輸出端以及所述第十六反相器（116)的輸入 端連接，且第十二反相器（112)的輸出端作為所述輸出鎖存器的第一輸出端（0UT3);所述 第十五反相器（115)的輸入端分別與所述第十四反相器（114)的輸出端以及所述第十六反 相器（116)的輸出端連接，且所述第十四反相器（114)的輸出端作為所述輸出鎖存器第二 輸出端（0UT4);所述第十四反相器（114)的輸入端與所述第十三反相器（113)的輸出端連 接；所述第十三反相器（113)的輸入端作為所述輸出鎖存器的第二輸入端（IN2)。
11.根據(jù)權(quán)利要求4所述的基于模擬延遲鎖相環(huán)的時鐘產(chǎn)生器，其特征在于，所述邊沿 組合電路包括具有相同結(jié)構(gòu)的六個占空比調(diào)整電路； 其中，所述六個占空比調(diào)整電路中的第一調(diào)整電路的第一輸入端接所述第一延遲時鐘 信號（ckl)，所述第一調(diào)整電路的第二輸入端接所述第五延遲時鐘信號（ck5)，所述第一調(diào) 整電路的輸出端輸出第一輸入時鐘信號（A1); 所述六個占空比調(diào)整電路中的第二調(diào)整電路的第一輸入端接所述第二延遲時鐘信號 (ck2)，所述第二調(diào)整電路的第二輸入端接所述第六延遲時鐘信號（ck6)，所述第二調(diào)整電 路的輸出端輸出第二輸入時鐘信號（A2); 所述六個占空比調(diào)整電路中的第三調(diào)整電路的第一輸入端接所述第三延遲時鐘信號 (ck3)，所述第三調(diào)整電路的第二輸入端接所述第一延遲時鐘信號（ckl)，所述第三調(diào)整電 路的輸出端輸出第三輸入時鐘信號（A3); 所述六個占空比調(diào)整電路中的第四調(diào)整電路的第一輸入端接所述第四延遲時鐘信號 (ck4)，所述第三調(diào)整電路的第二輸入端接所述第二延遲時鐘信號（ck2)，所述第四調(diào)整電 路的輸出端輸出第四輸入時鐘信號（A4); 所述六個占空比調(diào)整電路中的第五調(diào)整電路的第一輸入端接所述第五延遲時鐘信號 (ck5)，所述第三調(diào)整電路的第二輸入端接所述第三延遲時鐘信號（ck3)，所述第五調(diào)整電 路的輸出端輸出第五輸入時鐘信號（A5); 所述六個占空比調(diào)整電路中的第六調(diào)整電路的第一輸入端接所述第五延遲時鐘信號 (ck6)，所述第三調(diào)整電路的第二輸入端接所述第三延遲時鐘信號（ck4)，所述第六調(diào)整電 路的輸出端輸出第六輸入時鐘信號（A6); 其中，每個所述占空比調(diào)整電路包括： 第十七反相器（117)、第十八反相器（118)、第十九反相器（119)、第二十反相器（120)、 第二十一反相器（121)、第二十二反相器（122)、第二十三反相器（123)、第三十二MOS管 (M32)、第三十三MOS管（M33)、第三十四MOS管（M34)、第三十五MOS管（M35); 其中，所述第十七反相器（117)的輸入端以及第三十三MOS管（M33)的柵極為所述占 空比調(diào)整電路的第一輸入端（fall);所述第十七反相器（117)的輸出端與所述第十八反相 器（118)的輸入端連接，所述第十八反相器（118)的輸出端與所述第十九反相器（119)的 輸入端連接；所述第十九反相器（119)的輸出端與所述第三十二MOS管（M32)的柵極連接； 所述第三十二MOS管（M32)的源極接電源（VDD)，所述第三十二MOS管（M32)的漏極與所述 第三十三MOS管（M33)源極連接；所述第三十三MOS管（M33)的漏極分別與所述第二十三 反相器（123)的輸入端以及所述第三十四MOS管（M34)的漏極連接；所述第二十三反相器 (123)的輸出端為所述占空比調(diào)整電路的輸出端（OUT);所述第二十反相器（120)的輸入端 以及所述第三十五M0S管（M35)的柵極為所述占空比調(diào)整電路的第二輸入端（rise);所述 第二十反相器（120)的輸出端與所述第二十一反相器（121)的輸入端連接；所述第二十一 反相器（121)的輸出端與所述第二十二反相器（122)的輸入端連接；所述第二十二反相器 (122)的輸出端與所述第三十四M0S管（M34)的柵極連接；所述第三十四M0S管（M34)的源 極與所述第三十五M0S管（M35)的漏極連接，所述第三十五M0S管（M35)的源極接地（GND)。
【文檔編號】H03L7/18GK104113332SQ201410310797
【公開日】2014年10月22日 申請日期:2014年7月1日 優(yōu)先權(quán)日:2014年7月1日
【發(fā)明者】李登全, 張靚, 朱樟明, 楊銀堂 申請人:西安電子科技大學(xué)