時(shí)鐘幅度加倍電路的制作方法
【專利摘要】本發(fā)明公開了一種時(shí)鐘幅度加倍電路，其兩個(gè)電容的第一電極分別接正反相輸入時(shí)鐘信號(hào)，反相輸出時(shí)鐘信號(hào)通過NMOS管接地、通過PMOS管接第二電容的第二電極并受正相輸入時(shí)鐘控制；正相輸出時(shí)鐘信號(hào)通過NMOS管接地、通過PMOS管接第一電容的第二電極并受反相輸入時(shí)鐘控制。第一和第二電容的第二電極分別通過門極電壓自舉控制的PMOS管連接到電源電壓，兩個(gè)PMOS管的門極分別通過一個(gè)NMOS管接地以及一個(gè)PMOS管接對應(yīng)的電容的第二電極并受對應(yīng)的輸入時(shí)鐘控制，傳輸時(shí)兩個(gè)PMOS管的門極電壓為0，能有效傳輸；隔斷時(shí)，門極電壓為對應(yīng)的電容的第二電極的升高后的電壓，能完全隔斷。本發(fā)明能在理想情況下實(shí)現(xiàn)時(shí)鐘信號(hào)幅度加倍。
【專利說明】時(shí)鐘幅度加倍電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種時(shí)鐘幅度加倍電路。

【背景技術(shù)】
[0002]如圖1所示，是現(xiàn)有時(shí)鐘幅度加倍電路的示意圖；現(xiàn)有時(shí)鐘幅度加倍電路，包括:
[0003]第一 NMOS管NO、第一 PMOS管PO和第一電容CO，所述第一 NMOS管NO的柵極、所述第一 PMOS管PO的柵極和所述第一電容CO的第一極板都連接正相輸入時(shí)鐘信號(hào)CLK，所述第一 NMOS管NO的源極接地，所述第一 NMOS管NO和所述第一 PMOS管PO的漏極連接在一起并輸出反相輸出時(shí)鐘信號(hào)CLKHB。
[0004]第二 NMOS管N1、第二 PMOS管Pl和第二電容Cl，所述第二 NMOS管NI的柵極、所述第二 PMOS管Pl的柵極和所述第二電容Cl的第一極板都連接反相輸入時(shí)鐘信號(hào)CLKB所述第二 NMOS管NI的源極接地，所述第二 NMOS管NI和所述第二 PMOS管Pl的漏極連接在一起并輸出正相輸出時(shí)鐘信號(hào)CLKH ;所述第一 PMOS管PO的源極連接所述第二電容Cl的第二極板，所述第二 PMOS管Pl的源極連接所述第一電容CO的第二極板。
[0005]NMOS管NNO和NNl，NMOS管NNO和NNl的漏極都連接電源電壓VDD，NMOS管NNO的源極和NMOS管NNl的柵極都連接節(jié)點(diǎn)A，NMOS管NNl的源極和NMOS管NNO的柵極都連接到節(jié)點(diǎn)B，其中節(jié)點(diǎn)A為所述第二電容的第二極板，節(jié)點(diǎn)B為所述第一電容的第一極板。
[0006]由圖1可知，現(xiàn)有電路的工作原理為，當(dāng)正相輸入時(shí)鐘信號(hào)CLK為高電平如VDD、反相輸入時(shí)鐘信號(hào)CKLB為低電平時(shí)，節(jié)點(diǎn)B也上升到VDD，節(jié)點(diǎn)B使NMOS管NNO開啟，由于NMOS管NNO開啟時(shí)的Vgs必須大于等于其閾值電壓Vtn，節(jié)點(diǎn)A作為NMOS管NNO的源極，最大電壓只能上升到VDD-Vtn，所以第二電容Cl的兩電極的電壓差為VDD-Vtn，此時(shí)，第一NMOS管NO打開，反相輸出時(shí)鐘信號(hào)CLKHB輸出O電位；而當(dāng)正相輸入時(shí)鐘信號(hào)CLK切換為低電平、反相輸入時(shí)鐘信號(hào)CKLB切換為高電平即VDD時(shí)，由于第二電容Cl的兩電極的電壓差不會(huì)突變，節(jié)點(diǎn)A的電壓會(huì)上升到2VDD-Vtn，此時(shí)，第一 PMOS管PO打開，反相輸出時(shí)鐘信號(hào)CLKHB輸出節(jié)點(diǎn)A的電位即2VDD-Vtn。由上可知，反相輸出時(shí)鐘信號(hào)CLKHB輸出信號(hào)理想幅度為2VDD-Vtn。同理，正相輸出時(shí)鐘信號(hào)CLKH輸出信號(hào)理想幅度為2VDD_Vtn。Vtn為所述NMOS管NNO或NNl的閾值電壓。具體時(shí)序圖請參考圖2所示?？芍?，現(xiàn)有時(shí)鐘幅度加倍電路并不能實(shí)現(xiàn)真正的加倍，即輸入時(shí)鐘幅度為VDD時(shí)，輸出時(shí)鐘幅度并不能達(dá)到2VDD。
[0007]為提高輸出時(shí)鐘信號(hào)的幅度，現(xiàn)有技術(shù)中的NMOS管NNO和NNl使用閾值電壓接近于零的本征管，但其關(guān)斷也不好，會(huì)損失幅度。


【發(fā)明內(nèi)容】

[0008]本發(fā)明所要解決的技術(shù)問題是提供一種時(shí)鐘幅度加倍電路，能在理想情況下實(shí)現(xiàn)時(shí)鐘信號(hào)幅度加倍。
[0009]為解決上述技術(shù)問題，本發(fā)明提供的時(shí)鐘幅度加倍電路包括:
[0010]第一 NMOS管、第一 PMOS管和第一電容，所述第一 NMOS管的柵極、所述第一 PMOS管的柵極和所述第一電容的第一極板都連接正相輸入時(shí)鐘信號(hào)，所述第一 NMOS管的源極接地，所述第一 NMOS管的漏極和所述第一 PMOS管的漏極連接在一起并輸出反相輸出時(shí)鐘信號(hào)。
[0011]第二 NMOS管、第二 PMOS管和第二電容，所述第二 NMOS管的柵極、所述第二 PMOS管的柵極和所述第二電容的第一極板都連接反相輸入時(shí)鐘信號(hào)，所述第二 NMOS管的源極接地，所述第二 NMOS管的漏極和所述第二 PMOS管的漏極連接在一起并輸出正相輸出時(shí)鐘信號(hào)；所述第一PMOS管的源極連接所述第二電容的第二極板，所述第二PMOS管的源極連接所述第一電容的第二極板。
[0012]第三PMOS管、第四PMOS管和第三NMOS管，所述第三PMOS管的漏極和所述第四PMOS管的源極都接所述第二電容的第二極板，所述第三PMOS管的柵極、所述第四PMOS管的漏極和所述第三NMOS管的漏極連接在一起，所述第三NMOS管的柵極和所述第四PMOS管的柵極都接所述正相輸入時(shí)鐘信號(hào)，所述第三PMOS管的源極接電源電壓，所述第三NMOS管的源極接地。
[0013]第五PMOS管、第六PMOS管和第四NMOS管，所述第五PMOS管的漏極和所述第六PMOS管的源極都接所述第一電容的第二極板，所述第五PMOS管的柵極、所述第六PMOS管的漏極和所述第四NMOS管的漏極連接在一起，所述第四NMOS管的柵極和所述第六PMOS管的柵極都接所述反相輸入時(shí)鐘信號(hào)，所述第五PMOS管的源極接電源電壓，所述第四NMOS管的源極接地。
[0014]進(jìn)一步的改進(jìn)是，所述正相輸入時(shí)鐘信號(hào)的低電平為0，高電平的電壓值和所述電源電壓的值相等，所述反相輸入時(shí)鐘信號(hào)為所述正相輸入時(shí)鐘信號(hào)的反相信號(hào)；所述正相輸出時(shí)鐘信號(hào)的低電平為0，高電平的電壓值為所述電源電壓的值的2倍，所述反相輸出時(shí)鐘信號(hào)為所述正相輸出時(shí)鐘信號(hào)的反相信號(hào)。
[0015]本發(fā)明電路工作原理為，令高電平為電源電壓，低電平為0V，當(dāng)正相輸入時(shí)鐘信號(hào)為高電平、反相輸入時(shí)鐘信號(hào)為低電平時(shí)，正相輸入時(shí)鐘信號(hào)會(huì)使第三NMOS管打開從而使第三PMOS管的柵極接地，這樣第二電容會(huì)被充電從而使節(jié)點(diǎn)A即所述第二電容的第二極板的電位上升到VDD，此時(shí)第一 NMOS管打開，反相輸出時(shí)鐘信號(hào)輸出OV的低電平；當(dāng)正相輸入時(shí)鐘信號(hào)切換為低電平、反相輸入時(shí)鐘信號(hào)切換為高電平時(shí)，節(jié)點(diǎn)A則會(huì)升高為2VDD，同時(shí)第四PMOS管打開使得第三PMOS管的柵極為節(jié)點(diǎn)A的高電平即2VDD，第三PMOS管能夠完全隔斷，此時(shí)第一 PMOS管打開，反相輸出時(shí)鐘信號(hào)輸出2VDD的高電平。正相輸出時(shí)鐘信號(hào)的工作原理也和反相輸出時(shí)鐘信號(hào)完全相同。
[0016]由上可知，本發(fā)明通過使用門極電壓自舉控制的P型管即第三PMOS管和第四PMOS管傳輸VDD和隔斷。傳輸VDD時(shí)，門極電壓為OV即通過第三NMOS管或第四NMOS管接地，P型管能夠打開從而能有效傳輸；隔斷時(shí)，門極電壓為節(jié)點(diǎn)A或B升高(boost)后的電壓，能完全隔斷，節(jié)點(diǎn)B為所述第一電容的第二極板。所以本發(fā)明的輸出時(shí)鐘信號(hào)能夠在理想情況下即沒有寄生電容以及輸出負(fù)載真正實(shí)現(xiàn)時(shí)鐘信號(hào)幅度加倍的效果，即從輸入的VDD變成輸出的2VDD。

【專利附圖】

【附圖說明】
[0017]下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0018]圖1是現(xiàn)有時(shí)鐘幅度加倍電路的示意圖；
[0019]圖2是現(xiàn)有時(shí)鐘幅度加倍電路的輸入輸出信號(hào)的時(shí)序圖；
[0020]圖3是本發(fā)明實(shí)施例時(shí)鐘幅度加倍電路的示意圖；
[0021]圖4是本發(fā)明實(shí)施例時(shí)鐘幅度加倍電路的輸入輸出信號(hào)的時(shí)序圖。

【具體實(shí)施方式】
[0022]如圖3所示，是本發(fā)明實(shí)施例時(shí)鐘幅度加倍電路的示意圖；本發(fā)明實(shí)施例時(shí)鐘幅度加倍電路，包括:
[0023]第一 NMOS管NO、第一 PMOS管PO和第一電容CO，所述第一 NMOS管NO的柵極、所述第一 PMOS管PO的柵極和所述第一電容CO的第一極板都連接正相輸入時(shí)鐘信號(hào)CLK，所述第一 NMOS管NO的源極接地，所述第一 NMOS管NO和所述第一 PMOS管PO的漏極連接在一起并輸出反相輸出時(shí)鐘信號(hào)CLKHB。
[0024]第二 NMOS管N1、第二 PMOS管Pl和第二電容Cl，所述第二 NMOS管NI的柵極、所述第二 PMOS管Pl的柵極和所述第二電容Cl的第一極板都連接反相輸入時(shí)鐘信號(hào)CLKB所述第二 NMOS管NI的源極接地，所述第二 NMOS管NI和所述第二 PMOS管Pl的漏極連接在一起并輸出正相輸出時(shí)鐘信號(hào)CLKH ;所述第一 PMOS管PO的源極連接所述第二電容Cl的第二極板，所述第二 PMOS管Pl的源極連接所述第一電容CO的第二極板。
[0025]第三PMOS管P2、第四PMOS管P3和第三NMOS管N2，所述第三PMOS管P2的漏極和所述第四PMOS管P3的源極都接所述第二電容Cl的第二極板，所述第三PMOS管P2的柵極、所述第四PMOS管P3的漏極和所述第三NMOS管N2的漏極連接在一起，所述第三NMOS管N2和所述第四PMOS管P3的柵極都接所述正相輸入時(shí)鐘信號(hào)CLK，所述第三PMOS管P2的源極接電源電壓VDD，所述第三NMOS管N2的源極接地。
[0026]第五PMOS管P4、第六PMOS管P5和第四NMOS管N3，所述第五PMOS管P4的漏極和所述第六PMOS管P5的源極都接所述第一電容CO的第二極板，所述第五PMOS管P4的柵極、所述第六PMOS管P5的漏極和所述第四NMOS管N3的漏極連接在一起，所述第四NMOS管N3和所述第六PMOS管P5的柵極都接所述反相輸入時(shí)鐘信號(hào)CLKB，所述第五PMOS管P4的源極接電源電壓VDD，所述第四NMOS管N3的源極接地。
[0027]如圖4所示，是本發(fā)明實(shí)施例時(shí)鐘幅度加倍電路的輸入輸出信號(hào)的時(shí)序圖，本發(fā)明實(shí)施例電路工作原理為，以反相輸出時(shí)鐘信號(hào)CLKHB輸出為例說明如下:令高電平為電源電壓，低電平為0V，當(dāng)正相輸入時(shí)鐘信號(hào)CLK為高電平、反相輸入時(shí)鐘信號(hào)CLKB為低電平時(shí)，正相輸入時(shí)鐘信號(hào)CLK會(huì)使第三NMOS管N2打開從而使第三PMOS管P2的柵極接地，這樣第二電容Cl會(huì)被充電從而使節(jié)點(diǎn)A即所述第二電容Cl的第二極板的電位上升到VDD，本發(fā)明實(shí)施例的第三PMOS管P2的柵極電壓自舉控制為0V，節(jié)點(diǎn)A的電壓并不受到第三PMOS管P2的Vgs必須大于Vth的限制，所以相對于現(xiàn)有技術(shù)中的節(jié)點(diǎn)A只能上升到VDD-Vtn，本發(fā)明實(shí)施例的節(jié)點(diǎn)A的電壓在理想情況下能上升到VDD ;此時(shí)第一 NMOS管NO打開，反相輸出時(shí)鐘信號(hào)CLKHB輸出OV的低電平。
[0028]當(dāng)正相輸入時(shí)鐘信號(hào)CLK切換為低電平、反相輸入時(shí)鐘信號(hào)CLKB切換為高電平時(shí)，節(jié)點(diǎn)A則會(huì)升高為2VDD，同時(shí)第四PMOS管P3打開使得第三PMOS管P2的柵極為節(jié)點(diǎn)A的高電平即2VDD，第三PMOS管P2能夠完全隔斷，所以本發(fā)明實(shí)施例能克服現(xiàn)有電路中的NMOS管NNO和NNl使用閾值電壓接近于零的本征管時(shí)其關(guān)斷也不好、會(huì)損失幅度的缺點(diǎn)；此時(shí)第一 PMOS管PO打開，反相輸出時(shí)鐘信號(hào)CLKHB輸出2VDD的高電平。
[0029]正相輸出時(shí)鐘信號(hào)CLKH的工作原理也和反相輸出時(shí)鐘信號(hào)CLKHB完全相同。
[0030]由上可知，本發(fā)明實(shí)施例通過使用門極電壓自舉控制的P型管即第三PMOS管P2和第四PMOS管P3傳輸VDD和隔斷。傳輸VDD時(shí)，門極電壓為OV即通過第三NMOS管N2或第四NMOS管接地，P型管能夠打開從而能有效傳輸；隔斷時(shí)，門極電壓為節(jié)點(diǎn)A或B升高后的電壓，能完全隔斷，節(jié)點(diǎn)B為所述第一電容CO的第二極板。所以本發(fā)明實(shí)施例的輸出時(shí)鐘信號(hào)能夠在理想情況下即沒有寄生電容以及輸出負(fù)載真正實(shí)現(xiàn)時(shí)鐘信號(hào)幅度加倍的效果，即從輸入的VDD變成輸出的2VDD。
[0031]以上通過具體實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種時(shí)鐘幅度加倍電路，其特征在于，包括: 第一 NMOS管、第一 PMOS管和第一電容，所述第一 NMOS管的柵極、所述第一 PMOS管的柵極和所述第一電容的第一極板都連接正相輸入時(shí)鐘信號(hào)，所述第一 NMOS管的源極接地，所述第一 NMOS管的漏極和所述第一 PMOS管的漏極連接在一起并輸出反相輸出時(shí)鐘信號(hào)； 第二 NMOS管、第二 PMOS管和第二電容，所述第二 NMOS管的柵極、所述第二 PMOS管的柵極和所述第二電容的第一極板都連接反相輸入時(shí)鐘信號(hào)，所述第二 NMOS管的源極接地，所述第二 NMOS管的漏極和所述第二 PMOS管的漏極連接在一起并輸出正相輸出時(shí)鐘信號(hào)；所述第一 PMOS管的源極連接所述第二電容的第二極板，所述第二 PMOS管的源極連接所述第一電容的第二極板； 第三PMOS管、第四PMOS管和第三NMOS管，所述第三PMOS管的漏極和所述第四PMOS管的源極都接所述第二電容的第二極板，所述第三PMOS管的柵極、所述第四PMOS管的漏極和所述第三NMOS管的漏極連接在一起，所述第三NMOS管的柵極和所述第四PMOS管的柵極都接所述正相輸入時(shí)鐘信號(hào)，所述第三PMOS管的源極接電源電壓，所述第三NMOS管的源極接地； 第五PMOS管、第六PMOS管和第四NMOS管，所述第五PMOS管的漏極和所述第六PMOS管的源極都接所述第一電容的第二極板，所述第五PMOS管的柵極、所述第六PMOS管的漏極和所述第四NMOS管的漏極連接在一起，所述第四NMOS管的柵極和所述第六PMOS管的柵極都接所述反相輸入時(shí)鐘信號(hào)，所述第五PMOS管的源極接電源電壓，所述第四NMOS管的源極接地。
2.如權(quán)利要求1所述的時(shí)鐘幅度加倍電路，其特征在于:所述正相輸入時(shí)鐘信號(hào)的低電平為0，高電平的電壓值和所述電源電壓的值相等，所述反相輸入時(shí)鐘信號(hào)為所述正相輸入時(shí)鐘信號(hào)的反相信號(hào)；所述正相輸出時(shí)鐘信號(hào)的低電平為O,高電平的電壓值為所述電源電壓的值的2倍，所述反相輸出時(shí)鐘信號(hào)為所述正相輸出時(shí)鐘信號(hào)的反相信號(hào)。
【文檔編號(hào)】H03K17/687GK104518767SQ201410344948
【公開日】2015年4月15日 申請日期:2014年7月18日 優(yōu)先權(quán)日:2014年7月18日
【發(fā)明者】馮國友 申請人:上海華虹宏力半導(dǎo)體制造有限公司