一種新型上電復(fù)位電路的制作方法
【專利摘要】本發(fā)明提供了一種新型上電復(fù)位電路，包括基準(zhǔn)電流源單元、電流鏡單元、延時(shí)單元、掉電檢測(cè)單元和觸發(fā)器單元；所述基準(zhǔn)電流源單元、電流鏡單元、延時(shí)單元、掉電檢測(cè)單元和觸發(fā)器單元依次導(dǎo)線順序連接，所述基準(zhǔn)電流源單元的輸入端與電源連接，所述觸發(fā)器單元的輸出端與復(fù)位控制輸入端連接，所述電流鏡單元的輸出端還與掉電檢測(cè)單元的輸入端連接，所述延時(shí)單元的輸出端還與觸發(fā)器單元的輸入端連接。本發(fā)明上電復(fù)位電路采用pF級(jí)的電容就能實(shí)現(xiàn)100ms以上的復(fù)位時(shí)間，適用于需要較長(zhǎng)復(fù)位時(shí)間的大規(guī)模SoC系統(tǒng)；此外，上電復(fù)位信號(hào)的復(fù)位時(shí)間受溫度影響較小，改善了改POR電路的溫度特性，該電路使用的電阻和電容比較小，有利于片上集成。
【專利說(shuō)明】—種新型上電復(fù)位電路

【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種新型上電復(fù)位電路。

【背景技術(shù)】
[0002]隨著CMOSIC的發(fā)展，片上集成系統(tǒng)(SoC)的集成度越來(lái)越高，功能越來(lái)越復(fù)雜，模擬系統(tǒng)和數(shù)字系統(tǒng)通常集成在同一塊芯片上，并且采用統(tǒng)一的的電源供電。當(dāng)電源上電的時(shí)候，需要一個(gè)復(fù)位信號(hào)來(lái)初始化數(shù)字電路中的存儲(chǔ)單元，如數(shù)字寄存器，以及模擬電路中積分器等等，以確保整個(gè)芯片進(jìn)入正常的工作狀態(tài)。此外，芯片工作過(guò)程中電源電壓過(guò)低時(shí)，也需要復(fù)位信號(hào)來(lái)防止芯片工作在不正常狀態(tài)。因此上電復(fù)位電路(POR)是SoC中不可缺少的組成部分。目前的上電復(fù)位電路中普遍存在復(fù)位信號(hào)的時(shí)間短、復(fù)位信號(hào)時(shí)間長(zhǎng)短受溫度變化的影響大的問(wèn)題。
[0003]中國(guó)專利ZL201320112392.1公開(kāi)了一種用于液晶驅(qū)動(dòng)電路的上電復(fù)位電路，該上電復(fù)位電路通過(guò)M個(gè)依次串聯(lián)的MOS開(kāi)關(guān)組有效延長(zhǎng)其輸出的上電復(fù)位信號(hào)RST維持高電平的時(shí)間，保證緩慢上電的情況下整個(gè)液晶驅(qū)動(dòng)電路能夠可靠地復(fù)位，解決了復(fù)位信號(hào)的時(shí)間短的問(wèn)題，但是復(fù)位信號(hào)時(shí)間長(zhǎng)短仍然受到溫度變化的影響。


【發(fā)明內(nèi)容】

[0004]為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種新型上電復(fù)位電路，該新型上電復(fù)位電路通過(guò)基準(zhǔn)電流源單元、電流鏡單元、延時(shí)單元、掉電檢測(cè)單元以及施密特觸發(fā)器單元解決了復(fù)位信號(hào)時(shí)間短、復(fù)位時(shí)間受溫度變化影響很大的問(wèn)題。
[0005]本發(fā)明通過(guò)以下技術(shù)方案得以實(shí)現(xiàn)。
[0006]本發(fā)明提供的一種新型上電復(fù)位電路，包括基準(zhǔn)電流源單元、電流鏡單元、延時(shí)單元、掉電檢測(cè)單元和觸發(fā)器單元；所述基準(zhǔn)電流源單元、電流鏡單元、延時(shí)單元、掉電檢測(cè)單元和觸發(fā)器單元依次導(dǎo)線順序連接，所述基準(zhǔn)電流源單元的輸入端與電源連接，所述觸發(fā)器單元的輸出端與復(fù)位控制輸入端連接，所述電流鏡單元的輸出端還與掉電檢測(cè)單元的輸入端連接，所述延時(shí)單元的輸出端還與觸發(fā)器單元的輸入端連接。
[0007]所述觸發(fā)器單元為施密特觸發(fā)器單元。
[0008]所述基準(zhǔn)電流源單元包括電容Cl，電阻Rl，PMOS管MP1、MP2，NMOS管麗I?麗5，所述NMOS管MN4的柵極與NMOS管MN5的漏極連接后通過(guò)電容Cl與電源VDD連接；所述PMOS管MPl和MP2的源級(jí)均與電源VDD連接，所述PMOS管MPl和MP2的柵極相連接后與NMOS管MN4的漏極連接，所述NMOS管MN4的漏極與電流鏡單元的輸入端連接；所述PMOS管MPl和MP2的漏級(jí)分別與NMOS管麗1、麗2的漏極連接，所述NMOS管麗I和麗2的柵極相連接后與NMOS管麗I的漏極連接，所述NMOS管麗I的源級(jí)與NMOS管麗3的漏極連接，所述NMOS管MN3的柵極和漏極連接后與NMOS管MN5的柵極連接，所述NMOS管MN2的源級(jí)經(jīng)電阻Rl與接地點(diǎn)VSS連接，所述NMOS管麗3、MN4、麗5的源級(jí)均與接地點(diǎn)VSS連接。
[0009]所述電流鏡單元包括PMOS管MP3?MP6，NMOS管MN6?MN9，所述PMOS管MP3?MP6的源級(jí)均與電源VDD連接，所述PMOS管MP3的柵極與基準(zhǔn)電流源單元的輸出端連接，所述PMOS管MP3的漏極與NMOS管MN6的漏極連接，所述NMOS管MN6和MN7的柵極相連接后與NMOS管MN6的漏極連接，所述NMOS管MN7的漏極與PMOS管MP4的漏極連接，所述PMOS管MP4和MP5的柵極相連接后與PMOS管MP4的漏極連接，所述PMOS管MP5的漏極與NMOS管MN8的漏極連接，所述NMOS管MN8和MN9的柵極相連接后與NMOS管MN8的漏極連接，所述NMOS管MN8的漏極還與掉電檢測(cè)單元的輸入端連接，所述NMOS管MN9的漏極與PMOS管MP6的漏極連接，所述PMOS管MP6的柵極與漏極相連接后與延時(shí)單元的輸入端連接，所述NMOS管MN6?MN9的源級(jí)均與接地點(diǎn)VSS連接。
[0010]所述延時(shí)單元包括PMOS管MP7和電容C2，所述PMOS管MP7的源級(jí)與電源VDD連接，柵極與電流鏡單元的輸出端連接，PMOS管MP7的漏極經(jīng)過(guò)電容C2與接地點(diǎn)VSS連接，所述PMOS管MP7的漏極還分別與掉電檢測(cè)單元、觸發(fā)器單元的輸入端連接。
[0011]所述掉電檢測(cè)單元包括PMOS管MP8?MP9，NMOS管麗10，電阻R2和二極管Dl ;所述PMOS管MP8的源級(jí)分別與延時(shí)單元的輸出端、觸發(fā)器單元的輸入端連接，PMOS管MP8的柵極與NMOS管MNlO的漏極連接后與PMOS管MP9的漏極連接，所述PMOS管MP9的源級(jí)與電源VDD連接，柵極經(jīng)電阻R2與電源VDD連接，所述PMOS管MP9的柵極還與二極管Dl的正極連接，所述二極管Dl的負(fù)極與接地點(diǎn)VSS連接，所述PMOS管MP8的漏極和NMOS管麗10的源級(jí)均與接地點(diǎn)VSS連接。
[0012]所述觸發(fā)器單元包括PMOS管MPlO?MP13，NMOS管MNll?MN14，所述PMOS管MP10、MP13和NMOS管MN13的源級(jí)均與電源VDD連接，所述PMOS管MP10、MPll和NMOS管麗11、麗12的柵極相連接后與延時(shí)單元和掉電檢測(cè)單元的輸出端連接；所述PMOS管MPlO的漏極與PMOS管MPll的源級(jí)連接后與PMOS管MP12的源級(jí)連接；所述PMOS管MP12的漏極與接地點(diǎn)VSS連接，PMOS管MP12的柵極與NMOS管MN13的柵極相連接后分別與PMOS管MPll的漏極、NMOS管麗11的漏極、PMOS管MP13的柵極和NMOS管麗14的柵極連接；所述NMOS管MNll的源級(jí)和NMOS管MN12的漏極連接后與NMOS管MN13的漏極連接，所述PMOS管MP13和NMOS管麗14的漏極連接后與復(fù)位控制輸入端連接，所述NMOS管麗12和麗14的源級(jí)與接地點(diǎn)VSS連接。
[0013]本發(fā)明的有益效果在于:上電復(fù)位電路主要由基準(zhǔn)電流源單元、電流鏡單元、延時(shí)單元、掉電檢測(cè)單元以及施密特觸發(fā)器單元五個(gè)模塊構(gòu)成。該P(yáng)OR電路采用pF級(jí)的電容就能實(shí)現(xiàn)10ms以上的復(fù)位時(shí)間，適用于需要較長(zhǎng)復(fù)位時(shí)間的大規(guī)模SoC系統(tǒng)；此外由于基準(zhǔn)電流源單元的引入，使得上電復(fù)位信號(hào)的復(fù)位時(shí)間受溫度影響較小，改善了改POR電路的溫度特性，該電路使用的電阻和電容比較小，有利于片上集成。

【專利附圖】

【附圖說(shuō)明】
[0014]圖1是本發(fā)明的原理框圖；
[0015]圖2是本發(fā)明基準(zhǔn)電流源單元的電路圖；
[0016]圖3是本發(fā)明電流鏡單元的電路圖；
[0017]圖4是本發(fā)明延時(shí)單元的電路圖；
[0018]圖5是本發(fā)明掉電檢測(cè)單元的電路圖；
[0019]圖6是本發(fā)明觸發(fā)器單元的電路圖；
[0020]圖中:101-基準(zhǔn)電流源單元，102-電流鏡單元，103-延時(shí)單元，104-掉電檢測(cè)單元，105-觸發(fā)器單元。

【具體實(shí)施方式】
[0021]下面進(jìn)一步描述本發(fā)明的技術(shù)方案，但要求保護(hù)的范圍并不局限于所述。
[0022]如圖1所示的一種新型上電復(fù)位電路，包括基準(zhǔn)電流源單元101、電流鏡單元102、延時(shí)單元103、掉電檢測(cè)單元104和觸發(fā)器單元105 ;所述基準(zhǔn)電流源單元101、電流鏡單元102、延時(shí)單元103、掉電檢測(cè)單元104和觸發(fā)器單元105依次導(dǎo)線順序連接，所述基準(zhǔn)電流源單元101的輸入端與電源連接，所述觸發(fā)器單元105的輸出端與復(fù)位控制輸入端連接，所述電流鏡單元102的輸出端還與掉電檢測(cè)單元104的輸入端連接，所述延時(shí)單元103的輸出端還與觸發(fā)器單元105的輸入端連接。
[0023]所述觸發(fā)器單元105為施密特觸發(fā)器單元。
[0024]如圖2所示的基準(zhǔn)電流源單元101，所述基準(zhǔn)電流源單元101包括電容Cl，電阻Rl，PMOS管MP1、MP2，NMOS管MNl?MN5，所述NMOS管MN4的柵極與NMOS管MN5的漏極連接后通過(guò)電容Cl與電源VDD連接；所述PMOS管MPl和MP2的源級(jí)均與電源VDD連接，所述PMOS管MPl和MP2的柵極相連接后與NMOS管MN4的漏極連接，所述NMOS管MN4的漏極與電流鏡單元102的輸入端連接；所述PMOS管MPl和MP2的漏級(jí)分別與NMOS管麗1、麗2的漏極連接，所述NMOS管MNl和MN2的柵極相連接后與NMOS管MNl的漏極連接，所述NMOS管麗I的源級(jí)與NMOS管麗3的漏極連接，所述NMOS管麗3的柵極和漏極連接后與NMOS管麗5的柵極連接，所述NMOS管麗2的源級(jí)經(jīng)電阻Rl與接地點(diǎn)VSS連接，所述NMOS管麗3、MN4、麗5的源級(jí)均與接地點(diǎn)VSS連接?；鶞?zhǔn)電流源單元101具有一階溫度補(bǔ)償，因而溫度變化對(duì)復(fù)位信號(hào)的復(fù)位時(shí)間影響較小，所以通過(guò)適當(dāng)調(diào)節(jié)相關(guān)參數(shù)，就能得到一個(gè)具有一階溫度補(bǔ)償?shù)幕鶞?zhǔn)電流。
[0025]如圖3所示的基準(zhǔn)電流源單元102，所述電流鏡單元102包括PMOS管MP3?MP6，NMOS管MN6?MN9，所述PMOS管MP3?MP6的源級(jí)均與電源VDD連接，所述PMOS管MP3的柵極與基準(zhǔn)電流源單元101的輸出端連接，所述PMOS管MP3的漏極與NMOS管MN6的漏極連接，所述NMOS管MN6和MN7的柵極相連接后與NMOS管MN6的漏極連接，所述NMOS管MN7的漏極與PMOS管MP4的漏極連接，所述PMOS管MP4和MP5的柵極相連接后與PMOS管MP4的漏極連接，所述PMOS管MP5的漏極與NMOS管MN8的漏極連接，所述NMOS管MN8和MN9的柵極相連接后與NMOS管MN8的漏極連接，所述NMOS管MN8的漏極還與掉電檢測(cè)單元104的輸入端連接，所述NMOS管MN9的漏極與PMOS管MP6的漏極連接，所述PMOS管MP6的柵極與漏極相連接后與延時(shí)單元103的輸入端連接，所述NMOS管MN6?MN9的源級(jí)均與接地點(diǎn)VSS連接。
[0026]如圖4所示的基準(zhǔn)電流源單元103，所述延時(shí)單元103包括PMOS管MP7和電容C2，所述PMOS管MP7的源級(jí)與電源VDD連接，柵極與電流鏡單元102的輸出端連接，PMOS管MP7的漏極經(jīng)過(guò)電容C2與接地點(diǎn)VSS連接，所述PMOS管MP7的漏極還分別與掉電檢測(cè)單元104、觸發(fā)器單元105的輸入端連接。
[0027]如圖5所示的基準(zhǔn)電流源單元104,所述掉電檢測(cè)單元104包括PMOS管MP8?MP9,NM0S管麗10，電阻R2和二極管Dl ;所述PMOS管MP8的源級(jí)分別與延時(shí)單元103的輸出端、觸發(fā)器單元105的輸入端連接，PMOS管MP8的柵極與NMOS管麗10的漏極連接后與PMOS管MP9的漏極連接，所述PMOS管MP9的源級(jí)與電源VDD連接，柵極經(jīng)電阻R2與電源VDD連接，所述PMOS管MP9的柵極還與二極管Dl的正極連接，所述二極管Dl的負(fù)極與接地點(diǎn)VSS連接，所述PMOS管MP8的漏極和NMOS管麗10的源級(jí)均與接地點(diǎn)VSS連接。
[0028]如圖6所示的基準(zhǔn)電流源單元105，所述觸發(fā)器單元105包括PMOS管MPlO?MP13, NMOS管MNll?MN14，所述PMOS管MP10、MP13和NMOS管MN13的源級(jí)均與電源VDD連接，所述PMOS管MP10、MP11和NMOS管麗11、麗12的柵極相連接后與延時(shí)單元103和掉電檢測(cè)單元104的輸出端連接；所述PMOS管MPlO的漏極與PMOS管MPll的源級(jí)連接后與PMOS管MP12的源級(jí)連接；所述PMOS管MP12的漏極與接地點(diǎn)VSS連接，PMOS管MP12的柵極與NMOS管MN13的柵極相連接后分別與PMOS管MPll的漏極、NMOS管MNll的漏極、PMOS管MP13的柵極和NMOS管麗14的柵極連接；所述NMOS管麗11的源級(jí)和NMOS管麗12的漏極連接后與NMOS管麗13的漏極連接，所述PMOS管MP13和NMOS管麗14的漏極連接后與復(fù)位控制輸入端連接，所述NMOS管麗12和麗14的源級(jí)與接地點(diǎn)VSS連接。
[0029]本發(fā)明在實(shí)際工作過(guò)程中，基準(zhǔn)電流源單元101產(chǎn)生具有一階溫度補(bǔ)償?shù)幕鶞?zhǔn)電流，電流鏡單元102復(fù)制并等比例減小該基準(zhǔn)電流,這樣給延時(shí)單元充電的電流只有nA級(jí)，從而采用一個(gè)PF級(jí)的電容就能得到復(fù)位時(shí)間為10ms以上的復(fù)位信號(hào)。
[0030]當(dāng)電源電壓低于開(kāi)啟電壓時(shí)，基準(zhǔn)電流源處于關(guān)斷狀態(tài)，延時(shí)單元103中的PMOS開(kāi)關(guān)管MP7的漏級(jí)電壓Va為低，Reset信號(hào)輸出也為零；當(dāng)電源電壓繼續(xù)上升，基準(zhǔn)電流源開(kāi)始工作，延時(shí)單元103中的PMOS開(kāi)關(guān)管MP7開(kāi)始給電容C2充電，從而PMOS開(kāi)關(guān)管MP7的漏級(jí)電壓Va開(kāi)始增大，直至大于觸發(fā)器單元105的高轉(zhuǎn)換點(diǎn)電壓，Reset信號(hào)翻轉(zhuǎn)，輸出為高。Reset信號(hào)的持續(xù)時(shí)間與流過(guò)PMOS開(kāi)關(guān)管MP7的電流，電容C2以及觸發(fā)器單元105的高轉(zhuǎn)換點(diǎn)電壓有關(guān)，流過(guò)PMOS開(kāi)關(guān)管MP7的電流越小，電容C2越大，觸發(fā)器單元105的高轉(zhuǎn)換點(diǎn)電壓值越大，Reset信號(hào)的持續(xù)時(shí)間就越長(zhǎng)。
[0031]正常工作情況下，掉電檢測(cè)單元104不工作，因?yàn)榈綦姍z測(cè)單元104中電阻R2上的壓降使PMOS開(kāi)關(guān)管MP9導(dǎo)通，PMOS開(kāi)關(guān)管MP9漏極電壓Vb就被拉到電源電壓VDD，從而關(guān)斷PMOS開(kāi)關(guān)管MP8。當(dāng)電源電壓出現(xiàn)擾動(dòng)且低于掉電檢測(cè)閾值電壓時(shí)，PMOS開(kāi)關(guān)管MP9關(guān)斷，NMOS開(kāi)關(guān)管MNlO拉低PMOS開(kāi)關(guān)管MP9漏極電壓VB，PM0S開(kāi)關(guān)管MP8對(duì)電容C2進(jìn)行快速放電，PMOS開(kāi)關(guān)管MP7的漏級(jí)于觸發(fā)器單元105的低轉(zhuǎn)換點(diǎn)電壓時(shí)，產(chǎn)生Reset信號(hào)。通過(guò)調(diào)整PMOS開(kāi)關(guān)管MP10-MP12和NMOS開(kāi)關(guān)管MN11-MN13的尺寸，可以改變低轉(zhuǎn)換點(diǎn)電壓和高轉(zhuǎn)換點(diǎn)電壓的值。當(dāng)電源電壓低于掉電檢測(cè)單元104的閾值電壓時(shí)，持續(xù)多久時(shí)間就可以被檢測(cè)到取決于PMOS開(kāi)關(guān)管MP8釋放掉電容C2上的電荷的時(shí)間為掉電檢測(cè)單元104可以檢測(cè)的電源擾動(dòng)的最短時(shí)間。
【權(quán)利要求】
1.一種新型上電復(fù)位電路，包括基準(zhǔn)電流源單元(101)、電流鏡單元(102)、延時(shí)單元(103)、掉電檢測(cè)單元(104)和觸發(fā)器單元(105)，其特征在于:所述基準(zhǔn)電流源單元(101)、電流鏡單元(102)、延時(shí)單元(103)、掉電檢測(cè)單元(104)和觸發(fā)器單元(105)依次導(dǎo)線順序連接，所述基準(zhǔn)電流源單元(101)的輸入端與電源連接，所述觸發(fā)器單元(105)的輸出端與復(fù)位控制輸入端連接，所述電流鏡單元(102)的輸出端還與掉電檢測(cè)單元(104)的輸入端連接，所述延時(shí)單元(103)的輸出端還與觸發(fā)器單元(105)的輸入端連接。
2.如權(quán)利要求1所述的新型上電復(fù)位電路，其特征在于:所述觸發(fā)器單元(105)為施密特觸發(fā)器單元。
3.如權(quán)利要求1所述的新型上電復(fù)位電路，其特征在于:所述基準(zhǔn)電流源單元(101)包括電容Cl，電阻Rl，PMOS管MPl、MP2，NMOS管MNl?MN5，所述NMOS管MN4的柵極與NMOS管麗5的漏極連接后通過(guò)電容Cl與電源VDD連接；所述PMOS管MPl和MP2的源級(jí)均與電源VDD連接，所述PMOS管MPl和MP2的柵極相連接后與NMOS管MN4的漏極連接，再與PMOS管MP2的漏極連接，所述NMOS管MN4的漏極與電流鏡單元(102)的輸入端連接；所述PMOS管MPl和MP2的漏級(jí)分別與NMOS管麗1、麗2的漏極連接，所述NMOS管麗I和麗2的柵極相連接后與NMOS管麗I的漏極連接，所述NMOS管麗I的源級(jí)與NMOS管麗3的漏極連接，所述NMOS管MN3的柵極和漏極連接后與NMOS管MN5的柵極連接，所述NMOS管MN2的源級(jí)經(jīng)電阻Rl與接地點(diǎn)VSS連接，所述NMOS管麗3、MN4、麗5的源級(jí)均與接地點(diǎn)VSS連接。
4.如權(quán)利要求1所述的新型上電復(fù)位電路，其特征在于:所述電流鏡單元(102)包括PMOS管MP3?MP6，NMOS管MN6?MN9，所述PMOS管MP3?MP6的源級(jí)均與電源VDD連接，所述PMOS管MP3的柵極與基準(zhǔn)電流源單元(101)的輸出端連接，所述PMOS管MP3的漏極與NMOS管MN6的漏極連接，所述NMOS管MN6和MN7的柵極相連接后與NMOS管MN6的漏極連接，所述NMOS管麗7的漏極與PMOS管MP4的漏極連接，所述PMOS管MP4和MP5的柵極相連接后與PMOS管MP4的漏極連接，所述PMOS管MP5的漏極與NMOS管MN8的漏極連接，所述NMOS管MN8和MN9的柵極相連接后與NMOS管MN8的漏極連接，所述NMOS管MN8的漏極還與掉電檢測(cè)單元(104)的輸入端連接，所述NMOS管MN9的漏極與PMOS管MP6的漏極連接，所述PMOS管MP6的柵極與漏極相連接后與延時(shí)單元(103)的輸入端連接，所述NMOS管MN6?MN9的源級(jí)均與接地點(diǎn)VSS連接。
5.如權(quán)利要求1所述的新型上電復(fù)位電路，其特征在于:所述延時(shí)單元(103)包括PMOS管MP7和電容C2，所述PMOS管MP7的源級(jí)與電源VDD連接，柵極與電流鏡單元(102)的輸出端連接，PMOS管MP7的漏極經(jīng)過(guò)電容C2與接地點(diǎn)VSS連接，所述PMOS管MP7的漏極還分別與掉電檢測(cè)單元(104)、觸發(fā)器單元(105)的輸入端連接。
6.如權(quán)利要求1所述的新型上電復(fù)位電路，其特征在于:所述掉電檢測(cè)單元(104)包括PMOS管MP8?MP9，NMOS管麗10，電阻R2和二極管Dl ;所述PMOS管MP8的源級(jí)分別與延時(shí)單元(103)的輸出端、觸發(fā)器單元(105)的輸入端連接，PMOS管MP8的柵極與NMOS管MNlO的漏極連接后與PMOS管MP9的漏極連接，所述PMOS管MP9的源級(jí)與電源VDD連接，柵極經(jīng)電阻R2與電源VDD連接，所述PMOS管MP9的柵極還與二極管Dl的正極連接，所述二極管Dl的負(fù)極與接地點(diǎn)VSS連接，所述PMOS管MP8的漏極和NMOS管麗10的源級(jí)均與接地點(diǎn)VSS連接。
7.如權(quán)利要求2所述的新型上電復(fù)位電路，其特征在于:所述觸發(fā)器單元(105)包括PMOS 管 MPlO ?MP13，NMOS 管 MNll ?MN14，所述 PMOS 管 MP10、MP13 和 NMOS 管 MN13 的源級(jí)均與電源VDD連接，所述PMOS管MP10、MP11和NMOS管麗11、麗12的柵極相連接后與延時(shí)單元(103)和掉電檢測(cè)單元(104)的輸出端連接；所述PMOS管MPlO的漏極與PMOS管MPll的源級(jí)連接后與PMOS管MP12的源級(jí)連接；所述PMOS管MP12的漏極與接地點(diǎn)VSS連接，PMOS管MP12的柵極與NMOS管MN13的柵極相連接后分別與PMOS管MPll的漏極、NMOS管麗11的漏極、PMOS管MP13的柵極和NMOS管麗14的柵極連接；所述NMOS管麗11的源級(jí)和NMOS管麗12的漏極連接后與NMOS管麗13的漏極連接，所述PMOS管MP13和NMOS管MN14的漏極連接后與復(fù)位控制輸入端連接，所述NMOS管MN12和MN14的源級(jí)與接地點(diǎn)VSS連接。
【文檔編號(hào)】H03K17/22GK104135255SQ201410373318
【公開(kāi)日】2014年11月5日 申請(qǐng)日期:2014年7月30日 優(yōu)先權(quán)日:2014年7月30日
【發(fā)明者】楊潔, 鄒江, 彭僑 申請(qǐng)人:遵義師范學(xué)院