用于同步鎖相環(huán)的裝置和方法
【專利摘要】提供了用于同步鎖相環(huán)(PLL)的裝置和方法。在一些實現方式中，分數N合成器包括PLL和控制所述PLL的分頻值的控制電路。所述控制電路包括插值器、復位相位調節(jié)計算器以及同步電路。插值器能夠控制PLL的分頻值的分數部分。復位相位調節(jié)計算器可以包括用于自所述分數N合成器的初始化起對所述參考時鐘信號的周期數進行計數的計數器，并且所述復位相位調節(jié)計算器能夠基于所述計數來產生相位調節(jié)信號。同步電路可以響應于同步信號而同步PLL，并且能夠對由相位調節(jié)信號指示的同步相位誤差進行校正。
【專利說明】用于同步鎖相環(huán)的裝置和方法

【技術領域】
[0001]本發(fā)明的實施方案涉及電子系統(tǒng)，尤其涉及鎖相環(huán)（PLL)的同步。

【背景技術】
[0002] 鎖相環(huán)（PLL)能夠用于各種應用，用來產生對于參考時鐘信號具有受控的相位頻 率關系的輸出時鐘信號。PLL能夠用于例如遠程通信系統(tǒng)和/或芯片間通信。
[0003]能夠利用具有嵌入到PLL的反饋環(huán)中的整數分頻器的PLL來實現整數N頻率合成 器。整數N頻率合成器能夠通過選擇分頻器的整數分頻值N按參考頻率的步同步輸出頻率。 例如，在穩(wěn)態(tài)下，合成器的輸出時鐘信號的頻率應當是參考時鐘信號的頻率的N倍。另外， 在整數N頻率合成器中，在穩(wěn)態(tài)下，輸出時鐘信號應當對于參考時鐘信號的每個周期具有N 個周期。因此，參考時鐘信號的上升沿能夠與輸出時鐘信號的上升沿同步。
[0004]為提供輸出頻率調節(jié)的細微步，能夠使用分數N合成器。與使用整數分頻值的整 數N頻率合成器相比，分數N合成器容許分數分頻值。在穩(wěn)態(tài)下，合成器的輸出時鐘信號的 頻率應當是參考時鐘信號頻率的N+F/M倍，其中N是分頻值的整數部分，且F/M是分頻值的 分數部分。
[0005]在一些構造中，插值器能夠用于產生分頻值的分數部分。例如，插值器的輸出可以 包括具有由F/M給定的平均值的整數分頻值序列，其中F是分數部分的分子，并且M是分數 部分的分母。


【發(fā)明內容】

[0006]在一個方案中，裝置包括第一鎖相環(huán)（PLL)，其構造為接收參考時鐘信號且產生輸 出時鐘信號。第一PLL包括構造為接收分頻信號的可編程分頻器，并且輸出時鐘信號的頻 率與參考時鐘信號的頻率之比關于分頻信號而變化。裝置還包括第一控制電路，其構造為 產生分頻信號。第一控制電路包括插值器，所述插值器基于分數分子信號且基于模量信號 來產生插值信號，并且所述第一控制電路構造為基于插值信號來產生分頻信號。第一控制 電路還包括復位相位調節(jié)計算器，其構造為產生相位調節(jié)信號并且接收初始化信號。復位 相位調節(jié)計算器包括構造為對參考時鐘信號的周期數進行計數的計數器，并且計數器構造 為通過初始化信號而被復位。相位調節(jié)信號基于計數器的計數。第一控制電路還包括同步 電路，其構造為響應于同步信號而同步第一PLL，其中同步電路構造為對由相位調節(jié)信號指 示的同步相位誤差進行校正。
[0007]在另一方案中，提供了時鐘信號產生的電子實現方法。該方法包括：利用PLL，基 于參考時鐘信號來產生輸出時鐘信號；利用初始化信號來復位計數器；利用計數器對參考 時鐘信號的周期數進行計數；基于計數器的計數來產生相位調節(jié)信號；利用插值器來控制 PLL的分頻信號；將同步信號接收到同步電路中；利用同步電路，響應于同步信號而同步 PLL;以及利用同步電路對由相位調節(jié)信號指示的同步相位誤差進行校正。

【專利附圖】

【附圖說明】
[0008] 圖1是分數N合成器的一個實施方案的示意性框圖。
[0009] 圖2是包括多個分數N合成器的時鐘合成系統(tǒng)的一個實施方案的示意性框圖。
[0010] 圖3是分數N合成器的另一實施方案的示意性框圖。
[0011] 圖4是根據一個實施方案的通信系統(tǒng)的示意性框圖。
[0012] 圖5是分數N合成器的另一實施方案的示意性框圖。

【具體實施方式】
[0013]下面對實施方案的詳細說明提供了本發(fā)明的具體實施方案的各種描述。然而，本 發(fā)明能夠以如權利要求所限定和涵蓋的多種不同方式來具體實施。在該說明書中，參考了 附圖，在附圖中相似的附圖標記可以指示相同或功能上相似的元件。
[0014]分數N合成器可以用于各種電子系統(tǒng)，因為它們使得可以在寬范圍的參考時鐘頻 率上有相對小的輸出頻率步。然而，在缺乏同步的情況下，分數N合成器中的PLL會不可預 測地鎖定到參考時鐘信號的多個可能相位中的一個。
[0015] 在一些電子系統(tǒng)中，期望的是將PLL的輸出時鐘信號的相位同步到與參考時鐘信 號已知的關系。例如，在頻率跳躍無線通信系統(tǒng)中，每當本地振蕩器的頻率變化時，本地振 蕩器可以保持與參考時鐘信號的同相關系。此外，在多PLL系統(tǒng)中，在PLL的輸出時鐘信號 之間保持同相關系是重要的。
[0016]本文提供了用于同步PLL的裝置和方法。在一些實現中，分數N合成器包括PLL和控制PLL的分頻值的控制電路?？刂齐娐房梢园ú逯灯?、復位相位調節(jié)計算器以及同 步電路。插值器能夠用于基于分數分子信號和分數分母或模量信號來控制分頻值的分數部 分。復位相位調節(jié)計算器能夠用于確定在參考時鐘信號的特定周期中與同步PLL相關聯的 PLL的相位誤差。例如，復位相位調節(jié)計算器可以包括用于自分數N合成器被初始化起對參 考時鐘信號的周期數進行計數的計數器，并且復位相位調節(jié)計算器能夠基于該計數來產生 相位調節(jié)信號。同步電路可以響應于同步信號而對PLL進行同步，并且能夠對由相位調節(jié) 信號指示的同步相位誤差進行校正。
[0017] 同步電路能夠以各種方式同步PLL并且校正同步相位誤差。例如，在一些實現中， 同步電路可以響應于同步信號而將插值器復位成已知狀態(tài)，并且此后將插值器的狀態(tài)調節(jié) 由相位調節(jié)信號指示的量。然而，其他構造是可能的。例如，在一種實現方式中，PLL的輸 出時鐘信號提供給混合器，混合器處于具有數字相位旋轉電路的信號路徑中，并且同步電 路能夠通過將數字相位旋轉電路的狀態(tài)調節(jié)由相位調節(jié)信號指示的量來同步PLL。在另一 實現方式中，插值器是利用西格瑪德爾塔調制器來實現的，并且通過調節(jié)西格瑪德爾塔調 制器的積分器的起始值來校正同步相位誤差。
[0018] 能夠在參考時鐘信號的任意周期內同步本文的分數N合成器。相反，一些常規(guī)的 分數N合成器能夠提供有限的同步機會，諸如僅在參考時鐘信號的多個周期之后允許同 步。然而，這種延遲在一些系統(tǒng)中是不可接受的。例如，使用1HZ頻率步的分數N合成器必 須在可用的同步機會之間等待一秒。
[0019]本文的同步方案還能夠用于同步多個分數N合成器，使得合成器的輸出時鐘信號 具有關于參考時鐘信號的共同相位關系。
[0020] 在一些構造中，分數N合成器的控制電路還能夠用于提供關于參考時鐘信號的期 望相移。例如，在一些實現方式中，復位相位調節(jié)計算器還包括用于控制PLL的輸出時鐘信 號相對于參考時鐘信號的相移的相移輸入。例如，相位調節(jié)信號能夠基于指示期望相移的 相移信號和與在特定參考時鐘信號周期內同步PLL相關聯的相位誤差之和。
[0021] 此外，在一些實現中，即使在PLL已經被禁用或鎖定到不同頻率之后，分數N合成 器也能夠保持關于參考時鐘信號同步。例如，在一些實現中，即使在PLL和/或分數N合 成器的其他電路系統(tǒng)被禁用之后，合成器的復位相位調節(jié)計算器中的計數器也能夠保持啟 用并且能夠繼續(xù)計數。隨后，當PLL啟用時，復位相位調節(jié)計算器能夠用于產生相位調節(jié)信 號，相位調節(jié)信號能夠用于將PLL的輸出時鐘信號與參考時鐘信號同步。
[0022] 圖1是分數N合成器10的一個實施方案的示意性框圖。分數N合成器10包括 PLL1和控制電路2。
[0023] PLL1產生輸出時鐘信號0^_并且接收參考時鐘信號CLKkef、啟用信號EN以及分 頻信號DIV。PLL1能夠基于分頻信號DIV將輸出時鐘信號CLK^分頻以產生反饋時鐘信 號CLKfbk。PLL1能夠通過將反饋時鐘信號CLKfbk與參考時鐘信號CLKkef比較來產生誤差信 號，并且誤差信號能夠用于控制輸出時鐘信號CLKOTT的頻率。
[0024] 在圖示的構造中，控制電路2接收參考時鐘信號CLKkef、分數分子信號F、分數分母 或模量信號M、整數分頻信號N、初始化信號INIT、同步信號SYNC、相移信號PSHIFT和啟用信 號EN?？刂齐娐?包括復位相位調節(jié)計算器3、同步電路4以及分數插值器5。復位相位調 節(jié)計算器3包括計數器6。
[0025] 分數N合成器10能夠用于將輸出時鐘信號CLKOTT的頻率控制到參考時鐘信號 CLKkef，的頻率的大約N+F/M倍，其中N是整數分頻信號N的值，F是分數分子信號F的值，并 且M是模量信號M的值。
[0026] 插值器5能夠用于產生對應于分頻信號DIV的分數部分的插值信號。例如，插值 信號能夠與整數分頻信號N相加以產生分頻信號DIV。在一些實現中，分頻信號DIV具有整 數值，其隨時間而變化從而提供由分數分子信號F、模量信號M和整數分頻信號N指示的平 均分頻值。例如，為了實現11. 5的分頻比，分頻信號DIV對于一半時間具有值11，并且對于 一半時間具有值12。
[0027] 在一個實施方案中，插值器5包括西格瑪德爾塔調制器。使用用于插值的西格瑪 德爾塔調制器能夠相對于其輸出在兩種狀態(tài)之間周期性交變的插值器來減少或去除頻率 邊帶或分路。例如，西格瑪德爾塔調制器的輸出能夠相對頻繁地變化，從而將與插值相關聯 的噪聲移位到能夠通過PLL1濾波的相對高頻。
[0028] 如圖1所示，在一些實現中，反饋時鐘信號CLKfbk能夠提供給控制電路2以輔助控 制PLL1。例如，在一種實現中，反饋時鐘信號CLKfbk對插值器5的狀態(tài)元件的至少部分定 時鐘，使得插值器5的定時由反饋時鐘信號CLKfbk來控制。
[0029] 控制電路2接收初始化信號INIT，其能夠用于將控制電路2初始化成已知狀態(tài)。 在一些實現中，初始化信號INIT用于復位計數器6的計數，諸如復位成計數值0。此后，計 數器6能夠自分數N合成器10初始化起對參考時鐘信號CLKkef的周期數進行計數。另外， 復位相位調節(jié)計算器3能夠使用由計數器6產生的計數信號來產生相位調節(jié)信號，該相位 調節(jié)信號指示與在參考時鐘信號CLKkef的特定周期上同步PLL相關聯的相位誤差。
[0030] 另外，如圖1所示，控制電路2接收同步信號SYNC。響應于同步信號SYNC的啟動， 同步電路4能夠同步PLL1。例如，在一些實現中，同步電路4能夠響應于同步信號SYNC而 復位插值器5。另外，同步電路4能夠將插值器5的狀態(tài)調節(jié)由相位調節(jié)信號指示的量，從 而校正PLL1的輸出相位以解釋與在參考時鐘信號CLKkef的特定周期內同步PLL1相關聯 的相位誤差。
[0031] 圖示的控制電路2能夠用于在參考時鐘信號CLKkef的任意周期內同步分數N合成 器的PLL。相反，一些常規(guī)的分數N合成器能夠提供有限的同步機會，諸如要求在參考時鐘 信號CLKkef的多個周期之后同步。
[0032] 在圖示的構造中，控制電路2接收相移信號PSHIFT，其能夠用于提供輸出時鐘信號 CLKOTT與參考時鐘信號CLKkef之間的期望相移。在一些構造中，復位相位調節(jié)計算器3通過 將相移信號PSHIFT和與在特定周期上同步PLL相關聯的相位誤差信號相加來產生相位調節(jié) 信號。因此，當同步電路4復位插值器5時，能夠調節(jié)輸出時鐘信號CLKOTT的相位以解釋與 同步相關聯的相位誤差和由相移信號PSHIFT指示的相移。
[0033] 分數N合成器10能夠構造為即使當PLL1已經被禁用或鎖定到不同頻率時也能 夠保持同步。例如，在一些構造2,分數N合成器10能夠接收啟用信號EN，其能夠用于禁用 分數N合成器的各電路，包括例如控制電路2和/或PLL1的部分，諸如PLL的振蕩器、相 位檢測器和/或分頻器。然而，在一些實現中，即使在PLL1和/或控制電路2的其他部分 被禁用時，復位相位調節(jié)計算器3的計數器6也能夠保持啟用并且能夠繼續(xù)計數。此后，能 夠確定啟用信號EN，并且復位相位調節(jié)計算器3能夠用于基于計數器6的計數來產生相位 調節(jié)信號。當確定同步信號SYNC時，同步電路4能夠用于復位插值器5并且調節(jié)插值器的 狀態(tài)以解釋與在參考時鐘信號CLKkef的特定周期上同步分數N合成器10相關聯的相位誤 差。
[0034] 圖2是包括多個分數N合成器10a、10b、10c的時鐘合成系統(tǒng)20的一個實施方案 的示意性框圖。
[0035] 第一分數N合成器10a包括第一PLLla和第一控制電路2a。另外，第二分數N合 成器l〇b包括第二PLLlb和第二控制電路2b。此外，第三分數N合成器10c包括第三PLL lc和控制電路2c。
[0036] 雖然圖示出時鐘合成系統(tǒng)20包括三個時鐘合成器，但是時鐘合成系統(tǒng)20能夠適 于包括更多或更少的合成器。在一些構造中，第一、第二和第三分數N合成器10a-l〇C設置 在單獨的集成電路（1C)上。
[0037] 在圖示的構造中，第一、第二和第三分數N合成器10a-l〇C各自接收參考時鐘信號 CLKkef、分數分子信號F、模量信號M、整數分頻信號N、初始化信號INIT和同步信號SYNC。另 夕卜，第一分數N合成器10a已經構造成接收第一相移信號PSHIFT1，第二分數N合成器10b已 經構造為接收第二相移信號PSHIFT2，并且第三分數N合成器10c已經構造為接收第三相移信 號PSHIFT3。此夕卜，第一、第二和第三分數N合成器10a-10c已經構造為產生不同的輸出時鐘 信號。例如，第一分數N合成器10a產生第一輸出時鐘信號CLK〇UT1，第二分數N合成器10b 產生第二輸出時鐘信號CLKQUT2，并且第三分數N合成器10c產生第三輸出時鐘信號CLKQUT3。
[0038] 即使當相移信號PSHIFT1_PSHIFT3具有相同值時，在不同步的情況下，第一、第二和第 三分數N合成器10a-l〇C能夠具有鎖定到參考時鐘信號CLKkef的不同相位的輸出時鐘信號。
[0039] 圖示的構造能夠用于將第一、第二和第三分數N合成器10a-l〇C同步成關于參考 時鐘信號CLKkff的共同輸出相位。
[0040] 例如，第一、第二和第三分數N合成器10a-l〇C各自接收初始化信號INIT。以之前 參照圖1描述的類似的方式，初始化信號INIT能夠用于初始化或復位與合成器的復位相位 調節(jié)計算器相關聯的計數器初始狀態(tài)。
[0041] 此后，當確定同步信號SYNC時，能夠基于計數值來校正PLLla-lc的輸出相位以 解釋與在特定參考時鐘周期上同步合成器相關聯的相位誤差。在一些實現中，同步信號能 夠在不同時間應用于分數N合成器10a-l〇C，諸如在參考時鐘信號CLKkef的不同周期內。在 分別利用控制電路2a_2c將PLLla-lc同步之后，當相移信號具有相同的值時，PLLla-lc 可以具有相對于彼此的大約相同的輸出相位。例如，控制電路2a_2c可以包括計數器，在初 始化期間該計數器能夠復位成已知值，此后，能夠基于控制電路的計數器的計數來調節(jié)插 值器的狀態(tài)。
[0042] 能夠如上文描述分數N合成器10a-10c的另外的細節(jié)。
[0043] 雖然圖2示出了包括多個分數N合成器的時鐘合成系統(tǒng)的一種構造，其他構造是 可能的。例如，在一些實現中，控制電路2a_2c的部分能夠在合成器之間共享。此外，在一 些實現中，合成器能夠接收單獨的控制信號，包括例如單獨的同步信號和/或啟用信號。此 夕卜，雖然圖2示出了第一、第二和第三分數N合成器10a-l〇C接收不同相移信號的構造，但 是本文的教導能夠適用于分數N合成器接收相同相位信號的構造或相移信號被省去的構 造。
[0044] 圖3是分數N合成器40的一個實施方案的示意性框圖。分數N合成器40包括 PLL41和控制電路42。分數N合成器40產生輸出時鐘信號0^_并且接收參考時鐘信號 CLKkef、分數分子信號F、模量信號M、整數分頻信號N、初始化信號INIT、相移信號PSHIFT和同 步信號SYNC。
[0045]PLL41包括相位檢測器43、環(huán)路濾波器45、電壓控制振蕩器46和可編程分頻器 47。相位檢測器43包括用于接收參考時鐘信號CLKkef的第一輸入以及用于接收反饋時鐘 信號CLKfbk的第二輸入。相位檢測器43還包括與環(huán)路濾波器45的輸入電連接的輸出。環(huán) 路濾波器45包括與VC0 46的輸入電連接的輸出。VC0 46還包括用于產生輸出時鐘信號 CLKOTT的輸出?？删幊谭诸l器47包括用于接收輸出時鐘信號CLKOT的輸入、用于產生反饋 時鐘信號CLKfbk的輸出，以及用于從控制電路42接收分頻信號DIV的控制輸入。
[0046] 相位檢測器43可以包括構造為基于參考時鐘信號CLKkef與反饋時鐘信號CLKfbk之 間的相差和/或頻率差來產生誤差信號的電路系統(tǒng)。另外，相位檢測器43可以包括電荷泵 電路系統(tǒng)，其基于誤差信號來控制流入流出環(huán)路濾波器45的輸入的電流。雖然已經描述了 相位檢測器43的一個實施例實現，但是能夠利用各種構造來實現相位檢測器43。
[0047] 環(huán)路濾波器45可以是任何適合的PLL環(huán)路濾波器，包括例如有源環(huán)路濾波器和無 源環(huán)路濾波器。環(huán)路濾波器45能夠用于各種用途，諸如保持PLL41的穩(wěn)定性。
[0048]VC0 46能夠利用各種振蕩器構造來實現，包括例如，電感器-電容器（LC)儲能振 蕩器實現或旋轉行波振蕩器（RTW0)實現。例如，RTW0描述于美國專利6, 556, 089中，其通 過引用合并于本文中。雖然已經提供了VC0的兩個實施例，能夠使用其他構造。
[0049] 可編程分頻器47接收分頻信號DIV，并且能夠按由分頻信號DIV指示的分頻比對 輸出時鐘信號CLKOTT分頻以產生反饋時鐘信號CLKfbk。在一些實現中，可編程分頻器47是 整數分頻器，并且分頻信號DIV具有隨時間變化而實現期望的分數分頻比的整數值。
[0050] 雖然圖3示出了PLL的一種構造，但是本文的教導能夠適用于其他的PLL實現。例 如，PLL41能夠適于包括額外的結構，諸如額外的分頻器、濾波器和/或其他電路系統(tǒng)。
[0051] 控制電路42包括復位相位調節(jié)計算器或計算電路51、插值器52、同步電路53、多 路復用器54、第一加法器61、和第二加法器62。復位相位調節(jié)計算電路51包括第三加法器 63、模M計數器64和多路復用器65。
[0052] 模M計數器64包括用于接收參考時鐘信號CLKkef的時鐘輸入、用于接收初始化信 號INIT的復位輸入以及用于產生計數值k的輸出。多路復用器65包括用于接收計數值k 的第一輸入、用于接收分數分子信號F的第二輸入以及用于產生乘法信號kF的輸出。第三 加法器63包括用于接收相移信號PSHIFT的第一輸入、用于接收復位信號kF的第二輸入以及 用于產生相位調節(jié)信號P的輸出，其可具有對應于相移信號PSHIFT和乘法信號kF之和的值 P畫+kF。
[0053] 第二加法器62包括用于接收相位調節(jié)信號P的第一輸入、用于接收分數分子信號 F的第二輸入以及用于產生調節(jié)后的分數分子信號P+F的輸出，其可以具有對應于相位調 節(jié)信號P和分數分子信號F的值。多路復用器54包括用于接收調節(jié)后的分數分子信號P+F 的第一輸入、用于接收分數分子信號F的第二輸入、用于接收選擇控制信號SEL的選擇控制 輸入以及用于產生選擇信號的輸出。同步電路53包括用于接收參考時鐘信號CLKkef的第 一時鐘輸入、用于接收反饋時鐘信號CLKfbk的第二時鐘輸入、用于接收同步信號SYNC的同 步輸入、用于產生選擇控制信號SEL的第一輸出以及用于產生復位信號RESET的第二輸出。
[0054] 插值器52包括用于從多路復用器54接收選擇信號的分數輸入、用于接收模量信 號M的模量輸入、用于接收反饋時鐘CLKfbk的時鐘輸入、用于接收復位信號RESET的復位輸 入以及用于產生對應于PLL的分頻信號DIV的分數部分的插值信號的輸出。在一些實現 中，通過插值器52產生的插值信號是整數，但是具有由在插值器的分數分子輸入和模量輸 入處接收到的信號的比率確定的平均值。在一個實施方案中，插值器包括西格瑪德爾塔調 制器。
[0055] 第一加法器61包括用于從插值器52接收插值信號的第一輸入、用于接收整數分 頻N的第二輸入以及用于產生PLL的分頻信號DIV的輸出。
[0056] 圖示的控制電路42能夠用于產生用于PLL41的分頻信號DIV。另外，控制電路 42接收同步信號SYNC，其能夠將輸出時鐘信號CLK^的相位同步成與參考時鐘信號CLKkef 的已知關系。在一個實施例中，控制電路42能夠控制輸出時鐘信號CLKott而與參考時鐘信 號CLKkef具有相差，該相差大約等于已知的相位關系加上相移信號PSHIFT。
[0057] 如下面將要詳細說明的，控制電路42容許在參考時鐘信號CLKkef的任意周期內 的同步。相反，一些常規(guī)的同步電路提供了有限的同步機會，諸如要求在在參考時鐘信號 CLKkef的一定周期數之后同步。
[0058] 在分數N合成器40未同步時的分數N合成器40的正常工作期間，選擇信號SEL 能夠控制多路復用器54,使得插值器52接收分數分子信號F作為輸入。因此，插值器52能 夠基于分數分子信號F和模量信號M的插值來產生插值信號。
[0059] 然而，響應于同步信號SYNC的啟動，同步電路53能夠將插值器52復位成已知狀 態(tài)。另外，同步電路53能夠使用選擇信號SEL來控制多路復用器54以將調節(jié)后的分數分 子信號P+F提供給插值器52。以此方式配置同步電路53能夠操作以將PLL41的相位設定 成已知值并且調節(jié)與在參考時鐘信號CLKkef的特定周期中同步PLL41相關聯的同步相位 誤差。因此，同步電路53能夠提供相位調節(jié)以容許PLL41在參考時鐘信號CLKkef的任何 周期內同步。
[0060] 雖然圖示的配置通過在單個時鐘周期內將調節(jié)后的分數分子信號P+F提供給插 值器52來提供相位調節(jié)，其他配置是可能的。例如，在一個實施方案中，在參考時鐘信號 CLKkef的j個周期內，P/j+F的相位調節(jié)提供給插值器52。配置控制電路以便由此提供相位 調節(jié)能夠將相位調節(jié)分辨率提高因子j。在另一實施方案中，利用在多個時鐘周期內具有兩 個以上不同值的相位調節(jié)信號來提供相位調節(jié)，并且相位調節(jié)的量基于相位調節(jié)信號值之 和。
[0061] 在圖示的配置中，同步電路53接收反饋時鐘信號CLKfbk。在一些實現中，同步電路 53能夠使用反饋時鐘信號CLKfbk來對選擇信號SEL和/或復位信號RESET重定時。然而， 其他構造是可能的。
[0062] 分數N合成器40能夠用于基于參考時鐘信號CLKkef的頻率來控制輸出時鐘信號 CLKOTT的頻率。例如，輸出時鐘信號CLK^的輸出頻率f；ut能夠通過下面的等式1給出，其 中fMf是參考時鐘信號CLKOTT的頻率，M是模量信號M的值，N是整數分頻信號N的值，并且 F是分數分子信號F的值。

【權利要求】
1. 一種裝置，包括： 第一鎖相環(huán)（P化)，其構造為接收參考時鐘信號并且產生輸出時鐘信號，其中所述第一 P化包括可編程除法器，所述可編程除法器構造為接收分頻信號，其中輸出時鐘信號的頻率 與參考時鐘信號的頻率之比關于所述分頻信號而變化； 第一控制電路，其構造為產生所述分頻信號，其中所述第一控制電路包括： 插值器，其構造為基于分數分子信號且基于模量信號來產生插值信號，其中所述第一 控制電路構造為基于所述插值信號來產生所述分頻信號； 復位相位調節(jié)計算器，其構造為產生相位調節(jié)信號并且接收初始化信號，其中所述復 位相位調節(jié)計算器包括構造為對所述參考時鐘信號的周期數進行計數的計數器，其中所述 計數器構造為通過所述初始化信號來復位，并且其中所述相位調節(jié)信號基于所述計數器的 計數；W及 同步電路，其構造為響應于同步信號來同步所述第一化L，其中所述同步電路構造為對 由所述相位調節(jié)信號指示的同步相位誤差進行校正。
2. 如權利要求1所述的裝置，其中所述同步電路構造為通過將所述插值器的狀態(tài)調節(jié) 由所述相位調節(jié)信號指示的量來對所述同步相位誤差進行校正。
3. 如權利要求2所述的裝置，其中所述同步電路進一步構造為在調節(jié)所述插值器的所 述狀態(tài)之前將所述插值器復位。
4. 如權利要求2所述的裝置，其中所述同步電路調節(jié)所述插值器的所述狀態(tài)W在所述 參考時鐘信號的單個周期中對所述同步相位誤差進行校正。
5. 如權利要求2所述的裝置，其中所述同步電路調節(jié)所述插值器的所述狀態(tài)W在所述 參考時鐘信號的多個周期中對所述同步相位誤差進行校正。
6. 如權利要求1所述的裝置，還包括第二化L和第二控制電路，所述第二控制電路構造 為產生所述第二化L的分頻信號，其中所述第二控制電路包括同步電路和包括計數器的復 位相位調節(jié)計算器，其中所述初始信號構造為將所述第二控制電路的所述計數器的計數復 位。
7. 如權利要求6所述的裝置，其中所述第二控制電路構造為響應于所述同步信號而同 步所述第二化L，并且其中所述第二化L的輸出時鐘信號和所述第一 P化的所述輸出時鐘信 號具有大約相同的同步后相位。
8. 如權利要求1所述的裝置，其中所述復位相位調節(jié)計算器還包括乘法器，所述乘法 器構造為通過將所述分數分子信號乘W所述計數器的所述計數來產生乘法信號。
9. 如權利要求8所述的裝置，其中所述復位相位調節(jié)計算器還包括加法器，所述加法 器通過將所述乘法信號和相移信號相加來產生所述相位調節(jié)信號。
10. 如權利要求9所述的裝置，其中所述第一控制電路還包括： 多路復用器，其包括輸出、構造為接收所述相位調節(jié)信號的第一輸入、構造為接收所 述分數分子信號的第二輸入、W及構造為從所述同步電路接收選擇控制信號的選擇控制輸 入，其中所述插值器包括與所述多路復用器的輸出電連接的分數分子輸入和構造為接收所 述模量信號的模量輸入。
11. 如權利要求1所述的裝置，其中所述插值器包括西格瑪德爾培調制器，并且其中所 述同步電路構造為通過將所述西格瑪德爾培調制器的積分起始值調節(jié)由所述相位調節(jié)信 號指示的量而對所述同步相位誤差進行校正。
12. 如權利要求1所述的裝置，還包括收發(fā)器，所述收發(fā)器包括布置在信號路徑中的數 字相位旋轉電路和混合器，其中所述混合器包括構造為接收所述第一輸出時鐘信號的時鐘 輸入，其中所述同步電路構造為通過將所述數字相位旋轉電路的狀態(tài)調節(jié)由所述相位調節(jié) 信號指示的量來對所述同步相位誤差進行校正。
13. 如權利要求12所述的裝置，其中所述信號路徑包括接收路徑，其中所述收發(fā)器還 包括： 接收濾波器，包括輸入和輸出，其中所述接收濾波器的所述輸入與所述混合器的輸出 電連接；W及 模數轉換器，其包括與所述接收濾波器的所述輸出電連接的輸入W及與所述數字相位 旋轉電路的數據輸入電連接的輸出。
14. 如權利要求12所述的裝置，其中所述信號路徑包括發(fā)送路徑，其中所述收發(fā)器還 包括： 數模轉換器，其包括與所述數字相位旋轉電路的數據輸出電連接的輸入W及輸出；W 及 發(fā)射濾波器，其包括與所述數模轉換器的所述輸出電連接的輸入W及與所述混合器的 數據輸入電連接的輸出。
15. 如權利要求12所述的裝置，其中所述第一控制電路還包括狀態(tài)元件，所述狀態(tài)元 件具有構造為接收所述相位調節(jié)信號的數據輸入和與所述數字相位旋轉電路的控制輸入 電連接的數據輸出，其中所述同步電路構造為響應于所述同步信號而為所述狀態(tài)元件加載 所述相位調節(jié)信號。
16. 時鐘信號產生的電子實現方法，所述方法包括： 利用鎖相環(huán)（PLL)，基于參考時鐘信號來產生輸出時鐘信號； 利用初始化信號來復位計數器； 利用所述計數器對所述參考時鐘信號的周期數進行計數； 基于所述計數器的計數來產生相位調節(jié)信號； 利用插值器來控制所述PLL的分頻信號； 將同步信號接收到同步電路中； 利用所述同步電路，響應于同步信號而同步所述化L 及 利用所述同步電路，對由所述相位調節(jié)信號指示的同步相位誤差進行校正。
17. 如權利要求16所述的方法，其中同步所述PLL包括將所述插值器的狀態(tài)調節(jié)由所 述相位調節(jié)信號指示的量。
18. 如權利要求17所述的方法，還包括在調節(jié)所述插值器的狀態(tài)之前將所述插值器復 位。
19. 如權利要求16所述的方法，其中同步所述PLL包括將所述數字相位旋轉電路的狀 態(tài)調節(jié)由所述相位調節(jié)信號指示的量。
20. 如權利要求19所述的方法，還包括： 利用所述數字相位旋轉電路來旋轉數字接收信號的相位。
21. 如權利要求19所述的方法，還包括： 利用所述數字相位旋轉電路來旋轉數字發(fā)送信號的相位。
22.如權利要求19所述的方法，其中同步所述化L包括將所述插值器的西格瑪德爾培 調制器的積分起始值調節(jié)由所述相位調節(jié)信號指示的量。
【文檔編號】H03L7/18GK104467834SQ201410490387
【公開日】2015年3月25日 申請日期:2014年9月23日 優(yōu)先權日:2013年9月24日
【發(fā)明者】D·J·邁克勞瑞恩, C·W·安杰爾, M·F·基夫尼 申請人:亞德諾半導體集團