一種延遲鎖相環(huán)防止錯(cuò)鎖的電路及方法
【專利摘要】本發(fā)明一種延遲鎖相環(huán)防止錯(cuò)鎖的電路包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器；輸入時(shí)鐘經(jīng)DLL延遲鏈延遲后輸出輸出時(shí)鐘；輸出時(shí)鐘經(jīng)FB反饋電路后輸出反饋時(shí)鐘；DLL鑒相器比較經(jīng)分頻的輸入時(shí)鐘和反饋時(shí)鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結(jié)果控制DLL延遲鏈產(chǎn)生的輸出時(shí)鐘；輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別用于將輸入時(shí)鐘和反饋時(shí)鐘二分頻。本發(fā)明所述方法將DLL鑒相器中移位寄存器接入的輸入時(shí)鐘和反饋時(shí)鐘分別進(jìn)行分頻處理，原時(shí)鐘信號(hào)的頻率是分頻后的輸入時(shí)鐘和反饋時(shí)鐘頻率的兩倍；通過DLL邏輯控制電路控制輸入時(shí)鐘的上升沿和反饋時(shí)鐘的上升沿對(duì)齊。
【專利說明】一種延遲鎖相環(huán)防止錯(cuò)鎖的電路及方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種集成電路，具體為一種延遲鎖相環(huán)防止錯(cuò)鎖的電路及方法。

【背景技術(shù)】
[0002]延遲鎖相環(huán)(Delay—locked Loop,簡(jiǎn)稱DLL)技術(shù)是在PLL技術(shù)上改進(jìn)得到的，被廣泛應(yīng)用于時(shí)序領(lǐng)域中。它繼承了 PLL電路的鎖相技術(shù)，但去掉了 PLL電路內(nèi)的振蕩器部分，取而代之的是一根延遲量可控制的延遲線。與PLL相比，DLL沒有抖動(dòng)累加，更小的鎖定時(shí)間，環(huán)路濾波器易集成等優(yōu)點(diǎn)。
[0003]現(xiàn)有技術(shù)當(dāng)中，如圖1所示，當(dāng)輸入時(shí)鐘進(jìn)入DLL延遲鏈，經(jīng)過延遲后產(chǎn)生輸出時(shí)鐘，輸出時(shí)鐘經(jīng)過反饋電路后產(chǎn)生反饋時(shí)鐘，輸入時(shí)鐘與反饋時(shí)鐘在DLL鑒相器進(jìn)行相位比較后輸出UP或DN的信號(hào)到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時(shí)鐘與反饋時(shí)鐘的相位對(duì)齊。其鎖定過程包括三個(gè)狀態(tài):有限狀態(tài)機(jī)的狀態(tài)0，如圖2所示:UP = O,反饋時(shí)鐘相對(duì)于輸入時(shí)鐘的延遲時(shí)間TdO = tdllmin+tfb,(其中tdllmin是DLL延遲鏈的初始延遲時(shí)間，tfb是FB反饋電路的延遲時(shí)間)，強(qiáng)制增加DLL延遲鏈的延遲時(shí)間tdll ;有限狀態(tài)機(jī)的狀態(tài)1，如圖3所示:由UP = O變到UP = I，有限狀態(tài)機(jī)從狀態(tài)O進(jìn)入狀態(tài)l,Tdl = tdll+tfb，強(qiáng)制增加tdll ;有限狀態(tài)機(jī)的狀態(tài)2，如圖4所示，由UP = I變到UP = 0，有限狀態(tài)機(jī)從狀態(tài)I進(jìn)入狀態(tài)2，td2 = tdll+tfb = TCK，DLL鎖定。如果DN = 1，減少tdll ;如果UP = 1，增加tdll ;以此來保證反饋時(shí)鐘的上升沿和輸入時(shí)鐘的上升沿一直是對(duì)齊的。
[0004]在此電路執(zhí)行的過程當(dāng)中，存在如下的問題:由狀態(tài)I跳變到狀態(tài)2的條件是UP=I跳變到UP = O。如果輸入時(shí)鐘的上升沿或者反饋時(shí)鐘的下降沿有抖動(dòng),如圖5所示，UP出現(xiàn)了錯(cuò)誤的由I跳變到0，狀態(tài)機(jī)也會(huì)錯(cuò)誤的由狀態(tài)I跳變到狀態(tài)2，那么就是輸入時(shí)鐘的上升沿和反饋時(shí)鐘的下降沿對(duì)齊，發(fā)生錯(cuò)鎖，而DLL的目標(biāo)是輸入時(shí)鐘的上升沿和反饋時(shí)鐘的上升沿對(duì)齊。


【發(fā)明內(nèi)容】

[0005]針對(duì)現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種結(jié)構(gòu)簡(jiǎn)單，不會(huì)發(fā)生錯(cuò)鎖，工作可靠的延遲鎖相環(huán)防止錯(cuò)鎖的電路及方法。
[0006]本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn):
[0007]本發(fā)明一種延遲鎖相環(huán)防止錯(cuò)鎖的電路，包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器；輸入時(shí)鐘經(jīng)DLL延遲鏈延遲后輸出得到輸出時(shí)鐘；輸出時(shí)鐘經(jīng)FB反饋電路后輸出反饋時(shí)鐘；DLL鑒相器比較經(jīng)輸入時(shí)鐘分頻器分頻的輸入時(shí)鐘和經(jīng)反饋時(shí)鐘分頻器分頻的反饋時(shí)鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結(jié)果控制DLL延遲鏈產(chǎn)生的輸出時(shí)鐘；輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別用于將輸入時(shí)鐘和反饋時(shí)鐘二分頻。
[0008]優(yōu)選的，輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別輸出的輸入時(shí)鐘和反饋時(shí)鐘輸入到DLL鑒相器的移位寄存器中；其中分頻后的反饋時(shí)鐘連接到移位寄存器的數(shù)據(jù)端，分頻后的輸入時(shí)鐘連接到移位寄存器的時(shí)鐘端。
[0009]本發(fā)明一種延遲鎖相環(huán)防止錯(cuò)鎖的方法，將延遲鎖相環(huán)中DLL鑒相器中移位寄存器接入的輸入時(shí)鐘和反饋時(shí)鐘分別進(jìn)行分頻處理，原時(shí)鐘信號(hào)的頻率是分頻后的輸入時(shí)鐘和反饋時(shí)鐘頻率的兩倍；然后DLL鑒相器根據(jù)移位寄存器的輸出來輸出增加DLL延遲鏈的信號(hào)UP和減少DLL延遲鏈的信號(hào)DN，最后通過DLL邏輯控制電路控制使得輸入時(shí)鐘的上升沿和反饋時(shí)鐘的上升沿對(duì)齊。
[0010]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果:
[0011]本發(fā)明通過分別設(shè)置的輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別對(duì)輸入時(shí)鐘以及反饋時(shí)鐘進(jìn)行分頻處理，將頻率按兩倍縮小，也就是將周期按兩倍增大，從而將原信號(hào)中的下降沿對(duì)應(yīng)時(shí)刻通過分頻分配到了波峰或波谷中，在每個(gè)狀態(tài)變化時(shí)刻對(duì)應(yīng)的都是原信號(hào)中的上升沿，因此將分頻后的信號(hào)進(jìn)行相位調(diào)整后，即使出現(xiàn)了抖動(dòng)，其原信號(hào)中也是輸入時(shí)鐘的上升沿和反饋時(shí)鐘的上升沿對(duì)齊，從而避免了輸入時(shí)鐘的上升沿和反饋時(shí)鐘的下降沿相遇，完全規(guī)避了 DLL在反饋時(shí)鐘的下降沿發(fā)生錯(cuò)誤的鎖定。
[0012]進(jìn)一步的，將分頻后的反饋時(shí)鐘作為移位寄存器的數(shù)據(jù)端，分頻后的輸入時(shí)鐘作為時(shí)鐘端；即用分頻后的輸入時(shí)鐘來采樣分頻后的反饋時(shí)鐘，從而能夠得到分頻后的輸入時(shí)鐘和分頻后的反饋時(shí)鐘的相位關(guān)系，為DLL鑒相器發(fā)出增加DLL延遲鏈的信號(hào)UP或減少延遲鏈的信號(hào)DN提供判斷依據(jù)。

【專利附圖】

【附圖說明】
[0013]圖1為現(xiàn)有技術(shù)中DLL電路結(jié)構(gòu)圖。
[0014]圖2為現(xiàn)有技術(shù)DLL鎖定過程中有限狀態(tài)機(jī)的狀態(tài)O的工作時(shí)序圖。
[0015]圖3為現(xiàn)有技術(shù)DLL鎖定過程中有限狀態(tài)機(jī)的狀態(tài)I的工作時(shí)序圖。
[0016]圖4為現(xiàn)有技術(shù)DLL鎖定過程中有限狀態(tài)機(jī)的狀態(tài)2的工作時(shí)序圖。
[0017]圖5為現(xiàn)有技術(shù)DLL鎖定過程中發(fā)生錯(cuò)鎖時(shí)的工作狀態(tài)圖。
[0018]圖6為本發(fā)明中所述電路的結(jié)構(gòu)圖。
[0019]圖7為本發(fā)明中分頻后的狀態(tài)O的工作時(shí)序圖。
[0020]圖8為本發(fā)明中分頻后的狀態(tài)I的工作時(shí)序圖。
[0021]圖9為本發(fā)明中N位移位寄存器的連接示意圖。

【具體實(shí)施方式】
[0022]下面結(jié)合具體的實(shí)施例對(duì)本發(fā)明做進(jìn)一步的詳細(xì)說明，所述是對(duì)本發(fā)明的解釋而不是限定。
[0023]本發(fā)明一種延遲鎖相環(huán)防止錯(cuò)鎖的電路，如圖6所示，包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器；輸入時(shí)鐘經(jīng)DLL延遲鏈延遲后輸出得到輸出時(shí)鐘；輸出時(shí)鐘經(jīng)FB反饋電路后輸出反饋時(shí)鐘；DLL鑒相器比較經(jīng)輸入時(shí)鐘分頻器分頻的輸入時(shí)鐘和經(jīng)反饋時(shí)鐘分頻器分頻的反饋時(shí)鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結(jié)果控制DLL延遲鏈產(chǎn)生的輸出時(shí)鐘；輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別用于將輸入時(shí)鐘和反饋時(shí)鐘的頻率進(jìn)行二分頻處理，如圖7所示，從各信號(hào)的上升沿開始周期擴(kuò)大2倍，將原信號(hào)中的下降沿對(duì)應(yīng)時(shí)刻通過分頻分配到了波峰或波谷中，在每個(gè)狀態(tài)變化時(shí)刻對(duì)應(yīng)的都是原信號(hào)中的上升沿，因此將分頻后的信號(hào)進(jìn)行相位調(diào)整后，即使出現(xiàn)了抖動(dòng)，其原信號(hào)中也是輸入時(shí)鐘的上升沿和反饋時(shí)鐘的上升沿對(duì)齊，從而避免了輸入時(shí)鐘的上升沿和反饋時(shí)鐘的下降沿相遇，完全規(guī)避了 DLL在反饋時(shí)鐘的下降沿發(fā)生錯(cuò)誤的鎖定。
[0024]如圖9所示，輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別輸出的輸入時(shí)鐘和反饋時(shí)鐘輸入到DLL鑒相器的N位的移位寄存器中；其中分頻后的反饋時(shí)鐘連接到移位寄存器的數(shù)據(jù)端，分頻后的輸入時(shí)鐘連接到移位寄存器的時(shí)鐘端。即用分頻后的輸入時(shí)鐘來采樣分頻后的反饋時(shí)鐘，從而能夠得到分頻后的輸入時(shí)鐘和分頻后的反饋時(shí)鐘的相位關(guān)系，移位寄存器的輸出SR〈N:0>即體現(xiàn)了該相位關(guān)系，如圖9所示，為DLL鑒相器發(fā)出增加DLL延遲鏈的信號(hào)UP或減少延遲鏈的信號(hào)DN提供判斷依據(jù)。
[0025]本發(fā)明一種延遲鎖相環(huán)防止錯(cuò)鎖的方法，將延遲鎖相環(huán)中DLL鑒相器接入的輸入時(shí)鐘和反饋時(shí)鐘分別進(jìn)行分頻處理，原時(shí)鐘信號(hào)的頻率是分頻后的輸入時(shí)鐘和反饋時(shí)鐘頻率的兩倍；然后DLL鑒相器根據(jù)移位寄存器的輸出信號(hào)來輸出增加延遲鏈的信號(hào)UP和減少延遲鏈的信號(hào)DN，最后通過DLL邏輯控制電路控制使得輸入時(shí)鐘的上升沿和反饋時(shí)鐘的上升沿對(duì)齊，得到如圖8所示的對(duì)齊后的狀態(tài)圖。
[0026]當(dāng)本發(fā)明一種延遲鎖相環(huán)防止錯(cuò)鎖的電路按本發(fā)明所述的方法開始工作時(shí)，如圖9所示，本實(shí)例以8位移位寄存器為例進(jìn)行說明。
[0027]狀態(tài)機(jī)的狀態(tài)0，N位移位寄存器的輸出為00000000，強(qiáng)制增加tdll ;如圖7所示。
[0028]狀態(tài)機(jī)的狀態(tài)1，N位的移位寄存器的輸出SR〈N: 0>由00000000變?yōu)?0000111，其中由O變I的位數(shù)由濾波器的位數(shù)決定，Tdl = tdll+tfb = tck，其中Tdl是狀態(tài)I下反饋時(shí)鐘相對(duì)與輸入時(shí)鐘的延遲時(shí)間，tdll是DLL延遲鏈的延遲時(shí)間，tfb是FB反饋電路的延遲時(shí)間，tck是輸入時(shí)鐘的頻率；DLL鎖定；如圖8所示。N位的移位寄存器的輸出SR〈N:0>體現(xiàn)了分頻后的輸入時(shí)鐘和分頻后的反饋時(shí)鐘的相位關(guān)系。
[0029]如果DN= 1，減少tdll ;如果UP= 1，增加tdll ;以此來保證反饋時(shí)鐘的上升沿和輸入時(shí)鐘的上升沿對(duì)齊。
[0030]避免了輸入時(shí)鐘的上升沿和反饋時(shí)鐘的下降沿相遇，從而避免了 DLL錯(cuò)誤的鎖定在反饋時(shí)鐘的下降沿。
【權(quán)利要求】
1.一種延遲鎖相環(huán)防止錯(cuò)鎖的電路，其特征在于，包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器；輸入時(shí)鐘經(jīng)DLL延遲鏈延遲后輸出得到輸出時(shí)鐘；輸出時(shí)鐘經(jīng)FB反饋電路后輸出反饋時(shí)鐘；DLL鑒相器比較經(jīng)輸入時(shí)鐘分頻器分頻的輸入時(shí)鐘和經(jīng)反饋時(shí)鐘分頻器分頻的反饋時(shí)鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結(jié)果控制DLL延遲鏈產(chǎn)生的輸出時(shí)鐘；輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別用于將輸入時(shí)鐘和反饋時(shí)鐘二分頻。
2.根據(jù)權(quán)利要求1所述的一種防止錯(cuò)鎖的延遲鎖相環(huán)，其特征在于，輸入時(shí)鐘分頻器和反饋時(shí)鐘分頻器分別輸出的輸入時(shí)鐘和反饋時(shí)鐘輸入到DLL鑒相器的移位寄存器中；其中分頻后的反饋時(shí)鐘連接到移位寄存器的數(shù)據(jù)端，分頻后的輸入時(shí)鐘連接到移位寄存器的時(shí)鐘端。
3.—種延遲鎖相環(huán)防止錯(cuò)鎖的方法，其特征在于，將延遲鎖相環(huán)中DLL鑒相器中移位寄存器接入的輸入時(shí)鐘和反饋時(shí)鐘分別進(jìn)行分頻處理，原時(shí)鐘信號(hào)的頻率是分頻后的輸入時(shí)鐘和反饋時(shí)鐘頻率的兩倍；然后DLL鑒相器根據(jù)移位寄存器的輸出來輸出增加DLL延遲鏈的信號(hào)UP和減少DLL延遲鏈的信號(hào)DN，最后通過DLL邏輯控制電路控制使得輸入時(shí)鐘的上升沿和反饋時(shí)鐘的上升沿對(duì)齊。
【文檔編號(hào)】H03L7/08GK104253610SQ201410521479
【公開日】2014年12月31日 申請(qǐng)日期:2014年9月30日 優(yōu)先權(quán)日:2014年9月30日
【發(fā)明者】亞歷山大 申請(qǐng)人:山東華芯半導(dǎo)體有限公司