一種環(huán)形振蕩器的制造方法
【專利摘要】本發(fā)明公開一種環(huán)形振蕩器，主要由3個(gè)串聯(lián)的差分延遲單元D1～D3和1個(gè)注入單元INJ組成。從第一個(gè)延遲單元的輸入端到第三個(gè)串聯(lián)延遲單元的輸出端實(shí)現(xiàn)180度的相移，多個(gè)環(huán)路反饋減少了延遲時(shí)間，進(jìn)一步提高振蕩頻率。差分延遲單元具有粗調(diào)和細(xì)調(diào)電路，該粗調(diào)電路用于設(shè)置最小時(shí)延或最大時(shí)延，該細(xì)調(diào)電路用于最小時(shí)延和最大時(shí)延之間進(jìn)行調(diào)整。注入單元的柵級(jí)注入輸出信號(hào)頻率的次諧波信號(hào)，改善了振蕩器的抖動(dòng)性能。本發(fā)明具有寬頻率范圍的粗細(xì)雙調(diào)諧功能，電壓靈敏度低，減少偏置電壓波動(dòng)影響，能實(shí)現(xiàn)了低抖動(dòng)的輸出時(shí)鐘信號(hào)，可應(yīng)、用于無線接收機(jī)頻率合成器或時(shí)鐘數(shù)據(jù)恢復(fù)電路中。
【專利說明】
一種環(huán)形振蕩器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種環(huán)形振蕩器。

【背景技術(shù)】
[0002]近年來電子產(chǎn)品要求能夠滿足手持多終端通信，幾乎所有的通信系統(tǒng)都需要穩(wěn)定的周期信號(hào)即時(shí)鐘來提供基本的時(shí)序基礎(chǔ)。這些時(shí)鐘信號(hào)一般由頻率綜合技術(shù)產(chǎn)生。頻率綜合技術(shù)中的核心是振蕩器電路設(shè)計(jì)。振蕩器電路結(jié)構(gòu)普遍有兩種:環(huán)行振蕩器和LC振蕩器。由于環(huán)行振蕩器電路結(jié)構(gòu)簡(jiǎn)單，對(duì)工藝要求不高，便于集成，所以在片上系統(tǒng)中得到了最廣泛的應(yīng)用。
[0003]環(huán)形振蕩器是由幾個(gè)基本的差分延遲單元電路相連組成一個(gè)環(huán)路，分單端和差分兩種電路結(jié)構(gòu)。由于差分結(jié)構(gòu)具有較好的抗噪聲能力，因此比較多的應(yīng)用于高速的PLL中。
[0004]如圖1所示,環(huán)形振蕩器的一種實(shí)現(xiàn)頻率調(diào)節(jié)的方法是由Turker, S.P.Khatri, E.Sdinchez-Sinenc1提出的一種采用偽差分結(jié)構(gòu)的差分延遲單元(A DCVSL Delay Cellfor Fast Low Power Frequency Synthesis Applicat1ns, IEEE Trans.Circuits Syst.1,Reg.Papers, vol.58, n0.6, pp.1225 - 1238，2011)，其中 PMOS 管作為粗調(diào)和細(xì)調(diào)管，避免了尾電流源帶來的閃爍噪聲，改良了調(diào)諧線性。然而當(dāng)調(diào)節(jié)電壓變小，振蕩頻率變高時(shí)，這種調(diào)節(jié)方式通常會(huì)造成抖動(dòng)性能不夠好。


【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的是現(xiàn)有環(huán)形振蕩器的抖動(dòng)性能不夠好的問題，提供一種環(huán)形振蕩器，即多反饋雙調(diào)諧注入鎖定的環(huán)形振蕩器。
[0006]為解決上述問題，本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的:
[0007]一種環(huán)形振蕩器，主要由3個(gè)差分延遲單元Dl?D3和I個(gè)注入單元INJ組成。第一差分延遲單元Dl的差分同相輸出端VOUT+接第二差分延遲單元D2的主環(huán)路反相輸入端VP-，第二差分延遲單元D2的差分同相輸出端VOUT+接第三差分延遲單元D3的主環(huán)路反相輸入端VP-，第三差分延遲單元D3的差分同相輸出端VOUT+接第一差分延遲單元Dl的主環(huán)路反相輸入端VP-。第一差分延遲單元Dl的差分反相輸出端VOUT-接第二差分延遲單元D2的主環(huán)路同相輸入端VP+，第二差分延遲單元D2的差分反相輸出端VOUT-接第三差分延遲單元D3的主環(huán)路同相輸入端VP+，第三差分延遲單元D3的差分反相輸出端VOUT-接第一差分延遲單元Dl的主環(huán)路同相輸入端VP+。第一差分延遲單元Dl的主環(huán)路同相輸入端VP+接第二差分延遲單元D2的輔助環(huán)路同相輸入端VS+，第一差分延遲單元Dl的主環(huán)路反相輸入端VP-接第二差分延遲單元D2的輔助環(huán)路反相輸入端VS-。第一差分延遲單元Dl的輔助環(huán)路同相輸入端VS+接第三差分延遲單元D3的主環(huán)路同相輸入端VP+，第一差分延遲單元Dl的輔助環(huán)路反相輸入端VS-接第三差分延遲單元D3的主環(huán)路反相輸入端VP-。第二差分延遲單元D2的主環(huán)路同相輸入端VP+接第三差分延遲單元D3的輔助環(huán)路同相輸入端VS+，第二差分延遲單元D2的輔助環(huán)路同相輸入端VS+接第三差分延遲單元D3的輔助環(huán)路反相輸入端vs-。第一差分延遲單元Dl的粗調(diào)輸入端VCOARSE，第二差分延遲單元D2的粗調(diào)輸入端VCOARSE和第三差分延遲單元D3的粗調(diào)輸入端VCOARSE同時(shí)接粗調(diào)輸入信號(hào)VC0ARSE。第一差分延遲單元Dl的細(xì)調(diào)輸入端VFINE，第二差分延遲單元D2的細(xì)調(diào)輸入端VFINE和第三差分延遲單元D3的細(xì)調(diào)輸入端VFINE同時(shí)接細(xì)調(diào)輸入信號(hào)VFINE。第一差分延遲單元Dl的電源端VDD，第二差分延遲單元D2的電源端VDD和第三差分延遲單元D3的電源端VDD同時(shí)接電源VDD。第一差分延遲單元Dl的接地端GND，第二差分延遲單元D2的接地端GND和第三差分延遲單元D3的接地端GND同時(shí)接地GND。注入單元INJ的柵級(jí)接注入信號(hào)輸入端VINJ，注入單元INJ的漏極接第三差分延遲單元D3的差分反相輸出端V0UT-,注入單元INJ的源級(jí)接第三差分延遲單元D3的差分同相輸出端V0UT+。
[0008]上述方案中，每個(gè)差分延遲單元均包括8個(gè)PMOS管PMl?PM4和4個(gè)NMOS管匪I?NM4。第一 PMOS管PMl的源級(jí)、第二 PMOS管PM2的源級(jí)、第三PMOS管PM3的源級(jí)、第四PMOS管PM4的源級(jí)、第五PMOS管PM5的源級(jí)、第六PMOS管PM6的源級(jí)、第七PMOS管PM7的源級(jí)和第八PMOS管PM8的源級(jí)同時(shí)接電源VDD。第一 NMOS管匪I的源級(jí)、第二 NMOS管NM2的源級(jí)、第三NMOS管NM3的源級(jí)、第四NMOS管NM4的源級(jí)、第三PMOS管PM3的柵級(jí)和第四PMOS管PM4的柵級(jí)同時(shí)接地GND。第一 PMOS管PMl的柵級(jí)和第二 PMOS管PM2的柵級(jí)連接，作為該差分延遲單元的粗調(diào)信號(hào)輸入端VCOARSE。第五PMOS管PM5的柵級(jí)和第六PMOS管PM6的柵級(jí)連接，作為該差分延遲單元的細(xì)調(diào)信號(hào)輸入端VFINE。第一 PMOS管PMl的漏極、第三PMOS管PM3的漏極、第五PMOS管PM5的漏極、第七PMOS管PM7的漏極、第一 NMOS管匪1的漏極和第三NMOS管匪3的漏極連接，作為差分延遲單元的差分反相輸出端V0UT-。第二 PMOS管PM2的漏極、第四PMOS管PM4的漏極、第六PMOS管PM6的漏極、第八PMOS管PM8的漏極、第二 NMOS管NM2的漏極和第四NMOS管NM4的漏極連接，作為差分延遲單元的差分同相輸出端V0UT+。第三NMOS管匪3的柵級(jí)與第二 NMOS管匪2的漏極和第四NMOS管NM4的漏極連接。第四NMOS管NM4的柵級(jí)與第一 NMOS管NMl的漏極和第三NMOS管匪3的漏極連接。第七PMOS管PM7的柵級(jí)作為差分延遲單元的輔助環(huán)路同相輸入端VS+。第八PMOS管PM8的柵級(jí)作為差分延遲單元的輔助環(huán)路反相輸入端VS-。第一 NMOS管匪I的柵級(jí)作為差分延遲單元的主環(huán)路同相輸入端VP+。第二 NMOS管匪2的柵級(jí)作為差分延遲單元的主環(huán)路反相輸入端VP-。
[0009]上述方案中，第一 PMOS管PMl和第二 PMOS管PM2的寬長(zhǎng)比為第五PMOS管PM5和第六PMOS管PM6的寬長(zhǎng)比的5?10倍。
[0010]本發(fā)明包括三個(gè)串聯(lián)的差分延遲單元和一個(gè)注入單元。從第一個(gè)延遲單元的輸入端到第三個(gè)串聯(lián)延遲單元的輸出端實(shí)現(xiàn)180度的相移，多個(gè)環(huán)路反饋減少了延遲時(shí)間，進(jìn)一步提聞?wù)袷庮l率。差分延遲單兀具有粗調(diào)和細(xì)調(diào)電路，該粗調(diào)電路用于設(shè)置最小時(shí)延或最大時(shí)延，該細(xì)調(diào)電路用于最小時(shí)延和最大時(shí)延之間進(jìn)行調(diào)整。注入單元的柵級(jí)注入輸出信號(hào)頻率的次諧波信號(hào)，改善了振蕩器的抖動(dòng)性能。本發(fā)明具有寬頻率范圍的粗細(xì)雙調(diào)諧功能，電壓靈敏度低，減少偏置電壓波動(dòng)影響，能實(shí)現(xiàn)了低抖動(dòng)的輸出時(shí)鐘信號(hào)，可應(yīng)、用于無線接收機(jī)頻率合成器或時(shí)鐘數(shù)據(jù)恢復(fù)電路中。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明改進(jìn)了差分延遲單元電路的電壓調(diào)節(jié)結(jié)構(gòu)，結(jié)合運(yùn)用了環(huán)路前饋技術(shù)、粗細(xì)雙調(diào)諧技術(shù)、次諧波注入鎖定技術(shù)。在差分延遲單元結(jié)構(gòu)確定的情況下進(jìn)一步減少延時(shí)，實(shí)現(xiàn)高速振蕩；通過粗調(diào)和細(xì)調(diào)在需要調(diào)節(jié)的頻率范圍內(nèi)實(shí)現(xiàn)低電壓敏感度調(diào)節(jié)，減少偏置電壓波動(dòng)的干擾；通過注入管注入低抖動(dòng)的次諧波振蕩信號(hào)，提升了振蕩器的抖動(dòng)性能，降低了相位噪聲。符合移動(dòng)便攜終端通信的低抖動(dòng)要求。

【專利附圖】

【附圖說明】
[0012]圖1是現(xiàn)有DCVSL延遲單元。
[0013]圖2是本發(fā)明一種環(huán)形振蕩電路的結(jié)構(gòu)圖。
[0014]圖3是本發(fā)明一種差分延遲單元電路圖。
[0015]圖4是本發(fā)明有無注入鎖定的抖動(dòng)性能對(duì)比圖，其中(a)是無注入鎖定，(b)是有注入鎖定。

【具體實(shí)施方式】
[0016]一種環(huán)形振蕩器，如圖2所示，其主要由3個(gè)差分延遲單元Dl?D3和I個(gè)注入單元INJ組成。第一差分延遲單元Dl的差分同相輸出端VOUT+接第二差分延遲單元D2的主環(huán)路反相輸入端VP-，第二差分延遲單元D2的差分同相輸出端VOUT+接第三差分延遲單元D3的主環(huán)路反相輸入端VP-，第三差分延遲單元D3的差分同相輸出端VOUT+接第一差分延遲單元Dl的主環(huán)路反相輸入端VP-。第一差分延遲單元Dl的差分反相輸出端VOUT-接第二差分延遲單元D2的主環(huán)路同相輸入端VP+，第二差分延遲單元D2的差分反相輸出端VOUT-接第三差分延遲單元D3的主環(huán)路同相輸入端VP+，第三差分延遲單元D3的差分反相輸出端VOUT-接第一差分延遲單元Dl的主環(huán)路同相輸入端VP+。第一差分延遲單元Dl的主環(huán)路同相輸入端VP+接第二差分延遲單元D2的輔助環(huán)路同相輸入端VS+，第一差分延遲單元Dl的主環(huán)路反相輸入端VP-接第二差分延遲單元D2的輔助環(huán)路反相輸入端VS-。第一差分延遲單元Dl的輔助環(huán)路同相輸入端VS+接第三差分延遲單元D3的主環(huán)路同相輸入端VP+，第一差分延遲單元Dl的輔助環(huán)路反相輸入端VS-接第三差分延遲單元D3的主環(huán)路反相輸入端VP-。第二差分延遲單元D2的主環(huán)路同相輸入端VP+接第三差分延遲單元D3的輔助環(huán)路同相輸入端VS+，第二差分延遲單元D2的輔助環(huán)路同相輸入端VS+接第三差分延遲單元D3的輔助環(huán)路反相輸入端VS-。第一差分延遲單元Dl的粗調(diào)輸入端VC0ARSE，第二差分延遲單元D2的粗調(diào)輸入端VCOARSE和第三差分延遲單元D3的粗調(diào)輸入端VCOARSE同時(shí)接粗調(diào)輸入信號(hào)VCOARSE。第一差分延遲單元Dl的細(xì)調(diào)輸入端VFINE，第二差分延遲單元D2的細(xì)調(diào)輸入端VFINE和第三差分延遲單元D3的細(xì)調(diào)輸入端VFINE同時(shí)接細(xì)調(diào)輸入信號(hào)VFINE。第一差分延遲單元Dl的電源端VDD，第二差分延遲單元D2的電源端VDD和第三差分延遲單元D3的電源端VDD同時(shí)接電源VDD。第一差分延遲單元Dl的接地端GND，第二差分延遲單元D2的接地端GND和第三差分延遲單元D3的接地端GND同時(shí)接地GND。注入單元INJ的柵級(jí)接注入信號(hào)輸入端VINJ，注入單元INJ的漏極接第三差分延遲單元D3的差分反相輸出端V0UT-，注入單元INJ的源級(jí)接第三差分延遲單元D3的差分同相輸出端VOUT+。
[0017]上述每個(gè)差分延遲單元均包括8個(gè)PMOS管PMl?PM4和4個(gè)NMOS管匪I?NM4。第一 PMOS管PMl的源級(jí)、第二 PMOS管PM2的源級(jí)、第三PMOS管PM3的源級(jí)、第四PMOS管PM4的源級(jí)、第五PMOS管PM5的源級(jí)、第六PMOS管PM6的源級(jí)、第七PMOS管PM7的源級(jí)和第八PMOS管PM8的源級(jí)同時(shí)接電源VDD。第一 NMOS管匪I的源級(jí)、第二 NMOS管匪2的源級(jí)、第三NMOS管NM3的源級(jí)、第四NMOS管NM4的源級(jí)、第三PMOS管PM3的柵級(jí)和第四PMOS管PM4的柵級(jí)同時(shí)接地GND。第一 PMOS管PMl的柵級(jí)和第二 PMOS管PM2的柵級(jí)連接，作為該差分延遲單元的粗調(diào)信號(hào)輸入端VCOARSE。第五PMOS管PM5的柵級(jí)和第六PMOS管PM6的柵級(jí)連接，作為該差分延遲單元的細(xì)調(diào)信號(hào)輸入端VFINE。第一 PMOS管PMl的漏極、第三PMOS管PM3的漏極、第五PMOS管PM5的漏極、第七PMOS管PM7的漏極、第一 NMOS管NMl的漏極和第三NMOS管匪3的漏極連接，作為差分延遲單元的差分反相輸出端V0UT-。第二PMOS管PM2的漏極、第四PMOS管PM4的漏極、第六PMOS管PM6的漏極、第八PMOS管PM8的漏極、第二 NMOS管NM2的漏極和第四NMOS管NM4的漏極連接,作為差分延遲單元的差分同相輸出端V0UT+。第三NMOS管NM3的柵級(jí)與第二 NMOS管NM2的漏極和第四NMOS管NM4的漏極連接。第四NMOS管NM4的柵級(jí)與第一 NMOS管NMl的漏極和第三NMOS管NM3的漏極連接。第七PMOS管PM7的柵級(jí)作為差分延遲單元的輔助環(huán)路同相輸入端VS+。第八PMOS管PM8的柵級(jí)作為差分延遲單元的輔助環(huán)路反相輸入端VS-。第一 NMOS管匪I的柵級(jí)作為差分延遲單元的主環(huán)路同相輸入端VP+。第二 NMOS管匪2的柵級(jí)作為差分延遲單元的主環(huán)路反相輸入端VP-。參見圖3。
[0018]為了適應(yīng)工作電壓的不斷降低，以及降低其干擾噪聲，本發(fā)明的差分延遲單元去掉了尾電流管，這樣就省掉了額外的偏置電壓的要求。第一 PMOS管PMl和第二 PMOS管PM2的寬長(zhǎng)比設(shè)置為第五PMOS管PM5和第六PMOS管PM6的寬長(zhǎng)比的5?10倍，以方便實(shí)現(xiàn)振蕩頻率的粗細(xì)調(diào)諧。第三PMOS管PM3和第四PMOS管PM4的柵極接地，使得PM3和PM4工作在飽和區(qū)，從而實(shí)現(xiàn)電壓調(diào)節(jié)軌到軌，擴(kuò)大了電壓調(diào)節(jié)范圍。第三NMOS管匪3和第四NMOS管NM4形成交叉耦合的連接方式維持振蕩，既提高了其轉(zhuǎn)換速度，又提高了線性度。
[0019]本發(fā)明的工作原理如下:
[0020]在正常振蕩周期內(nèi)，當(dāng)每個(gè)差分延遲單元的主環(huán)路同相輸入端VP+電壓為高，主環(huán)路反相輸入端VP-電壓為低時(shí)，第一 NMOS管匪I導(dǎo)通，第二 NMOS管匪2截止。這時(shí)候柵級(jí)受差分反相輸出端VOUT-控制的第四NMOS管NM4也會(huì)導(dǎo)通，差分同相輸出端VOUT+將被拉到電源VDD，第一 PMOS管PMl、第三PMOS管PM3、第五PMOS管PM5、第七PMOS管PM7的電流將會(huì)全部流過第三NMOS管匪3和第一 NMOS管匪I，左邊的支路和右邊的支路工作狀態(tài)將依次交替，完成一個(gè)振蕩周期。
[0021]第一差分延遲單元Dl的差分同相輸出端VOUT+與差分反相輸出端VOUT-輸出的差分信號(hào)通過第二差分延遲單元D2的主環(huán)路同相輸入端VP+與主環(huán)路反相輸入端VP-輸入后，由粗調(diào)輸入信號(hào)VCOARSE和細(xì)調(diào)輸入信號(hào)VFINE進(jìn)行電壓頻率控制，并實(shí)現(xiàn)第二差分延遲單元D2輸出信號(hào)相對(duì)第一差分延遲單元Dl輸出信號(hào)相位延遲60度。第二差分延遲單元D2的差分同相輸出端VOUT+與差分反相輸出端VOUT-輸出的差分信號(hào)通過第三差分延遲單元D3的主環(huán)路同相輸入端VP+與主環(huán)路反相輸入端VP-輸入后，由粗調(diào)輸入信號(hào)VCOARSE和細(xì)調(diào)輸入信號(hào)VFINE進(jìn)行電壓頻率控制，并實(shí)現(xiàn)第三差分延遲單元D3輸出信號(hào)相對(duì)第二差分延遲單元D2輸入信號(hào)相位延遲120度，相對(duì)第一差分延遲單元Dl輸入信號(hào)相位延遲180度，同時(shí)由于第三差分延遲單元D3負(fù)反饋到第一延遲單元Dl時(shí)有180度的相移，信號(hào)最終滿足Barkhausen起振所需360度相移的條件，從而最終實(shí)現(xiàn)整個(gè)環(huán)路振蕩的功能。同時(shí)，第一差分延遲單元Dl的輔助環(huán)路同相輸入端VS+與輔助環(huán)路反相輸入端VS-將信號(hào)通過前饋的方式提前傳輸?shù)降诙罘盅舆t單元D2和第三差分延遲單元D3。第二差分延遲單元D2的輔助環(huán)路同相輸入端VS+與輔助環(huán)路反相輸入端VS-將信號(hào)通過前饋的方式提前傳輸?shù)降谌罘盅舆t單元D3和第一差分延遲單元Dl。第三差分延遲單元D3的輔助環(huán)路同相輸入端VS+與輔助環(huán)路反相輸入端VS-將信號(hào)通過前饋的方式提前傳輸?shù)降谝徊罘盅舆t單元Dl和第二差分延遲單元D2。這樣減少了在主環(huán)路傳輸信號(hào)在每個(gè)差分延遲單元的延遲時(shí)間，進(jìn)一步提高了振蕩器工作頻率。若每個(gè)差分延遲單元的延遲時(shí)間為td，那么該3級(jí)差分振蕩的振蕩頻率為f = l/(2*3*td)。
[0022]考慮到環(huán)形振蕩器相比LC振蕩器抖動(dòng)較大的因素，本發(fā)明在第三個(gè)差分延遲單元D3的差分輸出端外接一個(gè)注入信號(hào)單元，注入的信號(hào)為環(huán)形振蕩器輸出頻率的次諧波信號(hào)，即使用一個(gè)低抖動(dòng)的信號(hào)在輸出信號(hào)每N個(gè)周期時(shí)對(duì)輸出信號(hào)進(jìn)行一次相位校正，從而避免了相位誤差的積累，使得環(huán)形振蕩器輸出的信號(hào)抖動(dòng)有效減少。圖4(a)和(b)提供的有無注入鎖定的抖動(dòng)性能對(duì)比圖，注入單元的柵級(jí)注入的信號(hào)為輸出信號(hào)的次諧波，在時(shí)域上表現(xiàn)為對(duì)振蕩信號(hào)相位誤差積累的矯正，在注入鎖定范圍內(nèi)，抖動(dòng)性能得到明顯改善。
【權(quán)利要求】
1.一種環(huán)形振蕩器，其特征在于:主要由3個(gè)差分延遲單元Dl?D3和I個(gè)注入單元INJ組成； 第一差分延遲單元Dl的差分同相輸出端VOUT+接第二差分延遲單元D2的主環(huán)路反相輸入端VP-，第二差分延遲單元D2的差分同相輸出端VOUT+接第三差分延遲單元D3的主環(huán)路反相輸入端VP-，第三差分延遲單元D3的差分同相輸出端VOUT+接第一差分延遲單元Dl的主環(huán)路反相輸入端VP-； 第一差分延遲單元Dl的差分反相輸出端VOUT-接第二差分延遲單元D2的主環(huán)路同相輸入端VP+，第二差分延遲單元D2的差分反相輸出端VOUT-接第三差分延遲單元D3的主環(huán)路同相輸入端VP+，第三差分延遲單元D3的差分反相輸出端VOUT-接第一差分延遲單元Dl的主環(huán)路同相輸入端VP+ ； 第一差分延遲單元Dl的主環(huán)路同相輸入端VP+接第二差分延遲單元D2的輔助環(huán)路同相輸入端VS+，第一差分延遲單元Dl的主環(huán)路反相輸入端VP-接第二差分延遲單元D2的輔助環(huán)路反相輸入端VS-； 第一差分延遲單元Dl的輔助環(huán)路同相輸入端VS+接第三差分延遲單元D3的主環(huán)路同相輸入端VP+，第一差分延遲單元Dl的輔助環(huán)路反相輸入端VS-接第三差分延遲單元D3的主環(huán)路反相輸入端VP-； 第二差分延遲單元D2的主環(huán)路同相輸入端VP+接第三差分延遲單元D3的輔助環(huán)路同相輸入端VS+，第二差分延遲單元D2的輔助環(huán)路同相輸入端VS+接第三差分延遲單元D3的輔助環(huán)路反相輸入端VS-； 第一差分延遲單元Dl的粗調(diào)輸入端VC0ARSE，第二差分延遲單元D2的粗調(diào)輸入端VC0ARSE和第三差分延遲單元D3的粗調(diào)輸入端VC0ARSE同時(shí)接粗調(diào)輸入信號(hào)VC0ARSE ；第一差分延遲單元Dl的細(xì)調(diào)輸入端VFINE，第二差分延遲單元D2的細(xì)調(diào)輸入端VFINE和第三差分延遲單元D3的細(xì)調(diào)輸入端VFINE同時(shí)接細(xì)調(diào)輸入信號(hào)VFINE ； 第一差分延遲單元Dl的電源端VDD，第二差分延遲單元D2的電源端VDD和第三差分延遲單元D3的電源端VDD同時(shí)接電源VDD ;第一差分延遲單元Dl的接地端GND，第二差分延遲單元D2的接地端GND和第三差分延遲單元D3的接地端GND同時(shí)接地GND ； 注入單元INJ的柵級(jí)接注入信號(hào)輸入端VINJ，注入單元INJ的漏極接第三差分延遲單元D3的差分反相輸出端V0UT-，注入單元INJ的源級(jí)接第三差分延遲單元D3的差分同相輸出端V0UT+。
2.根據(jù)權(quán)利要求1所述的一種環(huán)形振蕩器，其特征在于: 上述每個(gè)差分延遲單元均包括8個(gè)PMOS管PMl?PM4和4個(gè)NMOS管NMl?NM4 ;第一PMOS管PMl的源級(jí)、第二 PMOS管PM2的源級(jí)、第三PMOS管PM3的源級(jí)、第四PMOS管PM4的源級(jí)、第五PMOS管PM5的源級(jí)、第六PMOS管PM6的源級(jí)、第七PMOS管PM7的源級(jí)和第八PMOS管PM8的源級(jí)同時(shí)接電源VDD ;第一 NMOS管匪I的源級(jí)、第二 NMOS管匪2的源級(jí)、第三NMOS管NM3的源級(jí)、第四NMOS管NM4的源級(jí)、第三PMOS管PM3的柵級(jí)和第四PMOS管PM4的柵級(jí)同時(shí)接地GND ;第一 PMOS管PMl的柵級(jí)和第二 PMOS管PM2的柵級(jí)連接，作為該差分延遲單元的粗調(diào)信號(hào)輸入端VC0ARSE ;第五PMOS管PM5的柵級(jí)和第六PMOS管PM6的柵級(jí)連接，作為該差分延遲單元的細(xì)調(diào)信號(hào)輸入端VFINE ;第一 PMOS管PMl的漏極、第三PMOS管PM3的漏極、第五PMOS管PM5的漏極、第七PMOS管PM7的漏極、第一 NMOS管匪I的漏極和第三NMOS管匪3的漏極連接，作為差分延遲單元的差分反相輸出端VOUT-;第二 PMOS管PM2的漏極、第四PMOS管PM4的漏極、第六PMOS管PM6的漏極、第八PMOS管PM8的漏極、第二NMOS管NM2的漏極和第四NMOS管NM4的漏極連接，作為差分延遲單元的差分同相輸出端VOUT+ ;第三NMOS管匪3的柵級(jí)與第二 NMOS管匪2的漏極和第四NMOS管NM4的漏極連接；第四NMOS管NM4的柵級(jí)與第一 NMOS管NMl的漏極和第三NMOS管NM3的漏極連接；第七PMOS管PM7的柵級(jí)作為差分延遲單元的輔助環(huán)路同相輸入端VS+ ;第八PMOS管PM8的柵級(jí)作為差分延遲單元的輔助環(huán)路反相輸入端VS-;第一 NMOS管匪I的柵級(jí)作為差分延遲單元的主環(huán)路同相輸入端VP+ ;第二 NMOS管匪2的柵級(jí)作為差分延遲單元的主環(huán)路反相輸入端VP-。
3.根據(jù)權(quán)利要求2所述的一種環(huán)形振蕩器，其特征在于:第一 PMOS管PMl和第二 PMOS管PM2的寬長(zhǎng)比為第五PMOS管PM5和第六PMOS管PM6的寬長(zhǎng)比的5?10倍。
【文檔編號(hào)】H03L7/099GK104270147SQ201410564616
【公開日】2015年1月7日 申請(qǐng)日期:2014年10月22日 優(yōu)先權(quán)日:2014年10月22日
【發(fā)明者】徐衛(wèi)林, 吳迪, 韋雪明, 段吉海, 韋保林 申請(qǐng)人:桂林電子科技大學(xué)