一種解決dac小信號輸出非線性的系統(tǒng)及方法
【專利摘要】本發(fā)明提供一種解決DAC小信號輸出非線性的系統(tǒng)及方法，包括功率檢測單元，功率門限設(shè)置單元，增益控制單元和增益自動(dòng)恢復(fù)單元。功率檢測和門限設(shè)置都在FPGA的數(shù)字部分程序中完成，增益控制和自動(dòng)恢復(fù)通過MCU控制FPGA數(shù)字部分程序、DAC后面的數(shù)控衰減器來完成，當(dāng)MCU檢測到給DAC功率小于門限，增大FPGA中的增益，相當(dāng)于增大數(shù)字部分給DAC的數(shù)值，從而減小DAC的非線性。本發(fā)明可以明顯改善IM3，對整個(gè)系統(tǒng)來說有效降低噪聲系數(shù).本發(fā)明對比于其他方法，具有節(jié)省硬件成本，穩(wěn)定可靠的特點(diǎn)。
【專利說明】-種解決DAC小信號輸出非線性的系統(tǒng)及方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種解決DAC (數(shù)模轉(zhuǎn)換器）小信號輸出非線性的系統(tǒng)及方法。
[0002]

【背景技術(shù)】
[0003] 現(xiàn)有的光纖直放站系統(tǒng)中，整個(gè)鏈路包括接受鏈路和發(fā)射部分鏈路，接收部分鏈 路信號流：低噪聲放大器+ATT+混頻器+驅(qū)動(dòng)放大器+抗混跌濾波器+ADC+FPGA(現(xiàn)場可 編程門陣列）+激光器。發(fā)射部分信號鏈路信號流：激光器+FPGA+DAC+IQ調(diào)制器+放大器 +ATT+放大器。具體示意圖見說明書附圖1: 對整個(gè)信號鏈，信號低噪理論換算公式如下： 有用信號低噪功率（dBm) = (-174+NF+GAIN)/RBW 公式（1) GSM系統(tǒng)每個(gè)載波200K，單載波輸出時(shí)，相當(dāng)于RBW=200K(WCDMA單載波3. 84M，相當(dāng) 于RBW=3. 84M)，有用信號帶寬積分得到的功率也相對比較小，相當(dāng)于DAC的輸出功率小，輸 出功率很小的時(shí)候，如果DAC產(chǎn)生非線性失真，導(dǎo)致的誤差相對比較大，相當(dāng)于本身低噪比 正常偏大，從公式（1)看出，對系統(tǒng)指標(biāo)來說，影響系統(tǒng)的噪聲系數(shù)。為解決系統(tǒng)由DAC小 信號輸出導(dǎo)致的非線性，增大數(shù)字部分給DAC的值，來降低DAC小信號輸出導(dǎo)致的非線性， 從而優(yōu)化噪聲系數(shù)。
[0004] 在整個(gè)系統(tǒng)中，使用的高速DAC器件，目前都是采用電流型，對16位電流型DAC來 說，需要=256個(gè)電流源和開關(guān)。如說明書附圖2所示。對芯片而言，開關(guān)和電流源個(gè)數(shù) 多，會(huì)占芯片面積相對較大。所以通常低4位使用二進(jìn)制碼電流源，二進(jìn)制碼的DAC框架 如說明書附圖3所示，占用的電流源和開關(guān)少很多；采用二進(jìn)制碼方式，比如4位DAC，采 用溫度計(jì)碼DAC，電流源和開關(guān)需要16個(gè)，采用二進(jìn)制碼，需要電流源和開關(guān)4個(gè)。但是二 進(jìn)制碼，由于存在如說明書附圖4跳變現(xiàn)象，比如011到100跳變時(shí)，存在時(shí)間上的不連續(xù) 性，會(huì)導(dǎo)致非線性產(chǎn)生，在線性和芯片面積折中考慮，DAC低位采用二進(jìn)制碼，其他位采用溫 度計(jì)碼。對于系統(tǒng)來說，非線性導(dǎo)致的三階，對系統(tǒng)低噪影響很大，從而影響噪聲系數(shù).為 保證DAC小信號輸出，非線性不影響噪聲系數(shù)，都需要保證DAC非線性失真導(dǎo)致的頂3小 于-2OTB(這是一個(gè)經(jīng)驗(yàn)值)，理論換算，頂3=-25dB時(shí)，頂3的值相對于主信號為1/10:5 =3. 1/1000,相對于主信號來說，頂3值可以忽略，不會(huì)抬升帶內(nèi)低噪。
[0005] 現(xiàn)有技術(shù)中，為解決DAC小信號輸出非線性問題，通常在DAC輸出增加模擬檢波 器，檢測DAC輸出功率，然后通過MCU控制FPGA狀態(tài)和DAC后面ATT狀態(tài)。
[0006]


【發(fā)明內(nèi)容】

[0007] 系統(tǒng)接收部分前面包括低噪放，混頻器，中頻放大電路，在不輸入信號時(shí)，DAC有效 工作位為4位。本發(fā)明在數(shù)字處理部分FPGA中設(shè)計(jì)一種門限檢波器，在FPGA中判斷給DAC的有效位數(shù)，當(dāng)判斷給DAC有效位數(shù)低于5位，在數(shù)字部分增大給DAC的數(shù)值，將數(shù)值左移 兩位，讓DAC有效工作位增加兩位，從而降低DAC小信號輸出導(dǎo)致的非線性，優(yōu)化系統(tǒng)噪聲 系數(shù)。送給DAC的數(shù)值左移兩位，由于左移一位，功率等效為增加6DB，所有左移兩位，相當(dāng) 于功率增加12DB，為保證整個(gè)系統(tǒng)的增益不變，需要在DAC后面衰減12DB，所以門限檢測給 DAC的有效位低于5位，數(shù)字部分送給DAC數(shù)值左移兩位，發(fā)射鏈路后面的ATT衰減12DB。 如果DAC在大信號輸出時(shí)，F(xiàn)PGA送給DAC數(shù)值比較大，非線性引起的失真比較小，這時(shí)候不 能再把送給DAC數(shù)值左移2位，不然有可能導(dǎo)致DAC溢出，就關(guān)閉該功能，系統(tǒng)正常工作。 [0008] 具體技術(shù)方案如下： 包括功率檢測單元、功率門限設(shè)置單元、增益控制單元、增益自動(dòng)恢復(fù)單元； 功率檢測單元，在FPGA中增加計(jì)算給DAC功率的功能； 功率門限設(shè)置單元，在FPGA中根據(jù)判斷給DAC的有效位，將在送給DAC的有效位小于 5位時(shí)的功率作為判斷門限； 增益控制單元，位于MCU中，當(dāng)FPGA檢測送給DAC功率小于判斷門限時(shí)，則FPGA中的 增益變大12DB，為保證整個(gè)系統(tǒng)增益不變，F(xiàn)PGA傳遞指令給MCU，MCU通過DAC后面數(shù)控衰 減器自動(dòng)衰減12DB; 增益自動(dòng)恢復(fù)單元，位于MCU中，當(dāng)FPGA檢測送給DAC的功率大于判斷門限值時(shí)，F(xiàn)PGA中的增益恢復(fù)正常，同時(shí)DAC后面的數(shù)控衰減器恢復(fù)正常。
[0009] 包括以下步驟， 步驟1、FPGA計(jì)算給DAC的功率，根據(jù)計(jì)算結(jié)果在FPGA中設(shè)置門限，送給DAC數(shù)值為 4位，且4位為111 1，此時(shí)FPGA中得到的一個(gè)門限功率為A; 步驟2、當(dāng)送給DAC的數(shù)值功率小于A，則送給DAC的值左移兩位，為保證系統(tǒng)的增益不 變，同時(shí)在DAC后面的數(shù)控衰減器中衰減12DB; 步驟3、將門限在步驟2的基礎(chǔ)上再增加12DB，即把送給DAC值左移2位，得到門限B; 把門限B作為最終的判斷門限； 當(dāng)送給DAC數(shù)值小于B，F(xiàn)PGA給DAC左移2位，DAC后面的數(shù)控衰減器自動(dòng)衰減12DB， 當(dāng)送給DAC的值大于B,該衰減器功能自動(dòng)關(guān)閉。
[0010] 與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)和有益效果： 與現(xiàn)有技術(shù)相比，本發(fā)明可以省去模擬檢波器，節(jié)省成本，同時(shí)MCU控制，需要MCU對檢 波器功率進(jìn)行循環(huán)讀取，然后控制FPGA和ATT狀態(tài)，整個(gè)時(shí)間都大于1秒，直接在FPGA檢 波，時(shí)間可以控制在20MS以內(nèi)，從本發(fā)明的實(shí)施效果來看，實(shí)際控制在10MS以內(nèi)。
[0011]

【專利附圖】

【附圖說明】[0012] 圖1是現(xiàn)有技術(shù)中光纖直放站接受和發(fā)射電路結(jié)構(gòu)圖。
[0013] 圖2是傳統(tǒng)DAC溫度計(jì)碼架構(gòu)圖。
[0014] 圖3是傳統(tǒng)DAC二進(jìn)制碼架構(gòu)圖。
[0015] 圖4是傳統(tǒng)DAC二進(jìn)制碼非線性示意圖。
[0016] 圖5是本發(fā)明實(shí)施例的接收部分電路結(jié)構(gòu)圖。
[0017] 圖6是傳統(tǒng)方式的發(fā)射部分電路結(jié)構(gòu)圖圖。
[0018] 圖7是本發(fā)明實(shí)施的發(fā)射部分電路結(jié)構(gòu)圖。
[0019]

【具體實(shí)施方式】
[0020] 下面結(jié)合附圖和實(shí)施例詳細(xì)說明本發(fā)明的技術(shù)方案。
[0021] 理論分析非線性失真導(dǎo)致的互調(diào)對信號影響：根據(jù)公式：

【權(quán)利要求】
1. 一種解決DAC小信號輸出非線性的解決辦法，其特征在于：包括功率檢測單元、功率 口限設(shè)置單元、增益控制單元、增益自動(dòng)恢復(fù)單元； 功率檢測單元，在FPGA中增加計(jì)算給DAC功率的功能； 功率口限設(shè)置單元，在FPGA中根據(jù)判斷給DAC的有效位，將在送給DAC的有效位小于 5位時(shí)的功率作為判斷口限； 增益控制單元，位于MCU中，當(dāng)FPGA檢測送給DAC功率小于判斷口限時(shí)，則FPGA中的 增益變大12DB，為保證整個(gè)系統(tǒng)增益不變，F(xiàn)PGA傳遞指令給MCU，MCU通過DAC后面數(shù)控衰 減器自動(dòng)衰減12DB ; 增益自動(dòng)恢復(fù)單元，位于MCU中，當(dāng)FPGA檢測送給DAC的功率大于判斷口限值時(shí)，F(xiàn)PGA 中的增益恢復(fù)正常，同時(shí)DAC后面的數(shù)控衰減器恢復(fù)正常。
2. -種解決DAC小信號輸出非線性的方法，其特征在于：、包括W下步驟， 步驟1、FPGA計(jì)算給DAC的功率，根據(jù)計(jì)算結(jié)果在FPGA中設(shè)置口限，送給DAC數(shù)值為 4位，且4位為1111，此時(shí)FPGA中得到的一個(gè)口限功率為A ; 步驟2、當(dāng)送給DAC的數(shù)值功率小于A，則送給DAC的值左移兩位，為保證系統(tǒng)的增益不 變，同時(shí)在DAC后面的數(shù)控衰減器中衰減12DB ; 步驟3、將口限在步驟2的基礎(chǔ)上再增加12DB，即把送給DAC值左移2位，得到口限B ; 把口限B作為最終的判斷口限； 當(dāng)送給DAC數(shù)值小于B，F(xiàn)PGA給DAC左移2位，DAC后面的數(shù)控衰減器自動(dòng)衰減12DB， 當(dāng)送給DAC的值大于B，該衰減器功能自動(dòng)關(guān)閉。
【文檔編號】H03M1/66GK104467863SQ201410624264
【公開日】2015年3月25日 申請日期:2014年11月7日 優(yōu)先權(quán)日:2014年11月7日
【發(fā)明者】楊杰, 艾鋒 申請人:武漢虹信通信技術(shù)有限責(zé)任公司