用于四二值時鐘變換的qb10電路的制作方法
【專利摘要】本發(fā)明創(chuàng)造了一種把QC轉換為BC10的電路，該電路由四個閾0.5的NMOS管、一個閾1.5的NMOS管、兩個閾2.5的NMOS管、兩個閾-0.5的PMOS管和一個閾-1.5的PMOS管組成；本發(fā)明的價值在于：該轉換電路在確保QC有用信息不丟失的前提下，將QC信號轉換為易于識別和使用的BC10信號；這樣一方面可以使用QC信號驅動基于BC10信號的數(shù)字電路，另一方面解決了QC與BC10間的兼容問題；另外，由于該轉換電路把識別難度大的QC轉換為了易識別的BC10，所以可采用該轉換電路和簡單的BC10識別電路來組成QC的識別電路，這樣可降低QC應用電路的復雜度，進而有助于QC的推廣應用。
【專利說明】用于四二值時鐘變換的QB10電路
【技術領域】 [0001] 本發(fā)明設及一種將四值時鐘（Quaternary Clock, QC)轉換為二值時鐘 炬inary Clock, BC)的 CMOS 電路。
【背景技術】 [0002] 數(shù)字電路系統(tǒng)包含時鐘子系統(tǒng)，而時鐘子系統(tǒng)又分為時鐘分布網絡和 觸發(fā)器兩部分W?，F(xiàn)有技術的時鐘子系統(tǒng)為二值時鐘子系統(tǒng)。而多值信號具有信息量大的 特點b-w，例如，四值時鐘信號QC在一個周期內有六次跳變（邊沿）而傳統(tǒng)的二值時鐘 BC在一個周期內只有兩次跳變。由于前者在一個周期內的邊沿數(shù)是后者的S倍，所W數(shù)字 電路使用四值時鐘有利于降低系統(tǒng)功耗W。另外，四值信號等多值信號比二值信號更適合 與下一代多值的新型納米電子器件設計數(shù)字電路系統(tǒng)b'73。例如，2012年首次報道的新型 場效應管孤G-孤CFET?由于具有四個工作狀態(tài)而更適合用于設計和實現(xiàn)四值邏輯電路W。 因此，四值時鐘也將更適合與多值的納米電子器件設計數(shù)字電路系統(tǒng)?；谒闹禃r鐘的優(yōu) 點，目前已經有文獻 【背景技術】 [4-6]對四值時鐘進行了一定的應用研究。在研究四值時鐘應用的過 程中，出現(xiàn)了 W下兩個問題；一、與二值時鐘的兼容問題；二、如何高效地識別和利用四值 時鐘，使四值時鐘的應用電路盡可能簡單的問題。目前，現(xiàn)有數(shù)字電路中的鎖存器、觸發(fā)器 等時序部件幾乎都是基于二值時鐘而設計的，而非四值時鐘。該樣會出現(xiàn)使用四值時鐘的 數(shù)字系統(tǒng)與使用二值時鐘的數(shù)字系統(tǒng)在進行同步數(shù)據(jù)交換時兩者時鐘信號不兼容的問題。 解決該問題的難點在于；四值時鐘的六次邊沿既要得到充分利用，又要能驅動使用二值時 鐘的數(shù)字系統(tǒng)進行工作。不解決該問題，四值時鐘就難W得到深入而廣泛的應用，其低功耗 等優(yōu)勢也難W顯現(xiàn)。另外，由于四值時鐘有四個電平值和六種跳變沿，所W檢測和識別四值 時鐘要難于傳統(tǒng)的二值時鐘。如何使四值時鐘易于識別和使用，使其識別和應用電路盡可 能簡單，是四值時鐘應用的第二個問題。
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【發(fā)明內容】
[0012] 針對上述四值時鐘QC應用中出現(xiàn)的問題，本發(fā)明的任務就是在保持四 值時鐘QC優(yōu)勢即充分利用四值時鐘六次跳變的前提下，來解決四值時鐘QC與二值時鐘BC 間的兼容問題，和四值時鐘難識別的問題。
[001引為完成發(fā)明任務，本發(fā)明創(chuàng)造了一種把四值時鐘QC轉換為二值時鐘BC的CMOS電 路。該電路在保持時鐘邊沿數(shù)不變的前提下將四值時鐘QC的六種跳變沿轉換為二值時鐘 BC的兩種跳變沿。
[0014] 本發(fā)明采取的技術方案是；首先，結合相關研究文獻對四值時鐘QC的電平邏輯值 進行分類總結；然后，在保持時鐘的邊沿數(shù)不變的前提下，把四值時鐘QC的四種電平邏輯 值轉換為兩種電平邏輯值；最后，根據(jù)傳輸電壓開關理論用M0S管實現(xiàn)將四值時鐘QC轉換 為二值時鐘BC的電路。該電路輸出的二值時鐘BC -方面可用于驅動傳統(tǒng)基于二值時鐘的 數(shù)字電路，解決了四值時鐘QC的兼容問題；另一方面，輸出的二值時鐘BC只有兩個電平值， 用一個電平闊值就可W識別，解決了四值時鐘QC難識別的問題。
[0015] 上述的將四值時鐘QC轉換為二值時鐘BC的電路包含如下技術特征；
[0016] A、該電路的輸入信號為一個四值時鐘QC，其電平邏輯值為0、1、2和3，四值時鐘的 切換次序為0 - 1 一2 - 3 - 2 - 1 一0;
[0017] B、該電路的輸出信號為一個二值時鐘BC，其電平邏輯值為0和1，二值時鐘的切換 次序為1一 0 - 1 ;
[0018] C、當四值時鐘QC輸入0或2時，二值時鐘BC輸出電平邏輯值1 ;
[0019] D、當四值時鐘QC輸入1或3時，二值時鐘BC輸出電平邏輯值0。
[0020] 具有上述技術特征的電路能把切換次序為0 - 1 一 2 - 3 - 2 - 1 一 0的四值時 鐘QC轉換為切換次序為1 一 0 - 1的二值時鐘BC。從該電路的輸入輸出信號可W看出，在 一定時間段內，兩種時鐘的邊沿數(shù)相同，而且輸出的二值時鐘BC比輸入的四值時鐘QC易于 識別。因此，本發(fā)明采用包含上述技術特征的技術方案可W完成本次的發(fā)明任務。
[0021] 根據(jù)上述的技術特征和傳輸電壓開關理論可W獲得上述時鐘轉換電路的開 關級函數(shù)表達式，如式（1)所示，其輸入和輸出信號分別為四值時鐘QC和二值時鐘BC。 [002引 BC = 1* (QC。' 5+1. 5qc ? QC2. 5) #0* (。' 5qc ? QCi. 5+2. 5qc) . (1)
[002引為易于用MOS管實現(xiàn)式（1)，對其進行開關級的表達式變換。變換后的開關級函數(shù) 表達式如式（2)所示。
[0024]
【權利要求】
1. 一種將四值時鐘轉換為二值時鐘的CMOS電路，它有一個四值時鐘輸入端（QC)和一 個二值時鐘輸出端（BC)，該電路的特征在于：它包括四個閾0. 5的NM0S管（Nl、N2、N3和 N4)、一個閾1. 5的NM0S管（N6)、兩個閾2. 5的NM0S管（N5和N7)、兩個閾-0. 5的PM0S管 (P1 和P3)和一個閾-1. 5 的PM0S管（P2)，所述M0S管P1、P2、N6、N3、N1、P3、N7 和N5 的柵 極與電路輸入端（QC)相接，M0S管P2和P3的源極與電平邏輯值3的電壓源相接，N3、N5、 N6和N7的源極與電源地相接，N1和P1的源極與電平邏輯值1的電壓源相接，P2和N6的 漏極與N4的柵極相接，N4的源極與N3的漏極相接，N1的漏極與N2的源極相接，P3和N7 的漏極與N2的柵極相接，P1、N2、N4和N5的漏極相接作為電路的輸出端（BC);其功能是把 一個周期內電平邏輯值切換次序為〇-1 - 2 - 3 - 2 - 1 - 0的四值時鐘轉換為一個周 期內電平邏輯值切換次序為1 - 〇 - 1的二值時鐘輸出。
2. 根據(jù)權利要求1所述的四值時鐘轉換二值時鐘的電路，其特征在于：在一個CMOS電 路中，能把四值時鐘電平邏輯值〇和2轉換為二值時鐘電平邏輯值1且能把四值時鐘電平 邏輯值1和3轉換為二值時鐘電平邏輯值0 ;其電路開關級表達式為
【文檔編號】H03K19/0185GK104485939SQ201410648101
【公開日】2015年4月1日 申請日期:2014年11月14日 優(yōu)先權日:2014年11月14日
【發(fā)明者】郎燕峰 申請人:浙江工商大學