基于四二值時(shí)鐘的qbc20電路的制作方法
【專利摘要】本發(fā)明創(chuàng)造了一種把QC轉(zhuǎn)換為BC20的電路，該電路由三個(gè)閾0.5的NMOS管、一個(gè)閾1.5的NMOS管、兩個(gè)閾2.5的NMOS管、兩個(gè)閾-0.5的PMOS管和兩個(gè)閾-1.5的PMOS管組成；本發(fā)明的價(jià)值在于：該轉(zhuǎn)換電路在確保QC有用信息不丟失的前提下，將QC信號(hào)轉(zhuǎn)換為易于識(shí)別和使用的BC20信號(hào)；這樣一方面可以使用QC信號(hào)驅(qū)動(dòng)基于BC20信號(hào)的數(shù)字電路，另一方面解決了QC與BC20間的兼容問題；另外，由于該轉(zhuǎn)換電路把識(shí)別難度大的QC轉(zhuǎn)換為了易識(shí)別的BC20，所以可采用該轉(zhuǎn)換電路和簡單的BC20識(shí)別電路來組成QC的識(shí)別電路，這樣可降低QC應(yīng)用電路的復(fù)雜度，進(jìn)而有助于QC的推廣應(yīng)用。
【專利說明】基于四二值時(shí)鐘的QBC20電路
【技術(shù)領(lǐng)域】 [0001] 本發(fā)明涉及一種將四值時(shí)鐘（Quaternary Clock，QC)轉(zhuǎn)換為二值時(shí)鐘 (Binary Clock，BC)的 CMOS 電路。
【背景技術(shù)】 [0002] 數(shù)字電路系統(tǒng)包含時(shí)鐘子系統(tǒng)，而時(shí)鐘子系統(tǒng)又分為時(shí)鐘分布網(wǎng)絡(luò)和 觸發(fā)器兩部分 【背景技術(shù)】 [1]?，F(xiàn)有技術(shù)的時(shí)鐘子系統(tǒng)為二值時(shí)鐘子系統(tǒng)。而多值信號(hào)具有信息量大的 特點(diǎn) 【背景技術(shù)】 [2_ 6]，例如，四值時(shí)鐘信號(hào)QC在一個(gè)周期內(nèi)有六次跳變（邊沿） 【背景技術(shù)】 [6]，而傳統(tǒng)的二值時(shí)鐘 BC在一個(gè)周期內(nèi)只有兩次跳變。由于前者在一個(gè)周期內(nèi)的邊沿?cái)?shù)是后者的三倍，所以數(shù)字 電路使用四值時(shí)鐘有利于降低系統(tǒng)功耗 【背景技術(shù)】 [6]。另外，四值信號(hào)等多值信號(hào)比二值信號(hào)更適合 與下一代多值的新型納米電子器件設(shè)計(jì)數(shù)字電路系統(tǒng) 【背景技術(shù)】 [6' 7]。例如，2012年首次報(bào)道的新型 場效應(yīng)管QDG-QDCFET?由于具有四個(gè)工作狀態(tài)而更適合用于設(shè)計(jì)和實(shí)現(xiàn)四值邏輯電路 【背景技術(shù)】 [7]。 因此，四值時(shí)鐘也將更適合與多值的納米電子器件設(shè)計(jì)數(shù)字電路系統(tǒng)。基于四值時(shí)鐘的優(yōu) 點(diǎn)，目前已經(jīng)有文獻(xiàn) 【背景技術(shù)】 [4-6]對(duì)四值時(shí)鐘進(jìn)行了一定的應(yīng)用研究。在研究四值時(shí)鐘應(yīng)用的過 程中，出現(xiàn)了以下兩個(gè)問題：一、與二值時(shí)鐘的兼容問題；二、如何高效地識(shí)別和利用四值 時(shí)鐘，使四值時(shí)鐘的應(yīng)用電路盡可能簡單的問題。目前，現(xiàn)有數(shù)字電路中的鎖存器、觸發(fā)器 等時(shí)序部件幾乎都是基于二值時(shí)鐘而設(shè)計(jì)的，而非四值時(shí)鐘。這樣會(huì)出現(xiàn)使用四值時(shí)鐘的 數(shù)字系統(tǒng)與使用二值時(shí)鐘的數(shù)字系統(tǒng)在進(jìn)行同步數(shù)據(jù)交換時(shí)兩者時(shí)鐘信號(hào)不兼容的問題。 解決該問題的難點(diǎn)在于：四值時(shí)鐘的六次邊沿既要得到充分利用，又要能驅(qū)動(dòng)使用二值時(shí) 鐘的數(shù)字系統(tǒng)進(jìn)行工作。不解決該問題，四值時(shí)鐘就難以得到深入而廣泛的應(yīng)用，其低功耗 等優(yōu)勢(shì)也難以顯現(xiàn)。另外，由于四值時(shí)鐘有四個(gè)電平值和六種跳變沿，所以檢測(cè)和識(shí)別四值 時(shí)鐘要難于傳統(tǒng)的二值時(shí)鐘。如何使四值時(shí)鐘易于識(shí)別和使用，使其識(shí)別和應(yīng)用電路盡可 能簡單，是四值時(shí)鐘應(yīng)用的第二個(gè)問題。
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【發(fā)明內(nèi)容】
[0012] 針對(duì)上述四值時(shí)鐘QC應(yīng)用中出現(xiàn)的問題，本發(fā)明的任務(wù)就是在保持四 值時(shí)鐘QC優(yōu)勢(shì)即充分利用四值時(shí)鐘六次跳變的前提下，來解決四值時(shí)鐘QC與二值時(shí)鐘BC 間的兼容問題，和四值時(shí)鐘難識(shí)別的問題。
[0013] 為完成發(fā)明任務(wù)，本發(fā)明創(chuàng)造了一種把四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的CMOS電 路。該電路在保持時(shí)鐘邊沿?cái)?shù)不變的前提下將四值時(shí)鐘QC的六種跳變沿轉(zhuǎn)換為二值時(shí)鐘 BC的兩種跳變沿。
[0014] 本發(fā)明采取的技術(shù)方案是：首先，結(jié)合相關(guān)研究文獻(xiàn)對(duì)四值時(shí)鐘QC的電平邏輯值 進(jìn)行分類總結(jié)；然后，在保持時(shí)鐘的邊沿?cái)?shù)不變的前提下，把四值時(shí)鐘QC的四種電平邏輯 值轉(zhuǎn)換為兩種電平邏輯值；最后，根據(jù)傳輸電壓開關(guān)理論用MOS管實(shí)現(xiàn)將四值時(shí)鐘QC轉(zhuǎn)換 為二值時(shí)鐘BC的電路。該電路輸出的二值時(shí)鐘BC -方面可用于驅(qū)動(dòng)傳統(tǒng)基于二值時(shí)鐘的 數(shù)字電路，解決了四值時(shí)鐘QC的兼容問題；另一方面，輸出的二值時(shí)鐘BC只有兩個(gè)電平值， 用一個(gè)電平閾值就可以識(shí)別，解決了四值時(shí)鐘QC難識(shí)別的問題。
[0015] 上述的將四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的電路包含如下技術(shù)特征：
[0016] A、該電路的輸入信號(hào)為一個(gè)四值時(shí)鐘QC，其電平邏輯值為0、1、2和3,四值時(shí)鐘的 切換次序?yàn)? - 1 - 2 - 3 - 2 - 1 - 0;
[0017] B、該電路的輸出信號(hào)為一個(gè)二值時(shí)鐘BC，其電平邏輯值為0和1，二值時(shí)鐘的切換 次序?yàn)? - 0 - 2 ;
[0018] C、當(dāng)四值時(shí)鐘QC輸入0或2時(shí)，二值時(shí)鐘BC輸出電平邏輯值2 ;
[0019] D、當(dāng)四值時(shí)鐘QC輸入1或3時(shí)，二值時(shí)鐘BC輸出電平邏輯值0。
[0020] 具有上述技術(shù)特征的電路能把切換次序?yàn)?- 1 - 2 - 3 - 2 - 1 - 0的四值時(shí) 鐘QC轉(zhuǎn)換為切換次序?yàn)? - 0 - 2的二值時(shí)鐘BC。從該電路的輸入輸出信號(hào)可以看出，在 一定時(shí)間段內(nèi)，兩種時(shí)鐘的邊沿?cái)?shù)相同，而且輸出的二值時(shí)鐘BC比輸入的四值時(shí)鐘QC易于 識(shí)別。因此，本發(fā)明采用包含上述技術(shù)特征的技術(shù)方案可以完成本次的發(fā)明任務(wù)。
[0021] 根據(jù)上述的技術(shù)特征和傳輸電壓開關(guān)理論[2'3]，可以獲得上述時(shí)鐘轉(zhuǎn)換電路的開 關(guān)級(jí)函數(shù)表達(dá)式，如式（1)所示，其輸入和輸出信號(hào)分別為四值時(shí)鐘QC和二值時(shí)鐘BC。
[0022] BC = 2* (QC°. V. 5QC · QC2.5) #0* (°. 5QC · QC1.5+2.5QC) · (1)
[0023] 為易于用MOS管實(shí)現(xiàn)式（1)，對(duì)其進(jìn)行開關(guān)級(jí)的表達(dá)式變換。變換后的開關(guān)級(jí)函數(shù) 表達(dá)式如式（2)所示。
【權(quán)利要求】
1. 一種將四值時(shí)鐘轉(zhuǎn)換為二值時(shí)鐘的CMOS電路，它有一個(gè)四值時(shí)鐘輸入端（QC)和一 個(gè)二值時(shí)鐘輸出端（BC)，該電路的特征在于：它包括三個(gè)閾0. 5的NMOS管（NI、N2和N3)、 一個(gè)閾1. 5的NMOS管（N6)、兩個(gè)閾2. 5的NMOS管（N4和N5)、兩個(gè)閾-0. 5的PMOS管（P2 和P3)和兩個(gè)閾-1. 5的PMOS管（Pl和P4)，所述MOS管PI、N2、N4、P3、N5、P4和N6的柵 極與電路輸入端（QC)相接，MOS管P3和P4的源極與電平邏輯值3的電壓源相接，N3、N4、 N5和N6的源極與電源地相接，Nl和Pl的源極與電平邏輯值2的電壓源相接，P3和N5的 漏極與Nl的柵極相接，N2的源極與N3的漏極相接，Nl的漏極與P2的源極相接，P4和N6 的漏極與P2和N3的柵極相接，PI、P2、N2和M的漏極相接作為電路的輸出端（BC);其功 能是把一個(gè)周期內(nèi)電平邏輯值切換次序?yàn)椹?1 - 2 - 3 - 2 - 1 - 0的四值時(shí)鐘轉(zhuǎn)換為 一個(gè)周期內(nèi)電平邏輯值切換次序?yàn)? - 0 - 2的二值時(shí)鐘輸出。
2. 根據(jù)權(quán)利要求1所述的四值時(shí)鐘轉(zhuǎn)換二值時(shí)鐘的電路，其特征在于：在一個(gè)CMOS電 路中，能把四值時(shí)鐘電平邏輯值〇和2轉(zhuǎn)換為二值時(shí)鐘電平邏輯值2且能把四值時(shí)鐘電平 邏輯值1和3轉(zhuǎn)換為二值時(shí)鐘電平邏輯值0 ;其電路開關(guān)級(jí)表達(dá)式為
【文檔編號(hào)】H03K19/0948GK104333370SQ201410648118
【公開日】2015年2月4日 申請(qǐng)日期:2014年11月14日 優(yōu)先權(quán)日:2014年11月14日
【發(fā)明者】郎燕峰 申請(qǐng)人:浙江工商大學(xué)