一種用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法
【專利摘要】本發(fā)明公開了一種用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法，該方法通過FPGA芯片、DSP芯片和DAC芯片的硬件支持來完成三種通道失配誤差估計(jì)的處理。首先，在數(shù)據(jù)采集系統(tǒng)中產(chǎn)生用于自標(biāo)定的測試信號(hào)，對(duì)各個(gè)ADC通道進(jìn)行誤差估計(jì)；得到時(shí)間誤差估計(jì)值后，若時(shí)間誤差較大，則直接通過FPGA控制時(shí)鐘管理芯片精確調(diào)節(jié)各通道ADC芯片的采樣時(shí)鐘的相位差進(jìn)行校正，若時(shí)間誤差小于時(shí)鐘管理芯片的調(diào)節(jié)精度，使用DSP上的高速誤差校正算法處理；軟硬一體化的自適應(yīng)誤差校正技術(shù)提高了誤差校正的精度和可靠性。
【專利說明】一種用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)采集及數(shù)字通信領(lǐng)域，特別涉及一種用于高速高精度數(shù)據(jù)采集系統(tǒng)的基于軟硬件結(jié)合的綜合誤差校正方法。

【背景技術(shù)】
[0002]時(shí)間交錯(cuò)采樣技術(shù)的出現(xiàn)，突破了單片ADC芯片(ADC驅(qū)動(dòng)放大器)的限制，使得數(shù)據(jù)采樣速率和采樣精度得到了提升，推動(dòng)了高速高精度數(shù)據(jù)采集技術(shù)的發(fā)展。ADC驅(qū)動(dòng)放大器具有許多重要功能，包括緩沖、幅度調(diào)整、單端至差分和差分至單端轉(zhuǎn)換、共模失調(diào)調(diào)節(jié)以及濾波功能。ADC驅(qū)動(dòng)器已經(jīng)成為數(shù)據(jù)轉(zhuǎn)換級(jí)中必不可少的信號(hào)調(diào)理元件，也是ADC實(shí)現(xiàn)其額定性能的關(guān)鍵因素。
[0003]但是利用時(shí)間交錯(cuò)采樣技術(shù)，搭建的多片ADC并行采樣系統(tǒng)，在提高采樣速率和精度的同時(shí)，由于多個(gè)并行采樣通道之間的不一致性會(huì)引入三種通道失配誤差(包括時(shí)間誤差、增益誤差、偏置誤差)，降低系統(tǒng)的整體性能，這是高速高精度數(shù)據(jù)采樣系統(tǒng)共同面臨的問題。對(duì)通道失配誤差的校正技術(shù)是當(dāng)前高速高精度數(shù)據(jù)采樣研究領(lǐng)域的一項(xiàng)技術(shù)熱點(diǎn)。當(dāng)前的誤差校正技術(shù)主要存在以下問題:
[0004](I)硬件校正技術(shù):通過嚴(yán)格精確的電路設(shè)計(jì)來消除通道失配誤差，包括選用高精度時(shí)鐘芯片，嚴(yán)格等長的電路布線，高精度高一致性的ADC芯片等。但是由于當(dāng)前芯片和電路板制造技術(shù)的限制，這種嚴(yán)格精確的電路設(shè)計(jì)是無法完全實(shí)現(xiàn)的，同時(shí)相應(yīng)的成本代價(jià)太高，只能應(yīng)用于極少數(shù)的高速高精度數(shù)據(jù)采集系統(tǒng)，無法廣泛的推廣和應(yīng)用。
[0005](2)軟件校正技術(shù):在FPGA或DSP等數(shù)字信號(hào)處理芯片上，通過數(shù)字處理算法來完成對(duì)通道失配誤差的校正。由于軟件校正方法靈活方便，同時(shí)不會(huì)增加額外的硬件成本，成為當(dāng)前誤差校正技術(shù)的研究熱點(diǎn)。但是當(dāng)前的軟件校正算法，都不同程度上存在著算法復(fù)雜，實(shí)時(shí)性差，無法隨著系統(tǒng)誤差的改變而靈活調(diào)整等問題。
[0006]因此，針對(duì)以上問題，本發(fā)明提出一種基于軟硬件結(jié)合，同時(shí)兼顧設(shè)計(jì)成本的綜合誤差校正方法。


【發(fā)明內(nèi)容】

[0007]本發(fā)明用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法是利用了一定的硬件支持，結(jié)合軟件處理算法來完成對(duì)時(shí)間交錯(cuò)并行采樣數(shù)據(jù)的失配誤差的估計(jì)和校正，通用性強(qiáng)，可廣泛應(yīng)用于各種采用時(shí)間交錯(cuò)采樣技術(shù)的數(shù)據(jù)采集系統(tǒng)。
[0008]本發(fā)明采用的硬件支持包括有DAC芯片、FPGA芯片和DSP芯片。
[0009]對(duì)于各個(gè)ADC芯片的時(shí)鐘管理(即采樣輸入時(shí)鐘)由FPGA可編程控制，可適當(dāng)調(diào)整不同ADC芯片采樣時(shí)鐘的相位。
[0010]FPGA控制芯片，完成對(duì)各個(gè)ADC芯片的時(shí)鐘管理的可編程控制，并接受高速采樣數(shù)據(jù)流，適當(dāng)緩存后，傳遞給DSP數(shù)字信號(hào)處理芯片。
[0011]DSP數(shù)字信號(hào)處理芯片，接收到FPGA傳遞過來的高速采樣數(shù)據(jù)流后，通過綜合數(shù)字校正算法，抑制并消除各并行通道采樣數(shù)據(jù)間的失配誤差，從而得到精確的采樣數(shù)據(jù)。同時(shí)，控制DAC芯片產(chǎn)生用于自標(biāo)定的測試信號(hào)。
[0012]本發(fā)明用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法，包括利用DSP與DAC芯片結(jié)合產(chǎn)生給定的通道測試信號(hào)；測試信號(hào)經(jīng)過信號(hào)調(diào)理進(jìn)入各ADC轉(zhuǎn)換通道，DSP獲得已知測試信號(hào)的采樣結(jié)果，通過誤差估計(jì)算法，獲得三種通道失配誤差值。而后根據(jù)誤差估計(jì)的結(jié)果，對(duì)采樣數(shù)據(jù)進(jìn)行補(bǔ)償修正，從而得到準(zhǔn)確的采樣數(shù)據(jù)。同時(shí)，再通過高性能的濾波算法，可實(shí)現(xiàn)采樣數(shù)據(jù)信噪比的增強(qiáng)。
[0013]本發(fā)明基于軟硬件結(jié)合的綜合誤差校正方法特點(diǎn)在于:
[0014]I)高速數(shù)據(jù)采集系統(tǒng)自動(dòng)產(chǎn)生通道測試信號(hào):在系統(tǒng)初始化時(shí)，用于獲取當(dāng)前系統(tǒng)通道失配誤差，結(jié)合誤差較正算法，可實(shí)現(xiàn)對(duì)系統(tǒng)誤差的隨時(shí)準(zhǔn)確的校正。
[0015]2)自標(biāo)定的時(shí)間誤差校正方法:時(shí)間誤差是時(shí)間交錯(cuò)采樣技術(shù)最重要的誤差來源之一。本發(fā)明方法針對(duì)時(shí)間誤差校正問題，提出了一種結(jié)合軟件校正和硬件控制的自標(biāo)定的誤差校正技術(shù)。首先，在數(shù)據(jù)采集系統(tǒng)中產(chǎn)生用于自標(biāo)定的測試信號(hào)，對(duì)各個(gè)ADC通道進(jìn)行誤差估計(jì)；得到時(shí)間誤差估計(jì)值后，若時(shí)間誤差較大，則直接通過FPGA控制時(shí)鐘管理芯片精確調(diào)節(jié)各通道ADC芯片的采樣時(shí)鐘的相位差進(jìn)行校正，若時(shí)間誤差小于時(shí)鐘管理芯片的調(diào)節(jié)精度，使用DSP上的高速誤差校正算法處理；軟硬一體化的自適應(yīng)誤差校正技術(shù)提高了誤差校正的精度和可靠性。
[0016]3)基于噪聲整形的信噪比增強(qiáng)方法:針對(duì)高速高精度ADC轉(zhuǎn)換中不可避免的噪聲問題，提出基于噪聲整形的信號(hào)信噪比增強(qiáng)技術(shù)，將硬件功能軟件化。利用過采樣技術(shù)對(duì)噪聲做頻域分布擴(kuò)展的預(yù)處理，設(shè)計(jì)噪聲整形算法以分割有用信號(hào)和噪聲頻譜，加強(qiáng)數(shù)字濾波的效果，形成一個(gè)高效的信噪比增強(qiáng)結(jié)構(gòu)。該結(jié)構(gòu)可以利用線性/非線性信號(hào)處理方法，從根本上提高采集信號(hào)的信噪比，同時(shí)，保持了針對(duì)不同應(yīng)用時(shí)系統(tǒng)結(jié)構(gòu)的一致性。

【專利附圖】

【附圖說明】
[0017]圖1是本發(fā)明所需的硬件支持結(jié)構(gòu)圖。
[0018]圖2是本發(fā)明三種通道失配誤差估計(jì)過程圖。
[0019]圖3是本發(fā)明綜合誤差校正流程圖。

【具體實(shí)施方式】
[0020]下面將結(jié)合附圖對(duì)本發(fā)明方法作進(jìn)一步的詳細(xì)說明。
[0021]參見圖1所示的支持本發(fā)明用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法的硬件結(jié)構(gòu)為:包括FPGA芯片1、DSP芯片2和DAC芯片3。所述的DAC芯片3為D/A轉(zhuǎn)換集成芯片。所述的DSP芯片2即數(shù)字信號(hào)處理器，是將信號(hào)以數(shù)字方式表示并處理的理論和技術(shù)；DSP, Digital Signal Process。DSP芯片的內(nèi)部采用程序和數(shù)據(jù)分開的哈佛結(jié)構(gòu),具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP指令，可以用來快速的實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法。所述的FPGA芯片I即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA,Field Programmable Gate Array。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
[0022]在本發(fā)明中，DSP芯片2用于產(chǎn)生自測試數(shù)字信號(hào)D2，DAC芯片3用于將接收到的D2進(jìn)行處理后，輸出模擬測試信號(hào)M_out ；FPGA芯片I用于將接收到的數(shù)字采樣信號(hào)M_in進(jìn)行處理后，輸出數(shù)字采樣信號(hào)Dl ；DSP芯片2將接收到的數(shù)字信號(hào)Dl經(jīng)過數(shù)字算法處理，輸出采集數(shù)字信號(hào)D_out。
[0023]參見圖2所示，適用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正的三種通道失配誤差估計(jì)過程如下:
[0024]當(dāng)高速數(shù)據(jù)采集系統(tǒng)啟動(dòng)后，系統(tǒng)會(huì)產(chǎn)生自測試信號(hào)D2，該自測試信號(hào)D2為一個(gè)標(biāo)準(zhǔn)正弦信號(hào)，頻率為10?100MHz，幅值為IV，且周期幅值之和為零。高速數(shù)據(jù)采集系統(tǒng)接收到自測試信號(hào)D2后，經(jīng)ADC轉(zhuǎn)換獲得不同通道的采樣序列。假設(shè)有M(M= 1，2，3，…，
i,…，i代表M路通道中的任意一通道，也是通道的標(biāo)識(shí)號(hào))路采樣通道，以第i通道為基準(zhǔn)來估算三種通道失配誤差。對(duì)不同通道采樣序列分別進(jìn)行傅里葉變換，得到各自的幅度譜，不同通道采樣譜的幅度比就是不同通道間的增益誤差比，以第i通道為基準(zhǔn)，則可獲得其他各通道的增益誤差；由于輸入的自測試信號(hào)D2的周期幅值之和是零，所以可對(duì)不同通道的采樣序列進(jìn)行幅值求和，而后再求各自的平均值，就可獲得各自通道的偏置誤差值；對(duì)時(shí)基誤差的估算時(shí)，首先以第i通道為基準(zhǔn)，計(jì)算其采樣序列中前后采樣點(diǎn)的偏差，再求不同通道與第i通道對(duì)應(yīng)采樣點(diǎn)的偏差，從而獲取偏差函數(shù)，對(duì)其進(jìn)行最小均方差迭代，利用最速下降法加速迭代過程，從而獲得不同通道相對(duì)第i通道的時(shí)基誤差；至此完成了對(duì)三種通道失配誤差的估算，將其記錄在DSP芯片2中，用于后續(xù)采樣數(shù)據(jù)的補(bǔ)償校正。
[0025]參見圖3所示，本發(fā)明適用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法的工作流程如下:
[0026]當(dāng)高速數(shù)據(jù)采集系統(tǒng)啟動(dòng)后，DSP芯片2首先產(chǎn)生自測試信號(hào)D2，并啟動(dòng)DAC芯片3，檢測DAC芯片3是否產(chǎn)生模擬測試信號(hào)M_out，若沒有，則返回重新運(yùn)行；若檢測到模擬測試信號(hào)M_out，則等待FPGA芯片I接收測試采樣數(shù)據(jù)；當(dāng)接受到測試采樣數(shù)據(jù)后，啟動(dòng)DSP芯片2，并傳輸數(shù)據(jù)至DSP ；DSP芯片接受到數(shù)據(jù)，立即進(jìn)行誤差估計(jì)，若時(shí)間誤差較大則調(diào)節(jié)采樣時(shí)鐘；若時(shí)間誤差小于采樣時(shí)鐘的最小調(diào)節(jié)步長，則記錄誤差值用于后續(xù)補(bǔ)償校正，從而完成自標(biāo)定過程；當(dāng)有外部觸發(fā)信號(hào)來時(shí)，若有接收采集數(shù)據(jù)并在DSP芯片2中，按之前自標(biāo)定過程中測定的系統(tǒng)誤差，進(jìn)行數(shù)據(jù)校正；校正完成后，在通過基于噪聲整形的信噪比增強(qiáng)方法，提高采樣數(shù)據(jù)的信噪比，最后輸出采集數(shù)據(jù)。該采集數(shù)據(jù)輸出通過觸發(fā)DSP芯片2中的采集數(shù)字信號(hào)D_out來完成。
【權(quán)利要求】
1.一種用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法，支持該方法的硬件由FPGA芯片(1)、DSP芯片(2)和DAC芯片(3)組成；其特征在于:適用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正的三種通道失配誤差估計(jì)過程如下； 當(dāng)高速數(shù)據(jù)采集系統(tǒng)啟動(dòng)后，系統(tǒng)會(huì)產(chǎn)生自測試信號(hào)D2，高速數(shù)據(jù)采集系統(tǒng)接收到自測試信號(hào)D2后，經(jīng)DAC芯片(3)轉(zhuǎn)換獲得不同通道的采樣序列； 假設(shè)有M路采樣通道，以第i通道為基準(zhǔn)來估算三種通道失配誤差。M=l，2，3，…，i,…，i代表M路通道中的任意一通道。 對(duì)不同通道采樣序列分別進(jìn)行傅里葉變換，得到各自的幅度譜； 對(duì)不同通道采樣譜的幅度比就是不同通道間的增益誤差比，以第i通道為基準(zhǔn)，則可獲得其他各通道的增益誤差； 由于輸入的自測試信號(hào)D2的周期幅值之和是零，所以可對(duì)不同通道的采樣序列進(jìn)行幅值求和，而后再求各自的平均值，就可獲得各自通道的偏置誤差值； 對(duì)時(shí)基誤差的估算時(shí)，首先以第i通道為基準(zhǔn)，計(jì)算其采樣序列中前后采樣點(diǎn)的偏差，再求不同通道與第i通道對(duì)應(yīng)采樣點(diǎn)的偏差，從而獲取偏差函數(shù)，對(duì)其進(jìn)行最小均方差迭代，利用最速下降法加速迭代過程，從而獲得不同通道相對(duì)第i通道的時(shí)基誤差； 至此完成了對(duì)三種通道失配誤差的估算，將其記錄在DSP芯片(2)中，用于后續(xù)采樣數(shù)據(jù)的補(bǔ)償校正。
2.根據(jù)權(quán)利要求1所述的用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法，其特征在于:該自測試信號(hào)D2為一個(gè)標(biāo)準(zhǔn)正弦信號(hào)，頻率為10?100MHz，幅值為IV，且周期幅值之和為零。
3.根據(jù)權(quán)利要求1所述的用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法，其特征在于:DSP芯片(2)用于產(chǎn)生自測試數(shù)字信號(hào)D2，DAC芯片(3)用于將接收到的D2進(jìn)行處理后，輸出模擬測試信號(hào)M_out ;FPGA芯片(I)用于將接收到的數(shù)字采樣信號(hào)M_in進(jìn)行處理后，輸出數(shù)字采樣信號(hào)Dl ；DSP芯片(2)將接收到的數(shù)字信號(hào)Dl經(jīng)過數(shù)字算法處理，輸出采集數(shù)字信號(hào)0_01^。
4.根據(jù)權(quán)利要求1所述的用于高速數(shù)據(jù)采集系統(tǒng)的綜合誤差校正方法，其特征在于:能夠?qū)崿F(xiàn)高速數(shù)據(jù)采集系統(tǒng)的自標(biāo)定的時(shí)間誤差校正。
【文檔編號(hào)】H03M1/10GK104467843SQ201410653451
【公開日】2015年3月25日 申請(qǐng)日期:2014年11月18日 優(yōu)先權(quán)日:2014年11月18日
【發(fā)明者】鄭晨 申請(qǐng)人:鄭晨