一種高效時鐘輸入控制電路的制作方法
【專利摘要】本發(fā)明是一種高效時鐘輸入控制電路，包括外部時鐘信號端CLK，外部時鐘信號端CLK通過PATH1通道和PATH2通道分別連接控制兩個串聯(lián)的NMOS管MN2和NMOS管MN1的柵極，所述PATH2通道為外部時鐘信號端CLK直接連接到NMOS管MN1的柵極，其中在所述PATH1通道中設(shè)置有內(nèi)部時鐘ACT信號反饋回路，并產(chǎn)生CKII和CLK信號一起控制NMOS管MN1和NMOS管MN2，所述ACT信號反饋回路主要包括三輸入與非門NAND和兩輸入或非門NOR。采用本發(fā)明技術(shù)方案，在不同輸入時鐘情況下，特別是時鐘上升/下降時間較大時，都能產(chǎn)生可靠的存儲器內(nèi)部控制時鐘，并且效率高，電路可靠性高。
【專利說明】一種高效時鐘輸入控制電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路及存儲器領(lǐng)域，具體涉及一種帶有時鐘ACT信號反饋回路的高效時鐘輸入控制電路。

【背景技術(shù)】
[0002]隨著集成電路設(shè)計水平和工藝技術(shù)的不斷提高，電路的復(fù)雜程度也隨之提高，如今所設(shè)計的芯片少則幾百萬門，多則更是達到了幾千萬門。與此同時，對復(fù)雜電路的高速度和低功耗也提出了越來越高的要求，特別是在處理器、存儲器、個人電腦以及計算機系統(tǒng)的應(yīng)用中。據(jù)統(tǒng)計，2010年存儲器已經(jīng)占到集成電路市場總額的22%，加之近年來先進工藝的不斷推出，存儲器占整個市場份額的比例更有所擴大。
[0003]為了提高復(fù)雜電路系統(tǒng)的性能，將一套系統(tǒng)集成到一塊硅片上SOC (System onChip)的設(shè)計已成為一種趨勢。在SOC設(shè)計過程中，存儲器的設(shè)計占有非常大的一個比重。因此，對于一個復(fù)雜的電路系統(tǒng)，其內(nèi)部存儲器性能和穩(wěn)定性的好壞直接影響到整個系統(tǒng)的成敗。
[0004]此外，對于很多高速系統(tǒng)，對其內(nèi)部存儲器的速度要求很高，特別是在CPU、ESC、DSP設(shè)計方面。其內(nèi)部嵌入的存儲器影響整個芯片的速度，對整個系統(tǒng)的功耗和速度有非常大的影響。因此，如何設(shè)計高速、可靠、穩(wěn)定的存儲器成為存儲器設(shè)計者需要考慮的問題。
[0005]在整個存儲器設(shè)計過程中，其時序控制電路設(shè)計是一項很重要的工作，最基本的就是時鐘輸入控制模塊的設(shè)計。在現(xiàn)有的設(shè)計中，一般采用的時鐘輸入控制電路如下圖1所示。圖1展現(xiàn)了由外部輸入時鐘CLK產(chǎn)生存儲器內(nèi)部控制時鐘ACT的電路。外部時鐘CLK通過PATHl (虛線框內(nèi))和PATH2分別控制兩個串聯(lián)NMOS管麗1、麗2的柵極。其中PATH2為CLK直接連到麗I的柵極，PATHl通過反相器對電路1、反相器INVl、與非門NAND、或非門NOR產(chǎn)生CKII信號連接到MN2的柵極。兩輸入NAND和NOR的另一個輸入分別接控制信號CSB和PD，CSB和H)通過控制CKII來最終控制ACT信號。電路I的一對反相器用于調(diào)節(jié)PATHl上的信號延時。
[0006]當(dāng)CLK和CKII信號同時為高電平I時，麗I和麗2導(dǎo)通致使NODEl被拉到低電平O，再通過反相器INV4使得存儲器內(nèi)部時鐘信號ACT輸出為高電平。若當(dāng)CLK以及CKII兩個信號任何一個為低電平時，ACT輸出保持不變，直到DBL信號為低時，通過PMOS管MPl以及將NODEl拉高，通過反相器INV4從而使輸出ACT為低。這樣一來便可通過PATHl中的CSB、H)以及DBL等控制信號，產(chǎn)生存儲器內(nèi)部讀寫控制時序。
[0007]在高速應(yīng)用中，按照圖1中的存儲器時鐘輸入控制電路，如果外部輸入時鐘的上升\下降時間較大，傳統(tǒng)的電路就不能完全滿足要求。在這種情況下，CLK和CKII信號無法達到同時為高，這樣則有可能無法產(chǎn)生內(nèi)部時鐘信號ACT，導(dǎo)致存儲器無法工作，如圖2所不O
[0008]為了解決上述問題，提高所設(shè)計的存儲器在不同輸入時鐘情況下的可靠性，本發(fā)明提出了不同的方案，并在實際存儲器設(shè)計中進行驗證，取得了良好的效果。


【發(fā)明內(nèi)容】

[0009]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的問題，提供一種高效時鐘輸入控制電路。
[0010]為實現(xiàn)上述技術(shù)目的，達到上述技術(shù)效果，本發(fā)明通過以下技術(shù)方案實現(xiàn):
一種高效時鐘輸入控制電路，包括外部時鐘信號端CLK，外部時鐘信號端CLK通過PATHl通道和PATH2通道分別連接控制兩個串聯(lián)的NMOS管麗2和NMOS管麗I的柵極，所述PATH2通道為外部時鐘信號端CLK直接連接到NMOS管麗I的柵極，其中:
所述PATHl通道中設(shè)置有內(nèi)部時鐘ACT信號反饋回路，并產(chǎn)生CKII和CLK信號一起控制 NMOS 管 MNl 和 NMOS 管 MN2 ；
所述ACT信號反饋回路主要包括三輸入與非門NAND和兩輸入或非門N0R，所述三輸入與非門NAND三個輸入端分別連接內(nèi)部時鐘信號ACT、外部時鐘信號端CLK和CT信號，其輸出端通過反向器INVl連接其自身的CT信號輸入端，同時其輸出端還通過一反向器電路與控制信號CSB分別連接到兩輸入或非門NOR的兩個輸入端，兩輸入或非門NOR的輸出端產(chǎn)生CKII信號連接控制NMOS管麗2的柵極。
[0011]進一步的，所述三輸入與非門NAND中的上拉電路由兩個PMOS管串聯(lián)之后再與一個PMOS管并聯(lián)，下拉電路則相反，由兩個NOMS管先并聯(lián)，再和另一個NMOS管串聯(lián)。
[0012]進一步的，所述三輸入與非門NAND的上拉電路中單獨并聯(lián)的PMOS的柵極以及下拉電路中單獨串聯(lián)的NMOS管的柵極分別與外部輸入時鐘信號CLK端和內(nèi)部時鐘信號ACT對應(yīng)連接。
[0013]進一步的，所述ACT信號反饋回路中的反向器電路中至少包括一個反向器。
[0014]本發(fā)明的有益效果是:
采用本發(fā)明技術(shù)方案，在不同輸入時鐘情況下，特別是時鐘上升/下降時間較大時，都能產(chǎn)生可靠的存儲器內(nèi)部控制時鐘，并且效率高，電路可靠性高。

【專利附圖】

【附圖說明】
[0015]圖1為傳統(tǒng)存儲器時鐘輸入控制電路；
圖2為應(yīng)用圖1中外部輸入時鐘上升/下降時間較大時ACT信號無法產(chǎn)生；
圖3為本發(fā)明中包含ACT反饋回路的時鐘輸入控制電路；
圖4為本發(fā)明中的三輸入與非門NAND內(nèi)部結(jié)構(gòu)電路；
圖5為本發(fā)明時鐘輸入控制電路的時序關(guān)系圖。

【具體實施方式】
[0016]下面將參考附圖并結(jié)合實施例，來詳細說明本發(fā)明。
[0017]如圖3所示，本發(fā)明實施例中的一種高效、可靠的時鐘輸入控制電路，其包含存儲器內(nèi)部時鐘ACT信號的反饋回路，通過PATHl通道產(chǎn)生CKII和CLK信號一起控制NMOS管麗I和麗2，當(dāng)麗I和麗2打開時，NODEl被拉低，ACT變高。當(dāng)DBL信號為低電平時，PMOS管MPl打開，NODEl拉高，通過反相器INV4將ACT信號拉低。另外，通過反相器INV2和INV3，將NODEl節(jié)點的電位始終鉗制在高或者低。與先前提到的電路不同，圖3中所示的PATHl通道電路包含ACT信號的反饋電路。存儲器內(nèi)部時鐘信號ACT和外部時鐘輸入信號CKL以及CT信號一同連到三輸入與非門NAND的三個輸入，其輸出通過反向器電路(小虛線框內(nèi)，本實施例中使用一個反向器)與控制信號CSB —同連到兩輸入或非門NOR的輸入，從而產(chǎn)生CKII信號。圖3中所涉及的三輸入與非門NAND并非通常所用的與非門，其電路結(jié)構(gòu)如圖4所示。其上拉電路由兩個PMOS管串聯(lián)之后再與一個PMOS管并聯(lián)，下拉電路則相反，由兩個NOMS管先并聯(lián)，再和另一個NMOS管串聯(lián)，相應(yīng)的信號輸入如圖4所不。圖4中的與非門電路應(yīng)用與圖3的控制電路時，上拉電路中單獨并聯(lián)的PMOS的柵極以及下拉電路中單獨串聯(lián)的NMOS管的柵極與外部輸入時鐘信號CLK端和內(nèi)部時鐘信號ACT對應(yīng)連接。
[0018]電路工作時，若外部輸入時鐘CLK為低電平，則通過三輸入與非門NAND的輸出CKI為高電平，如果此時控制信號CSB變低，CLK升高，則通過NOR的延時，CKII變高，此次CLK和CKII信號同時為高，麗I和麗2同時打開，NODEl被拉低，通過反相器INV4是的ACT輸出變高。一旦ACT信號升高，三輸入與非門的輸出CKI被拉為低電平0，通過電路I和NOR的延時，CKII也被拉低，麗2被關(guān)掉。這相對于一旦內(nèi)部時鐘信號ACT起來，通過PATHl通道即產(chǎn)生一個CKII的脈沖。這樣一來，就能保證在輸入時鐘上升/下降時間比較大的情況下，存儲器內(nèi)部時鐘能夠確定產(chǎn)生。圖3電路的具體工作時序如圖5所示。
[0019]如圖5所示，當(dāng)外部輸入時鐘信號CLK為低時，與非門NAND使得CKI信號始終為高(圖中標(biāo)號1)，當(dāng)CLK變?yōu)楦唠娖綍r，CKI的值由ACT反饋信號控制。一旦控制信號CSB為低，由于CKI為高，致使麗2的柵極控制信號CKII變高(圖中標(biāo)號2)，CKII的升高使麗I和麗2同時導(dǎo)通，從而引起ACT信號變高(圖中標(biāo)號3)。由于ACT信號為高，引起CKI信號拉低(圖中標(biāo)號4)，進而可把CKII信號拉低關(guān)閉(圖中標(biāo)號5)。此時，存儲器內(nèi)部控制時鐘正常產(chǎn)生。
[0020]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種高效時鐘輸入控制電路，包括外部時鐘信號端CLK，外部時鐘信號端CLK通過PATHl通道和PATH2通道分別連接控制兩個串聯(lián)的NMOS管麗2和NMOS管麗I的柵極，所述PATH2通道為外部時鐘信號端CLK直接連接到NMOS管MNl的柵極，其特征在于: 所述PATHl通道中設(shè)置有內(nèi)部時鐘ACT信號反饋回路，并產(chǎn)生CKII和CLK信號一起控制 NMOS 管 MNl 和 NMOS 管 MN2 ； 所述ACT信號反饋回路主要包括三輸入與非門NAND和兩輸入或非門N0R，所述三輸入與非門NAND三個輸入端分別連接內(nèi)部時鐘信號ACT、外部時鐘信號端CLK和CT信號，其輸出端通過反向器INVl連接其自身的CT信號輸入端，同時其輸出端還通過一反向器電路與控制信號CSB分別連接到兩輸入或非門NOR的兩個輸入端，兩輸入或非門NOR的輸出端產(chǎn)生CKII信號連接控制NMOS管麗2的柵極。
2.根據(jù)權(quán)利要求1所述的高效時鐘輸入控制電路，其特征在于，所述三輸入與非門NAND中的上拉電路由兩個PMOS管串聯(lián)之后再與一個PMOS管并聯(lián)，下拉電路則相反，由兩個NOMS管先并聯(lián)，再和另一個NMOS管串聯(lián)。
3.根據(jù)權(quán)利要求1或2所述的高效時鐘輸入控制電路，其特征在于，所述三輸入與非門NAND的上拉電路中單獨并聯(lián)的PMOS的柵極以及下拉電路中單獨串聯(lián)的NMOS管的柵極分別與外部輸入時鐘信號CLK端和內(nèi)部時鐘信號ACT對應(yīng)連接。
4.根據(jù)權(quán)利要求1所述的高效時鐘輸入控制電路，其特征在于，所述ACT信號反饋回路中的反向器電路中至少包括一個反向器。
【文檔編號】H03K5/13GK104485930SQ201410803497
【公開日】2015年4月1日 申請日期:2014年12月23日 優(yōu)先權(quán)日:2014年12月23日
【發(fā)明者】翁宇飛, 李力南, 胡玉青 申請人:蘇州寬溫電子科技有限公司