基于fpga的梳狀譜發(fā)生器的制造方法
【專(zhuān)利摘要】本實(shí)用新型為基于FPGA的梳狀譜發(fā)生器，解決巳有模擬梳狀譜發(fā)生器存在的靈活性差，可生產(chǎn)性差及體積較大的問(wèn)題，F(xiàn)PGA芯片（1）的輸出依次經(jīng)數(shù)模轉(zhuǎn)換器（2）、低通濾波器（3）、混頻器（5）、帶通濾波器（6）、放大器（7）與帶通濾波器（8）連接，帶通濾波器（8）與天線連接,本振(4)與混頻器（5）連接。
【專(zhuān)利說(shuō)明】基于FPGA的梳狀譜發(fā)生器
[0001]【技術(shù)領(lǐng)域】:
[0002]本實(shí)用新型涉及電子通訊干擾機(jī)的梳狀譜發(fā)生器。
[0003]【背景技術(shù)】:
[0004]目前市場(chǎng)上的梳狀譜發(fā)生器是基于模擬電路的，存在以下問(wèn)題:
[0005]1.靈活性較差；
[0006]2.電路復(fù)雜，可生產(chǎn)性差；
[0007]3.體積較大。
[0008]實(shí)用新型內(nèi)容:
[0009]本實(shí)用新型的目的是提供一種靈活性好、梳狀譜的生成靈活可調(diào)，修改調(diào)試方便，可生產(chǎn)性高，體積小的基于FPGA的數(shù)字梳狀譜發(fā)生器。
[0010]本實(shí)用新型的目的是這樣實(shí)現(xiàn)的:
[0011]基于FPGA的梳狀譜發(fā)生器，F(xiàn)PGA芯片I的輸出依次經(jīng)數(shù)模轉(zhuǎn)換器2、低通濾波器
3、混頻器5、帶通濾波器6、放大器7與帶通濾波器8連接，帶通濾波器8與天線連接。本振4與混頻器5連接。
[0012]本實(shí)用新型基于數(shù)字信號(hào)處理技術(shù)，利用了最新超大規(guī)模集成電路的高速高容量和高速D/A的發(fā)展結(jié)合快速FFT算法實(shí)現(xiàn)了靈活可調(diào)的梳狀譜發(fā)生器。FPGA程序采用verlog hdl語(yǔ)言設(shè)計(jì)，修改調(diào)試方便。整個(gè)系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，核心都位于FPGA程序內(nèi)部，一旦設(shè)計(jì)完成，生產(chǎn)過(guò)程無(wú)需調(diào)試，可生產(chǎn)性高；同時(shí)可以以IP模塊的方式與其它模塊集成到同一個(gè)FPGA。本實(shí)用新型具有靈活性好、梳狀譜的生成靈活可調(diào)，可生產(chǎn)性高、體積小等諸多技術(shù)優(yōu)點(diǎn)。
[0013]【專(zhuān)利附圖】

【附圖說(shuō)明】:
[0014]圖1本實(shí)用新型的電路原理圖
[0015]【具體實(shí)施方式】:
[0016]本實(shí)用新型的FPGA芯片I (XC6VLX240T — 2FF784I)的內(nèi)部有參數(shù)配置模塊連接IFFT模塊，其輸出端口順次連接數(shù)模轉(zhuǎn)換器2(AD9726BSVZ)、低通濾波器3(LFCN — 225+)、本振 4 (AD4360— 3)和混頻器 5 (LT5578IUH)、帶通濾波器 6 (CAF457C1950P100A)、放大器7 (AH118)、低通濾波器8 (LFCN —1000+)。其中數(shù)模轉(zhuǎn)換器2的時(shí)鐘速率為400M。
[0017]本實(shí)用新型的梳狀譜發(fā)生器的FPGA芯片I包括參數(shù)配置模塊、IFFT模塊，其中參數(shù)配置模塊的輸入端接收配置參數(shù)，包括確定梳狀譜的起始頻率，間隔頻率等，確定哪些子載波有效，其輸出端連接IFFT模塊的輸入端，IFFT模塊包括2的N次方個(gè)子載波，由輸入確定哪些子載波有效，則IFFT輸出信號(hào)即為包含多個(gè)子載波的梳狀譜數(shù)字信號(hào)，IFFT的輸出通過(guò)數(shù)模轉(zhuǎn)換器2輸出模擬梳狀譜信號(hào)，數(shù)模轉(zhuǎn)換器2的時(shí)鐘為400MHz，因此輸出信號(hào)為O?200MHz的模擬梳狀譜信號(hào)，數(shù)模轉(zhuǎn)換器2輸出端所接濾波器取出有用的信號(hào)，再通過(guò)混頻器把梳狀譜信號(hào)的頻段變到工作頻段。
[0018]本實(shí)用新型的梳狀譜發(fā)生器模塊基于數(shù)字信號(hào)處理技術(shù)，利用了最新超大規(guī)模集成電路的高速高容量和高速D/A的發(fā)展結(jié)合快速FFT算法實(shí)現(xiàn)了靈活可調(diào)的梳狀譜發(fā)生器。FPGA程序采用verlog hdl語(yǔ)言設(shè)計(jì)，修改調(diào)試方便。整個(gè)系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，核心都位于FPGA程序內(nèi)部，一旦設(shè)計(jì)完成，生產(chǎn)過(guò)程無(wú)需調(diào)試，可生產(chǎn)性高；同時(shí)可以以IP模塊的方式與其它模塊集成到同一個(gè)FPGA。
【權(quán)利要求】
1.基于FPGA的梳狀譜發(fā)生器，其特征在于FPGA芯片(I)的輸出依次經(jīng)數(shù)模轉(zhuǎn)換器(2)、低通濾波器(3)、混頻器(5)、帶通濾波器(6)、放大器(7)與帶通濾波器(8)連接，帶通濾波器(8)與天線連接，本振(4)與混頻器(5)連接。
【文檔編號(hào)】H03K3/02GK203691364SQ201420013782
【公開(kāi)日】2014年7月2日 申請(qǐng)日期:2014年1月10日 優(yōu)先權(quán)日:2014年1月10日
【發(fā)明者】謝寧川 申請(qǐng)人:成都九洲迪飛科技有限責(zé)任公司