一種1-bit壓縮感知采樣及數(shù)據(jù)處理電路的制作方法
【專利摘要】本實(shí)用新型主要涉及1-bit壓縮感知采樣及數(shù)據(jù)處理電路，主要包括：1-bit壓縮感知采樣電路、處理器電路和網(wǎng)絡(luò)接口電路，以及存儲(chǔ)器部分；所述的壓縮感知采樣電路包括模擬乘法器電路、數(shù)模轉(zhuǎn)換電路、積分電路、整流電路，所述的處理器電路包括單片機(jī)(MSP430)電路和FPGA(可編程邏輯器件)電路，所述的網(wǎng)絡(luò)接口電路包括單片機(jī)(STC89C54)電路和以太網(wǎng)芯片電路。本實(shí)用新型采樣后數(shù)據(jù)占用存儲(chǔ)空間極小，可以使存儲(chǔ)設(shè)備得到更好的利用，并且由于無(wú)需對(duì)大量的采樣數(shù)據(jù)經(jīng)行壓縮編碼處理，可以降低系統(tǒng)的內(nèi)存使用和處理器資源。
【專利說(shuō)明】一種1-bit壓縮感知采樣及數(shù)據(jù)處理電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于壓縮感知領(lǐng)域，主要涉及Ι-bit壓縮感知采樣及數(shù)據(jù)處理電路。

【背景技術(shù)】
[0002]目前，所應(yīng)用的采樣方案需通過(guò)對(duì)高速ADC對(duì)信號(hào)經(jīng)行采樣后，對(duì)采樣后的數(shù)據(jù)經(jīng)行壓縮編碼處理并經(jīng)行存儲(chǔ)，減少數(shù)據(jù)量。在解碼端對(duì)數(shù)據(jù)經(jīng)行解碼處理，恢復(fù)原采樣后得到的信號(hào)。該采樣方案由于必須滿足奈奎斯特采樣定理，信號(hào)采樣速率大于信號(hào)帶寬兩倍，需要高速ADC進(jìn)行采樣。將采樣后的數(shù)據(jù)進(jìn)行壓縮，將小系數(shù)的數(shù)據(jù)直接丟棄，重大系數(shù)予以保留，并對(duì)他們的幅度和位置經(jīng)行編碼，最后存儲(chǔ)和傳輸該編碼值，在解碼端對(duì)數(shù)據(jù)經(jīng)行恢復(fù)。該采樣機(jī)數(shù)據(jù)處理方案對(duì)硬件的要求很高，采樣后的數(shù)據(jù)大量被丟棄，浪費(fèi)系統(tǒng)內(nèi)存和處理器資源。


【發(fā)明內(nèi)容】

[0003](一 )要解決的技術(shù)問題
[0004]為解決上述問題，本實(shí)用新型提出了 Ι-bit壓縮感知處理電路，實(shí)現(xiàn)不使用ADC對(duì)信號(hào)的壓縮感知采樣，完成采樣數(shù)據(jù)的存儲(chǔ)、數(shù)據(jù)重建及數(shù)據(jù)傳輸。
[0005]( 二)技術(shù)方案
[0006]本實(shí)用新型主要涉及Ι-bit壓縮感知采樣及數(shù)據(jù)處理電路，包括壓縮感知采樣電路、處理器電路和網(wǎng)絡(luò)接口電路，以及存儲(chǔ)器部分；所述的壓縮感知采樣電路包括模擬乘法器電路、數(shù)模轉(zhuǎn)換電路、積分電路、整流電路，所述的處理器電路包括單片機(jī)(MSP430)電路和FPGA (可編程邏輯器件)電路，所述的網(wǎng)絡(luò)接口電路包括單片機(jī)(STC89C54)電路和以太網(wǎng)芯片電路。
[0007]進(jìn)一步的，運(yùn)行方式是先通過(guò)處理器產(chǎn)生的隨機(jī)序列輸入至壓縮感知采樣電路的DAC(數(shù)模轉(zhuǎn)換器)生成模擬信號(hào)，在模擬乘法器與待采樣信號(hào)完成混頻，混頻后的信號(hào)經(jīng)積分和整流處理，再由FPGA(可編程邏輯器件)完成門限判決，門限判決電路是與一個(gè)或者多個(gè)門限電壓相比較的電路，相比較的基準(zhǔn)電平稱為門限電平。即當(dāng)輸入的幅值大于設(shè)定值時(shí)，輸入為1，小于設(shè)定值時(shí)，輸入為O。采樣后的幅值僅需要用一個(gè)比特來(lái)表示，為1-bit壓縮感知。門限判決得到的數(shù)據(jù)直接由處理器對(duì)采樣數(shù)據(jù)經(jīng)行算法重建，再通過(guò)網(wǎng)絡(luò)接口或者其他數(shù)據(jù)接口對(duì)數(shù)據(jù)進(jìn)行傳輸。
[0008]進(jìn)一步的，所述的存儲(chǔ)器部分可以是FPGA(可編程邏輯器件)、單片機(jī)、DSP等處理器，同時(shí)存儲(chǔ)器部分也可以采用SDRAM、硬盤等數(shù)據(jù)存儲(chǔ)設(shè)備，數(shù)據(jù)傳輸可以通過(guò)USB、網(wǎng)絡(luò)接口等數(shù)據(jù)傳輸接口。
[0009]進(jìn)一步的，利用傳統(tǒng)采樣得到100個(gè)點(diǎn)的數(shù)據(jù)，若每個(gè)點(diǎn)的數(shù)據(jù)采用8個(gè)比特來(lái)表示，則100個(gè)點(diǎn)需要800比特，而ι-bit壓縮感知每個(gè)點(diǎn)的數(shù)據(jù)僅需I個(gè)比特來(lái)表示，100的點(diǎn)僅需要100個(gè)比特，占用的存儲(chǔ)的空間減少了 87.5%。如果傳統(tǒng)采樣的的數(shù)據(jù)每個(gè)點(diǎn)用16個(gè)比特來(lái)表示，對(duì)比使用Ι-bit壓縮感知占用空間將減少93.75%。
[0010]進(jìn)一步的，所述壓縮感知采樣部分各個(gè)元器件的型號(hào)為:模擬乘法器(MC1496)、數(shù)模轉(zhuǎn)換器(DAC0832)、音頻運(yùn)放OP2134 ;所述處理器部分各個(gè)元器件的型號(hào)為:單片機(jī)(MSP430)、FPGA(可編程邏輯器件)(XC3S50AN);所述網(wǎng)絡(luò)接口各個(gè)元器件的型號(hào)為:單片機(jī)(STC89C54)和以太網(wǎng)芯片(RTL8019AS)。
[0011](三)有益效果
[0012]高速ADC往往成本昂貴，而且采樣后產(chǎn)生的數(shù)據(jù)巨大，采樣數(shù)據(jù)的每個(gè)幅度值需要用多個(gè)比特來(lái)表示。而該發(fā)明不需要使用ADC來(lái)進(jìn)行數(shù)據(jù)采樣，每個(gè)采樣值只需一個(gè)比特來(lái)表示，所以得到的數(shù)據(jù)占用存儲(chǔ)空間極小。該電路不需通過(guò)對(duì)采樣后的數(shù)據(jù)進(jìn)行壓縮處理，而是壓縮與采樣同時(shí)經(jīng)行。無(wú)需對(duì)采樣后的數(shù)據(jù)壓縮冗余度，因此可以大大降低數(shù)據(jù)采集的要求，而且無(wú)需對(duì)數(shù)據(jù)進(jìn)行壓縮處理。采集后數(shù)據(jù)量小，可以使存儲(chǔ)設(shè)備得到更好的利用，并且由于無(wú)需對(duì)大量的采樣數(shù)據(jù)經(jīng)行壓縮編碼處理，可以降低系統(tǒng)的內(nèi)存使用和處理器資源。因此可以選用廉價(jià)的處理器和內(nèi)存，進(jìn)一步降低成本。

【專利附圖】

【附圖說(shuō)明】
[0013]圖1是本實(shí)用新型的原理電路圖。
[0014]圖2是本實(shí)用新型的采樣電路圖。
[0015]圖3是本實(shí)用新型的處理器電路圖。
[0016]圖4是本實(shí)用新型的網(wǎng)絡(luò)接口電路圖。
[0017]圖5是本實(shí)用新型的電路原理框圖。
[0018]圖6是傳統(tǒng)采樣得到的數(shù)據(jù)示意圖。
[0019]圖7是本實(shí)用新型采樣得到的數(shù)據(jù)示意圖。
[0020]圖8是本實(shí)用新型縮感知算法重建得到的數(shù)據(jù)示意圖。
[0021]附圖中的標(biāo)記及零部件標(biāo)注:1-采樣電路、10-模擬乘法器電路、11-數(shù)字整流電路、12-數(shù)模轉(zhuǎn)換電路、13-積分電路、2-處理器電路、21-單片機(jī)(MSP430)電路、22-FPGA (可編程邏輯器件)電路、3-網(wǎng)絡(luò)接口電路、31-單片機(jī)(STC89C54)電路、32-以太網(wǎng)芯片電路。

【具體實(shí)施方式】
[0022]如圖1、圖2、圖3、圖4所示本實(shí)用新型主要涉及Ι-bit壓縮感知處理電路，包括壓縮感知采樣電路1、處理器電路2和網(wǎng)絡(luò)接口電路3，以及存儲(chǔ)器部分；所述的壓縮感知采樣電路I包括模擬乘法器電路10、整流電路11、數(shù)模轉(zhuǎn)換器電路12、積分電路13 ;所述的處理器電路2包括單片機(jī)(MSP430)電路21和FPGA(可編程邏輯器件)電路22 ;所述的網(wǎng)絡(luò)接口電路3包括單片機(jī)(STC89C54)電路31和以太網(wǎng)芯片電路32 ;所述壓縮感知采樣部分各個(gè)元器件的型號(hào)為:模擬乘法器(MC1496)、數(shù)模轉(zhuǎn)換器(DAC0832)、音頻運(yùn)放OP2134:所述處理器部分各個(gè)元器件的型號(hào)為:單片機(jī)(MSP430)、FPGA(XC3S50AN);所述網(wǎng)絡(luò)接口各個(gè)元器件的型號(hào)為:單片機(jī)(STC89C54)和以太網(wǎng)芯片(RTL8019AS)。
[0023]如圖5所示，運(yùn)行方式是先通過(guò)處理器產(chǎn)生的隨機(jī)序列輸入至壓縮感知采樣電路的DAC(數(shù)模轉(zhuǎn)換器)生成模擬信號(hào)，在模擬乘法器與待采樣信號(hào)完成混頻，混頻后的信號(hào)經(jīng)積分和整流處理，再由FPGA(可編程邏輯器件)完成門限判決，門限判決電路是與一個(gè)或者多個(gè)門限電壓相比較的電路，相比較的基準(zhǔn)電平稱為門限電平。即當(dāng)輸入的幅值大于設(shè)定值時(shí)，輸入為1，小于設(shè)定值時(shí)，輸入為O。采樣后的幅值僅需要用一個(gè)比特來(lái)表示，為ι-bit壓縮感知。門限判決得到的數(shù)據(jù)直接由處理器對(duì)采樣數(shù)據(jù)經(jīng)行算法重建，再通過(guò)網(wǎng)絡(luò)接口或者其他數(shù)據(jù)接口對(duì)數(shù)據(jù)進(jìn)行傳輸。
[0024]如圖6、圖7、圖8所示，利用傳統(tǒng)采樣得到100個(gè)點(diǎn)的數(shù)據(jù)，若每個(gè)點(diǎn)的數(shù)據(jù)采用8個(gè)比特來(lái)表示，則100個(gè)點(diǎn)需要800比特，而Ι-bit壓縮感知每個(gè)點(diǎn)的數(shù)據(jù)僅需I個(gè)比特來(lái)表示，100的點(diǎn)僅需要100個(gè)比特，占用的存儲(chǔ)的空間減少了 87.5%o如果傳統(tǒng)采樣的的數(shù)據(jù)每個(gè)點(diǎn)用16個(gè)比特來(lái)表示，對(duì)比使用Ι-bit壓縮感知占用空間將減少93.75%。
[0025]上面所述的實(shí)施方式僅僅是對(duì)本實(shí)用新型的優(yōu)選實(shí)施方式進(jìn)行描述，并非對(duì)本實(shí)用新型的構(gòu)思和范圍進(jìn)行限定。在不脫離本實(shí)用新型設(shè)計(jì)構(gòu)思的前提下，本領(lǐng)域普通人員對(duì)本實(shí)用新型的技術(shù)方案做出的各種變型和改進(jìn)，均應(yīng)落入到本實(shí)用新型的保護(hù)范圍，本實(shí)用新型請(qǐng)求保護(hù)的技術(shù)內(nèi)容，已經(jīng)全部記載在權(quán)利要求書中。
【權(quán)利要求】
1.本實(shí)用新型主要涉及一種壓縮感知采樣及數(shù)據(jù)處理電路，包括ι-bit壓縮感知采樣電路、處理器電路和網(wǎng)絡(luò)接口電路，以及存儲(chǔ)器部分；所述的Ι-bit壓縮感知采樣電路包括模擬乘法器電路、數(shù)模轉(zhuǎn)換電路、積分電路、整流電路，所述的處理器電路包括16位單片機(jī)電路和FPGA電路，所述的16位單片機(jī)的型號(hào)是MSP430 ;所述的網(wǎng)絡(luò)接口電路包括8位單片機(jī)電路和以太網(wǎng)芯片電路，所述的8位單片機(jī)的型號(hào)是STC89C54。
2.根據(jù)權(quán)利要求1所述的Ι-bit壓縮感知采樣及數(shù)據(jù)處理電路，其特征在于:運(yùn)行方式是先通過(guò)處理器產(chǎn)生的隨機(jī)序列輸入至壓縮感知采樣電路的DAC模數(shù)轉(zhuǎn)換器生成模擬信號(hào)，在模擬乘法器與待采樣信號(hào)完成混頻，混頻后的信號(hào)經(jīng)積分和整流處理，再由FPGA可編程邏輯器件完成門限判決，門限判決得到的數(shù)據(jù)直接由處理器對(duì)采樣數(shù)據(jù)經(jīng)行算法重建，再通過(guò)網(wǎng)絡(luò)接口或者其他數(shù)據(jù)接口對(duì)數(shù)據(jù)進(jìn)行傳輸。
3.根據(jù)權(quán)利要求1所述的一種壓縮感知采樣及數(shù)據(jù)處理電路，其特征在于:所述的存儲(chǔ)器部分是FPGA可編程邏輯器件、單片機(jī)、DSP處理器，同時(shí)存儲(chǔ)器部分也可以采用SDRAM、硬盤等數(shù)據(jù)存儲(chǔ)設(shè)備，數(shù)據(jù)傳輸可以通過(guò)USB、網(wǎng)絡(luò)接口數(shù)據(jù)傳輸接口。
4.根據(jù)權(quán)利要求1所述的Ι-bit壓縮感知采樣及數(shù)據(jù)處理電路，其特征在于:所述壓縮感知采樣部分各個(gè)元器件的型號(hào)為:模擬乘法器是MC1496、數(shù)模轉(zhuǎn)換器是DAC0832、音頻運(yùn)放是0P2134 ;所述處理器部分各個(gè)元器件的型號(hào)為:單片機(jī)是MSP430、FPGA可編程邏輯器是XC3S50AN ;所述網(wǎng)絡(luò)接口各個(gè)元器件的型號(hào)為:單片機(jī)是STC89C54和以太網(wǎng)芯片是RTL8019AS。
【文檔編號(hào)】H03M7/30GK204168281SQ201420543771
【公開日】2015年2月18日 申請(qǐng)日期:2014年9月19日 優(yōu)先權(quán)日:2014年9月19日
【發(fā)明者】張岷濤, 卿朝進(jìn), 秦超, 童新, 姚應(yīng)龍 申請(qǐng)人:西華大學(xué)