一種高速鐘控比較器的制造方法
【專利摘要】本實用新型涉及一種高速鐘控比較器，包含預(yù)放大級電路、時鐘電路；所述預(yù)放大級電路中，輸入差分對管的有源負載為晶體管M0與差分輸入級晶體管M4串聯(lián)后，與串聯(lián)的輸入差分對管的有源負載為晶體管M1和差分輸入級晶體管M5并聯(lián)；所述尾電流源晶體管M6分別與差分輸入級晶體管M4、差分輸入級晶體管M5相連；所述時鐘控制晶體管M11與尾電流源晶體管M6相連，并受時鐘電路控制；當(dāng)時鐘電路的信號CLK為高電平時工作，采集差分輸入端需比較的電壓信號；在時鐘電路的信號CLK為低電平時，時鐘控制晶體管M11關(guān)閉，預(yù)放大級電路不工作，從而降低了功耗；本實用新型預(yù)放大級電路由時鐘電路控制交替工作，降低了電路功耗。
【專利說明】一種高速鐘控比較器

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種電路功耗低，預(yù)放大級電路、判斷級電路由時鐘電路控制交替工作的高速鐘控比較器。

【背景技術(shù)】
[0002]比較器作為模數(shù)轉(zhuǎn)換器設(shè)計的單元，其重要的性能指標是工作速度、精度、功耗、輸入失調(diào)電壓、正反饋時產(chǎn)生的踢回噪聲等。模數(shù)轉(zhuǎn)換器對比較器的工作速度和功耗提出了很高的要求。目前，比較器較多采用動態(tài)閂鎖結(jié)構(gòu)，且動態(tài)閂鎖比較器具有速度高、功耗小的特點。然而這一結(jié)構(gòu)的比較器卻存在著大的踢回噪聲，并且輸入失調(diào)電壓也比較大。為此，我們研發(fā)了一種電路功耗低，預(yù)放大級電路、判斷級電路由時鐘電路控制交替工作的高速鐘控比較器。
實用新型內(nèi)容
[0003]針對上述存在的技術(shù)問題，本實用新型的目的是:提出了一種電路功耗低，預(yù)放大級電路、判斷級電路由時鐘電路控制交替工作的高速鐘控比較器。
[0004]本實用新型的技術(shù)解決方案是這樣實現(xiàn)的:一種高速鐘控比較器，包含預(yù)放大級電路、時鐘電路；所述預(yù)放大級電路，包含差分輸入級晶體管M4、差分輸入級晶體管M5、輸入差分對管的有源負載為晶體管MO、輸入差分對管的有源負載為晶體管Ml、尾電流源晶體管M6、時鐘控制晶體管Mil、次級放大晶體管M2、次級放大晶體管M3、次級放大的有源負載為晶體管M9、次級放大的有源負載為晶體管M10、時鐘控制晶體管M12 ;所述輸入差分對管的有源負載為晶體管MO與差分輸入級晶體管M4串聯(lián)后，與串聯(lián)的輸入差分對管的有源負載為晶體管Ml和差分輸入級晶體管M5并聯(lián)；所述尾電流源晶體管M6分別與差分輸入級晶體管M4、差分輸入級晶體管M5相連；所述時鐘控制晶體管Mll與尾電流源晶體管M6相連，并受時鐘電路控制；所述次級放大晶體管M2與輸入差分對管的有源負載為晶體管MO相連，同時并與次級放大的有源負載為晶體管MlO相連；所述次級放大晶體管M3與輸入差分對管的有源負載為晶體管Ml相連，同時并與次級放大的有源負載為晶體管M9相連；所述次級放大的有源負載為晶體管M9、次級放大的有源負載為晶體管MlO分別與時鐘控制晶體管M12相連，并受并受時鐘電路控制；當(dāng)時鐘電路的信號CLK為高電平時工作，采集差分輸入端需比較的電壓信號；在時鐘電路的信號CLK為低電平時，時鐘控制晶體管M11、M12關(guān)閉，預(yù)放大級電路不工作，從而降低了功耗；差分輸入級晶體管M4、M5采用最小溝道長度以提高速度。
[0005]優(yōu)選的，所述高速鐘控比較器，還包含判斷級電路，所述判斷級電路，包含晶體管M7、晶體管M8、時鐘控制晶體管M14、時鐘控制晶體管Ml5 ;所述晶體管M7與時鐘控制晶體管M14相連后與串聯(lián)的晶體管M8和時鐘控制晶體管M15并聯(lián)，同時晶體管M7、M8柵極交叉互連，實現(xiàn)正反饋，以提高判斷電路的增益；所述時鐘控制晶體管M14與次級放大晶體管M2相連；所述時鐘控制晶體管M15與次級放大晶體管M3相連；當(dāng)時鐘電路的信號CLK為低電平時，時鐘控制晶體管M14、M15導(dǎo)通，判斷級電路工作。
[0006]優(yōu)選的，所述晶體管M7、晶體管M8分別與柵漏短接的晶體管M13相連。
[0007]由于上述技術(shù)方案的運用，本實用新型與現(xiàn)有技術(shù)相比具有下列優(yōu)點:
[0008]本實用新型的高速鐘控比較器的預(yù)放大級電路、判斷級電路由時鐘電路控制交替工作，降低了電路功耗。

【專利附圖】

【附圖說明】
[0009]下面結(jié)合附圖對本實用新型技術(shù)方案作進一步說明:
[0010]附圖1為本實用新型的高速鐘控比較器的電路原理圖。

【具體實施方式】
[0011]下面結(jié)合附圖來說明本實用新型。
[0012]如附圖1所示為本實用新型所述的高速鐘控比較器，包含預(yù)放大級電路、判斷級電路、時鐘電路；所述預(yù)放大級電路，包含差分輸入級晶體管M4、差分輸入級晶體管M5、輸入差分對管的有源負載為晶體管MO、輸入差分對管的有源負載為晶體管Ml、尾電流源晶體管M6、時鐘控制晶體管Mil、次級放大晶體管M2、次級放大晶體管M3、次級放大的有源負載為晶體管M9、次級放大的有源負載為晶體管M10、時鐘控制晶體管M12 ;所述輸入差分對管的有源負載為晶體管MO與差分輸入級晶體管M4串聯(lián)后，與串聯(lián)的輸入差分對管的有源負載為晶體管Ml和差分輸入級晶體管M5并聯(lián)；所述尾電流源晶體管M6分別與差分輸入級晶體管M4、差分輸入級晶體管M5相連；所述時鐘控制晶體管Mll與尾電流源晶體管M6相連，并受時鐘電路控制；所述次級放大晶體管M2與輸入差分對管的有源負載為晶體管MO相連，同時并與次級放大的有源負載為晶體管MlO相連；所述次級放大晶體管M3與輸入差分對管的有源負載為晶體管Ml相連，同時并與次級放大的有源負載為晶體管M9相連；所述次級放大的有源負載為晶體管M9、次級放大的有源負載為晶體管MlO分別與時鐘控制晶體管M12相連，并受并受時鐘電路控制；當(dāng)時鐘電路的信號CLK為高電平時工作，采集差分輸入端需比較的電壓信號；在時鐘電路的信號CLK為低電平時，時鐘控制晶體管M11、M12關(guān)閉，預(yù)放大級電路不工作，從而降低了功耗；差分輸入級晶體管M4、M5采用最小溝道長度以提高速度。所述判斷級電路，包含晶體管M7、晶體管M8、時鐘控制晶體管M14、時鐘控制晶體管Ml5 ;所述晶體管M7與時鐘控制晶體管M14相連后與串聯(lián)的晶體管M8和時鐘控制晶體管M15并聯(lián)，同時晶體管M7、M8柵極交叉互連，實現(xiàn)正反饋，以提高判斷電路的增益；所述時鐘控制晶體管M14與次級放大晶體管M2相連；所述時鐘控制晶體管M15與次級放大晶體管M3相連；所述晶體管M7、晶體管M8分別與棚漏短接的晶體管Ml3相連,可以提聞晶體管M7、M8的漏端電位，減小了晶體管M2、M3的尺寸，提高了速度，M2、M3的漏端電流隨之減小，從而功耗降低了 ；當(dāng)時鐘電路的信號CLK為低電平時，時鐘控制晶體管M14、M15導(dǎo)通，判斷級電路工作。
[0013]由于上述技術(shù)方案的運用，本實用新型與現(xiàn)有技術(shù)相比具有下列優(yōu)點:
[0014]本實用新型的高速鐘控比較器的預(yù)放大級電路、判斷級電路由時鐘電路控制交替工作，降低了電路功耗。
[0015]以上僅是本實用新型的具體應(yīng)用范例，對本實用新型的保護范圍不構(gòu)成任何限制。凡采用等同變換或者等效替換而形成的技術(shù)方案，均落在本實用新型權(quán)利保護范圍之內(nèi)。
【權(quán)利要求】
1.一種高速鐘控比較器，其特征在于:包含預(yù)放大級電路、時鐘電路；所述預(yù)放大級電路，包含差分輸入級晶體管M4、差分輸入級晶體管M5、輸入差分對管的有源負載為晶體管MO、輸入差分對管的有源負載為晶體管Ml、尾電流源晶體管M6、時鐘控制晶體管Mil、次級放大晶體管M2、次級放大晶體管M3、次級放大的有源負載為晶體管M9、次級放大的有源負載為晶體管M10、時鐘控制晶體管M12 ;所述輸入差分對管的有源負載為晶體管MO與差分輸入級晶體管M4串聯(lián)后，與串聯(lián)的輸入差分對管的有源負載為晶體管Ml和差分輸入級晶體管M5并聯(lián)；所述尾電流源晶體管M6分別與差分輸入級晶體管M4、差分輸入級晶體管M5相連；所述時鐘控制晶體管Mll與尾電流源晶體管M6相連，并受時鐘電路控制；所述次級放大晶體管M2與輸入差分對管的有源負載為晶體管MO相連，同時并與次級放大的有源負載為晶體管MlO相連；所述次級放大晶體管M3與輸入差分對管的有源負載為晶體管Ml相連，同時并與次級放大的有源負載為晶體管M9相連；所述次級放大的有源負載為晶體管M9、次級放大的有源負載為晶體管MlO分別與時鐘控制晶體管M12相連，并受并受時鐘電路控制；當(dāng)時鐘電路的信號CLK為高電平時工作，采集差分輸入端需比較的電壓信號；在時鐘電路的信號CLK為低電平時，時鐘控制晶體管Mil、M12關(guān)閉，預(yù)放大級電路不工作，從而降低了功耗。
2.根據(jù)權(quán)利要求1所述的高速鐘控比較器，其特征在于:所述差分輸入級晶體管M4、M5采用最小溝道長度以提高速度。
3.根據(jù)權(quán)利要求1或2所述的高速鐘控比較器，其特征在于:還包含判斷級電路，所述判斷級電路，包含晶體管M7、晶體管M8、時鐘控制晶體管M14、時鐘控制晶體管M15 ;所述晶體管M7與時鐘控制晶體管M14相連后與串聯(lián)的晶體管M8和時鐘控制晶體管M15并聯(lián)，同時晶體管M7、M8柵極交叉互連，實現(xiàn)正反饋，以提高判斷電路的增益；所述時鐘控制晶體管M14與次級放大晶體管M2相連；所述時鐘控制晶體管M15與次級放大晶體管M3相連；當(dāng)時鐘電路的信號CLK為低電平時，時鐘控制晶體管M14、M15導(dǎo)通，判斷級電路工作。
4.根據(jù)權(quán)利要求3所述的高速鐘控比較器，其特征在于:所述晶體管M7、晶體管M8分別與柵漏短接的晶體管M13相連。
【文檔編號】H03M1/12GK204206134SQ201420604995
【公開日】2015年3月11日 申請日期:2014年10月20日 優(yōu)先權(quán)日:2014年10月20日
【發(fā)明者】李亮 申請人:蘇州市職業(yè)大學(xué)