本發(fā)明涉及pcb設計技術領域，尤其是一種優(yōu)化pcie連接器區(qū)域信號質量的設計方法。

背景技術：

pcb板上走線都有各自要求的特性阻抗值(比如：單端信號50ohm、pciegen3信號阻抗為85ohm、sata信號阻抗為100ohm、ddr4信號阻抗為40ohm等)。

傳輸路徑上的阻抗不連續(xù)點阻抗是信號傳輸中很重要的一個參數(shù)，傳輸線阻抗計算公式：其中，εr為介質介電常數(shù)，h為到參考層距離，w為線寬，t為傳輸線銅厚，從阻抗計算公式可知：阻抗值與h成正比，也就是說傳輸線距離參考平面(也稱回流路徑)越遠，其值越大。

信號反射定量分析公式：在阻抗突變界面有一部分能量會反射回來，剩余能力繼續(xù)往前傳播，這不僅會造成能量的無謂消耗，更嚴重的是會帶來碼間干擾，也就是說反射的那部分能量會疊加到后來的信號上，如圖1所示。尤其是長距離傳輸后信號能量衰減嚴重，此時有反射疊加的話會造成誤碼率提升。

通過以上分析得知，如果不能保證傳輸線路徑上的阻抗一致性，在接收端接收到的信號質量會變差，以pcie信號為例，連接器區(qū)域是信號路徑上的不連續(xù)點，此處的處理尤其重要，連接器在pcb上的表現(xiàn)為幾排pth孔，如圖2所示，上下兩排分別分布著發(fā)送信號和接收信號，為了保證入pin處阻抗連續(xù)需要挖掉其他各層銅皮，如圖3中黑色空洞部分，受到pin間距的尺寸影響，穿過下層差分pin的信號勢必會有一部分沒有參考，如圖4中方框位置，此時，阻抗不連續(xù)點就出現(xiàn)了。

技術實現(xiàn)要素：

本發(fā)明的目的是提供一種優(yōu)化pcie連接器區(qū)域信號質量的設計方法，既滿足了入pin處的阻抗一致性，又補償了穿線位置的阻抗陡升問題，是一種兼顧兩處阻抗失配的設計方法。

為實現(xiàn)上述目的，本發(fā)明采用下述技術方案：

一種優(yōu)化pcie連接器區(qū)域信號質量的設計方法，包括以下步驟：

s1、根據走線層數(shù)要求和板厚要求設計疊層；

s2、根據疊層及設計阻抗計算具體信號走線的線寬線距；

s3、提取參考層補償前pin和差分線模型；

s4、根據走線情況進行參考層補償；

s5、提取參考層補償后pin和差分線模型；

s6、使用hspice進行仿真，比對參考層補償前后阻抗差異，選擇最優(yōu)的補償大小作為最后設計。

進一步地，步驟s2中，根據疊層及設計阻抗計算具體信號走線的線寬線距具體步驟為根據參考層厚度、參考層介質dk值、spec阻抗值計算對應阻抗的線寬和線距。

進一步地，步驟s3中，利用viawizard提取參考層補償前pin的模型，利用imlc提取參考層補償前的差分線模型。

進一步地，步驟s5中，利用viawizard提取參考層補償后pin的模型，利用imlc提取參考層補償后的差分線模型。

進一步地，步驟s6中，最優(yōu)的補償具體為參考層補償方案使得連接器處阻抗具有連續(xù)性，也就是整路徑要保持阻抗一致。

本發(fā)明的有益效果是，

本發(fā)明在高速線穿pin處走線走在兩個pin中間位置，因挖洞造成參考層缺失的位置進行參考層補償，這樣就消除了穿pin傳輸線的阻抗陡升問題，可保證阻抗連續(xù)性。有效改善信號因阻抗不連續(xù)帶來的反射問題，提升信號質量；本發(fā)明可廣泛應用于高速線連接器位置走線，是一種兼顧性較好的板上走線設計方法。

附圖說明

圖1是阻抗突變界面反射信號能量疊加示意圖；

圖2是pcb上連接器示意圖；

圖3是為保證入pin處阻抗連續(xù)性挖掉部分參考層銅皮示意圖；

圖4是本發(fā)明方法流程圖；

圖5是參考層補償后示意圖；

圖6為補償前阻抗曲線；

圖7為補償后阻抗曲線。

具體實施方式

為能清楚說明本方案的技術特點，下面通過具體實施方式，并結合其附圖，對本發(fā)明進行詳細闡述。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結構。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設置進行描述。此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。應當注意，在附圖中所圖示的部件不一定按比例繪制。本發(fā)明省略了對公知組件和處理技術及工藝的描述以避免不必要地限制本發(fā)明。

如圖4所示，一種優(yōu)化pcie連接器區(qū)域信號質量的設計方法，包括以下步驟：

s1、根據走線層數(shù)要求和板厚要求設計疊層；

s2、根據參考層厚度、參考層介質dk值、spec阻抗值計算對應阻抗的線寬和線距；

s3、根據參考層厚度、參考層介質dk值、spec阻抗值計算對應阻抗的線寬和線距；

s4、根據走線情況進行參考層補償，如圖5所示，在高速線穿pin處走線走在兩個pin中間位置，因挖洞造成參考層缺失的位置進行參考層補償。

s5、利用viawizard提取參考層補償后pin的模型，利用imlc提取參考層補償后的差分線模型；

s6、使用hspice進行仿真，比對參考層補償前后阻抗差異，選擇最優(yōu)的補償大小作為最后設計，最優(yōu)的補償具體為參考層補償方案使得連接器處阻抗具有連續(xù)性，也就是整路徑要保持阻抗一致。阻抗仿真結果對比如圖6、圖7所示，對比補償前后阻抗變化，發(fā)現(xiàn)補償?shù)牟糠謱ψ杩褂绊懳⒑跗湮ⅰ?/p>

上述雖然結合附圖對本發(fā)明的具體實施方式進行了描述，但并非對本發(fā)明保護范圍的限制，所屬領域技術人員應該明白，在本發(fā)明的技術方案的基礎上，本領域技術人員不需要付出創(chuàng)造性勞動即可做出的各種修改或變形仍在本發(fā)明的保護范圍以內。

技術特征：

技術總結
本發(fā)明公開了一種優(yōu)化PCIE連接器區(qū)域信號質量的設計方法，包括以下步驟：S1、根據走線層數(shù)要求和板厚要求設計疊層；S2、根據疊層及設計阻抗計算具體信號走線的線寬線距；S3、提取參考層補償前pin和差分線模型；S4、根據走線情況進行參考層補償；S5、提取參考層補償后pin和差分線模型；S6、使用HSPICE進行仿真，比對參考層補償前后阻抗差異，選擇最優(yōu)的補償大小作為最后設計。有效改善信號因阻抗不連續(xù)帶來的反射問題，提升信號質量；本發(fā)明可廣泛應用于高速線連接器位置走線，是一種兼顧性較好的板上走線設計方法。

技術研發(fā)人員：孫龍;張長林
受保護的技術使用者：鄭州云海信息技術有限公司
技術研發(fā)日：2017.05.31
技術公布日：2017.08.18