本發(fā)明涉及微電子，尤其涉及一種三維堆疊結(jié)構(gòu)及模組設(shè)備。

背景技術(shù)：

1、隨著半導(dǎo)體技術(shù)的發(fā)展，縮減芯片制程尺寸所花費(fèi)的成本越來越難以承受。3dic(three?dimensional?integrated?circuit，三維集成電路)堆疊技術(shù)能夠在縮小芯片尺寸的同時(shí)，還能有效地增強(qiáng)電子產(chǎn)品的功能和實(shí)現(xiàn)特有性能，因而被逐漸加強(qiáng)研究和使用。

2、但是，由于物聯(lián)網(wǎng)、人工智能、云計(jì)算和虛擬現(xiàn)實(shí)等技術(shù)的快速進(jìn)展導(dǎo)致數(shù)據(jù)存儲(chǔ)呈指數(shù)級(jí)增長(zhǎng)。而內(nèi)存和處理單元之間的大量數(shù)據(jù)交換導(dǎo)致相當(dāng)大的延遲和能耗，形成了被稱為“內(nèi)存墻”的關(guān)鍵性能瓶頸，使得采用三維集成技術(shù)的存儲(chǔ)產(chǎn)品也面臨急需提高性能的難題。

技術(shù)實(shí)現(xiàn)思路

1、鑒于上述問題，提出了本發(fā)明以便提供一種克服上述問題或者至少部分地解決上述問題的三維堆疊結(jié)構(gòu)及模組設(shè)備。

2、第一方面，提供一種三維堆疊結(jié)構(gòu)，包括：

3、層疊設(shè)置的n個(gè)存儲(chǔ)芯片，每個(gè)所述存儲(chǔ)芯片均包括存儲(chǔ)陣列和第一級(jí)放大器；

4、第一芯片，與所述n個(gè)存儲(chǔ)芯片層疊設(shè)置；所述第一芯片包括第二級(jí)放大器，所述第二級(jí)放大器與所述第一級(jí)放大器通過垂直互連結(jié)構(gòu)連接。

5、可選的，所述第一芯片還包括計(jì)算單元，所述第二級(jí)放大器與所述計(jì)算單元連接。

6、可選的，所述三維堆疊結(jié)構(gòu)還包括第二芯片，所述第二芯片包括計(jì)算單元，所述第二級(jí)放大器與所述計(jì)算單元通過垂直互連結(jié)構(gòu)連接。

7、可選的，所述第一芯片與所述第二芯片采用不同的工藝制備。

8、可選的，所述第一芯片還包括讀寫數(shù)據(jù)線和所述第二級(jí)放大器的信號(hào)處理電路。

9、可選的，所述存儲(chǔ)芯片上設(shè)置有多個(gè)邏輯存儲(chǔ)庫，所述邏輯存儲(chǔ)庫包括多組所述存儲(chǔ)陣列和多組所述第一級(jí)放大器；其中，所述垂直互連結(jié)構(gòu)設(shè)置于所述邏輯存儲(chǔ)庫的區(qū)域內(nèi)。

10、可選的，每個(gè)所述邏輯存儲(chǔ)庫劃分為多個(gè)存儲(chǔ)段，每個(gè)所述存儲(chǔ)段中的所述第一級(jí)放大器分別通過對(duì)應(yīng)的所述垂直互連結(jié)構(gòu)與所述第二級(jí)放大器連接，以使各所述存儲(chǔ)段能并行的與所述第二級(jí)放大器進(jìn)行數(shù)據(jù)傳輸；其中，所述垂直互連結(jié)構(gòu)設(shè)置于以下任一種或多種區(qū)域：所述存儲(chǔ)陣列的邊緣相鄰區(qū)域、所述第一級(jí)放大器的邊緣相鄰區(qū)域、所述第一級(jí)放大器之間的間隙區(qū)域。

11、可選的，每個(gè)所述存儲(chǔ)段劃分為多個(gè)子段，每個(gè)所述子段中的所述第一級(jí)放大器分別通過對(duì)應(yīng)的所述垂直互連結(jié)構(gòu)與所述第二級(jí)放大器連接，以使各所述子段能并行的與所述第二級(jí)放大器進(jìn)行數(shù)據(jù)傳輸；其中，所述垂直互連結(jié)構(gòu)設(shè)置于以下任一種或多種區(qū)域的組合：各所述子段之間的間隙區(qū)域、所述第一級(jí)放大器之間的間隙區(qū)域。

12、可選的，所述存儲(chǔ)芯片上設(shè)置有多個(gè)邏輯存儲(chǔ)庫，每個(gè)所述邏輯存儲(chǔ)庫包括多組所述存儲(chǔ)陣列和多組所述第一級(jí)放大器；所述邏輯存儲(chǔ)庫劃分為多個(gè)存儲(chǔ)段，在每個(gè)所述存儲(chǔ)段中，所述存儲(chǔ)陣列與所述第一級(jí)放大器交替排列，并且，所述存儲(chǔ)陣列與所述第一級(jí)放大器連接；所述第一級(jí)放大器依次通過局部數(shù)據(jù)線和所述垂直互連結(jié)構(gòu)與所述第二級(jí)放大器連接。

13、第二方面，提供一種模組設(shè)備，包括第一方面任一所述的三維堆疊結(jié)構(gòu)。

14、本發(fā)明實(shí)施例中提供的技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點(diǎn)：

15、本發(fā)明實(shí)施例提供的三維堆疊結(jié)構(gòu)及模組設(shè)備，設(shè)置第一芯片與存儲(chǔ)芯片層疊，并將第二級(jí)放大器設(shè)置于第一芯片上，避免了第二級(jí)放大器對(duì)存儲(chǔ)芯片面積的占用，有效提高了存儲(chǔ)芯片的集成度和存儲(chǔ)密度。進(jìn)一步，還設(shè)置第二級(jí)放大器通過垂直互連結(jié)構(gòu)與存儲(chǔ)芯片上的第一級(jí)放大器連接，消除了主數(shù)據(jù)線(mdq)，縮短了局部數(shù)據(jù)線(ldq)的長(zhǎng)度，有效提高了數(shù)據(jù)傳輸效率，也提高了帶寬。

16、上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉本發(fā)明的具體實(shí)施方式。

技術(shù)特征：

1.一種三維堆疊結(jié)構(gòu)，其特征在于，包括：

2.如權(quán)利要求1所述的三維堆疊結(jié)構(gòu)，其特征在于：

3.如權(quán)利要求1所述的三維堆疊結(jié)構(gòu)，其特征在于：

4.如權(quán)利要求3所述的三維堆疊結(jié)構(gòu)，其特征在于：

5.如權(quán)利要求1所述的三維堆疊結(jié)構(gòu)，其特征在于，所述第一芯片還包括讀寫數(shù)據(jù)線和所述第二級(jí)放大器的信號(hào)處理電路。

6.如權(quán)利要求1所述的三維堆疊結(jié)構(gòu)，其特征在于：

7.如權(quán)利要求6所述的三維堆疊結(jié)構(gòu)，其特征在于：

8.如權(quán)利要求7所述的三維堆疊結(jié)構(gòu)，其特征在于：

9.如權(quán)利要求1～8任一所述的三維堆疊結(jié)構(gòu)，其特征在于：

10.一種模組設(shè)備，其特征在于，包括：權(quán)利要求1～9任一所述的三維堆疊結(jié)構(gòu)。

技術(shù)總結(jié)
本發(fā)明公開了一種三維堆疊結(jié)構(gòu)及模組設(shè)備。該三維堆疊結(jié)構(gòu)，包括：疊設(shè)置的N個(gè)存儲(chǔ)芯片，每個(gè)所述存儲(chǔ)芯片均包括存儲(chǔ)陣列和第一級(jí)放大器；第一芯片，與所述N個(gè)存儲(chǔ)芯片層疊設(shè)置；所述第一芯片包括第二級(jí)放大器，所述第二級(jí)放大器與所述第一級(jí)放大器通過垂直互連結(jié)構(gòu)連接。提供了一種高帶寬和高存儲(chǔ)密度的三維堆疊結(jié)構(gòu)。

技術(shù)研發(fā)人員：郭一欣,拜福君
受保護(hù)的技術(shù)使用者：西安紫光國(guó)芯半導(dǎo)體股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/10/10