本發(fā)明涉及集成電路，特別涉及一種高線性度數(shù)字化延遲電路。

背景技術(shù)：

1、反相器延遲線是一種常用于數(shù)字電路的延遲技術(shù)，通過(guò)級(jí)聯(lián)一系列反相器引入可控的時(shí)間延遲。反相器延遲線包括固定反相器延遲線、可編程延遲線、環(huán)形振蕩器延遲線和差分反相器延遲線等多種形式。以上技術(shù)在結(jié)構(gòu)上簡(jiǎn)單且易于實(shí)現(xiàn)，但存在溫度和電壓敏感性、對(duì)噪聲和電磁干擾的敏感性、功耗問(wèn)題、延遲時(shí)間精度限制以及集成電路設(shè)計(jì)復(fù)雜性等不足。在需要高精度、高穩(wěn)定性和低功耗的應(yīng)用中，通常需要結(jié)合其他技術(shù)手段（例如溫度補(bǔ)償電路和低噪聲設(shè)計(jì)）來(lái)彌補(bǔ)這些不足，以實(shí)現(xiàn)更優(yōu)的性能。

2、如圖1所示，是一種傳統(tǒng)數(shù)字延遲控制電路的電路原理圖，該數(shù)字延遲控制電路是通過(guò)控制第一個(gè)反相器的輸出端，也就是pm1的漏極和nm1的源極的阻抗值來(lái)實(shí)現(xiàn)延遲的控制。當(dāng)輸出節(jié)點(diǎn)的容值較大時(shí)，對(duì)輸出節(jié)點(diǎn)的充放電速度就會(huì)變慢，反之亦然。其中，接入容值大小和輸出延遲的關(guān)系如圖2所示，可見，接入容值大小和輸出延遲是正相關(guān)的。然而，以上控制延遲的方法的線性度并不優(yōu)秀。可從圖2讀出：相鄰控制碼值所控制的延遲增量有著較大的波動(dòng)，從2.78ps到3.3ps。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明的目的在于對(duì)數(shù)字電路的延遲實(shí)現(xiàn)高線性度控制，增大對(duì)延遲的可控度。為此，提供一種高線性度數(shù)字化延遲電路。

2、為了實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明實(shí)施例提供了以下技術(shù)方案：

3、一種高線性度數(shù)字化延遲電路，包括pmos管pm1、延遲修調(diào)開關(guān)組、反相器電路和修調(diào)電容陣列，所述pmos管pm1的源極與電源vdd相連接、漏極分別與反相器電路和修調(diào)電容陣列相連接，所述延遲修調(diào)開關(guān)組的一端與修調(diào)電容陣列相連接、另一端與反相器電路相連接并接地，所述反相器電路的輸入端設(shè)有in節(jié)點(diǎn)、輸出端設(shè)有out節(jié)點(diǎn)，所述修調(diào)電容陣列與所述反相器電路相連接。

4、進(jìn)一步地，所述修調(diào)電容陣列包括并聯(lián)設(shè)置的電容c1、電容c2和電容c3，所述電容c1、電容c2和電容c3的上極板均與所述pmos管pm1的漏極相連接，所述電容c1、電容c2和電容c3的上極板還與所述反相器電路相連接。

5、進(jìn)一步地，所述延遲修調(diào)開關(guān)組包括nmos管nm1、nmos管nm2和nmos管nm3，所述nmos管nm1的漏極與所述電容c1的下極板電連接，所述nmos管nm2的漏極與所述電容c2的下極板電連接，所述nmos管nm3的漏極與所述電容c3的下極板電連接，所述nmos管nm1、nmos管nm2和nmos管nm3的源極均與所述反相器電路相連接并接地，所述nmos管nm1、nmos管nm2和nmos管nm3的柵極與外部修調(diào)碼值相連接。

6、進(jìn)一步地，所述反相器電路包括pmos管pm2和nmos管nm4，所述pmos管pm2的源極分別與所述pmos管pm1的漏極、電容c1的上極板、電容c2的上極板和電容c3的上極板電連接，所述nmos管nm4的源極分別與所述nmos管nm1、nmos管nm2和nmos管nm3的源極電連接并接地。

7、進(jìn)一步地，所述nmos管nm4的漏極與所述pmos管pm2的漏端相連接，并連接于所述out節(jié)點(diǎn)。

8、進(jìn)一步地，所述pmos管pm2的柵極與所述nmos管nm4的柵極相連接，并連接于所述in節(jié)點(diǎn)。

9、進(jìn)一步地，所述pmos管pm1的柵極與高電平相連接并保持常開狀態(tài)。

10、與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果：

11、本發(fā)明通過(guò)將pmos管pm1的源極與電源vdd相連接、漏極分別與反相器電路和修調(diào)電容陣列相連接，所述延遲修調(diào)開關(guān)組的一端與修調(diào)電容陣列相連接、另一端與反相器電路相連接并接地，所述反相器電路的輸入端設(shè)有in節(jié)點(diǎn)、輸出端設(shè)有out節(jié)點(diǎn)，所述修調(diào)電容陣列與所述反相器電路相連接。由于引入了修調(diào)電容陣列，從而能對(duì)數(shù)字電路的延遲實(shí)現(xiàn)高線性度控制，并增大了對(duì)延遲的可控度。

技術(shù)特征：

1.一種高線性度數(shù)字化延遲電路，其特征在于，包括pmos管pm1、延遲修調(diào)開關(guān)組、反相器電路和修調(diào)電容陣列，所述pmos管pm1的源極與電源vdd相連接、漏極分別與反相器電路和修調(diào)電容陣列相連接，所述延遲修調(diào)開關(guān)組的一端與修調(diào)電容陣列相連接、另一端與反相器電路相連接并接地，所述反相器電路的輸入端設(shè)有in節(jié)點(diǎn)、輸出端設(shè)有out節(jié)點(diǎn)，所述修調(diào)電容陣列與所述反相器電路相連接。

2.根據(jù)權(quán)利要求1所述的一種高線性度數(shù)字化延遲電路，其特征在于，所述修調(diào)電容陣列包括并聯(lián)設(shè)置的電容c1、電容c2和電容c3，所述電容c1、電容c2和電容c3的上極板均與所述pmos管pm1的漏極相連接，所述電容c1、電容c2和電容c3的上極板還與所述反相器電路相連接。

3.根據(jù)權(quán)利要求2所述的一種高線性度數(shù)字化延遲電路，其特征在于，所述延遲修調(diào)開關(guān)組包括nmos管nm1、nmos管nm2和nmos管nm3，所述nmos管nm1的漏極與所述電容c1的下極板電連接，所述nmos管nm2的漏極與所述電容c2的下極板電連接，所述nmos管nm3的漏極與所述電容c3的下極板電連接，所述nmos管nm1、nmos管nm2和nmos管nm3的源極均與所述反相器電路相連接并接地，所述nmos管nm1、nmos管nm2和nmos管nm3的柵極與外部修調(diào)碼值相連接。

4.根據(jù)權(quán)利要求3所述的一種高線性度數(shù)字化延遲電路，其特征在于，所述反相器電路包括pmos管pm2和nmos管nm4，所述pmos管pm2的源極分別與所述pmos管pm1的漏極、電容c1的上極板、電容c2的上極板和電容c3的上極板電連接，所述nmos管nm4的源極分別與所述nmos管nm1、nmos管nm2和nmos管nm3的源極電連接并接地。

5.根據(jù)權(quán)利要求4所述的一種高線性度數(shù)字化延遲電路，其特征在于，所述nmos管nm4的漏極與所述pmos管pm2的漏端相連接，并連接于所述out節(jié)點(diǎn)。

6.根據(jù)權(quán)利要求4所述的一種高線性度數(shù)字化延遲電路，其特征在于，所述pmos管pm2的柵極與所述nmos管nm4的柵極相連接，并連接于所述in節(jié)點(diǎn)。

7.根據(jù)權(quán)利要求1-6任一項(xiàng)所述的一種高線性度數(shù)字化延遲電路，其特征在于，所述pmos管pm1的柵極與高電平相連接并保持常開狀態(tài)。

技術(shù)總結(jié)
本發(fā)明公開了一種高線性度數(shù)字化延遲電路，涉及集成電路技術(shù)領(lǐng)域。該高線性度數(shù)字化延遲電路包括PMOS管PM1、延遲修調(diào)開關(guān)組、反相器電路和修調(diào)電容陣列，所述PMOS管PM1的源極與電源VDD相連接、漏極分別與反相器電路和修調(diào)電容陣列相連接，所述延遲修調(diào)開關(guān)組的一端與修調(diào)電容陣列相連接、另一端與反相器電路相連接并接地，所述反相器電路的輸入端設(shè)有IN節(jié)點(diǎn)、輸出端設(shè)有OUT節(jié)點(diǎn)，所述修調(diào)電容陣列與所述反相器電路相連接。本發(fā)明能夠?qū)?shù)字電路的延遲實(shí)現(xiàn)高線性度控制，增大對(duì)延遲的可控度。

技術(shù)研發(fā)人員：高一凡,郭文濤
受保護(hù)的技術(shù)使用者：芯聚威科技（成都）有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/10