專利名稱：晶體管電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種晶體管電路，它包括經(jīng)過-公共電極耦合到公共結(jié)點上的并連接成為第一差分放大器的第一和第二晶體管，一個經(jīng)過第一輸出端的包括在第一晶體管主溝道中的電流鏡(currentmirror)的輸入網(wǎng)絡(luò)，一個經(jīng)過第二輸出端的包括在第二個晶體管的主溝道中的電流鏡的輸出網(wǎng)絡(luò)。
1987年由Holt，Rinchart和Winston公司出版的，由Alan和Holberg所著的“CMOS模擬電路設(shè)計”中的第274頁，圖6-2-1得知所陳述的一種電路，它描述了一種包括第一晶體管M1，第二晶體管M2以及由晶體管M3和M4組成的電流鏡的一種差分放大器。所描述的這種差分放大器能迅速地響應(yīng)輸入信號VG1和VG2的變化，因此，這種放大器具有短的響應(yīng)時間，然而，它也有一個有害的比較高的輸入偏移電壓，當于用放大ECL信號時特別值得注意。當差分放大器的增益增大時，輸入偏移電壓通常就減小。然而，在增益增大時，當放大器在輸出緩沖器中反饋時，在放大器的輸入端上對一個階梯信號變化的響應(yīng)表現(xiàn)出更甚的尖峰。特別是，當電路用作放大的數(shù)字信號(ECL)時，在實踐中往往是不希望的。
本發(fā)明的目的之一是提供一種晶體管電路。其中，放大器不超過現(xiàn)有差分放大器的響應(yīng)時間，然而其中反饋晶體管電路的階梯響應(yīng)顯示不出來或者基本上沒有尖峰。并且差分放大器的輸入偏移電壓也更低。
為達此目的，按照本發(fā)明的晶體管電路，其特征在于它還包括一個第二差分放大器，它的第一和第二輸入端分別耦合到第一和第二輸出端，所說的第二差分放大器的輸出端耦合到用于施加共模電流到第一和第二輸出端并泄放來自第一和第二輸出端的共模電流的可控導(dǎo)流裝置(controllablecurrentconductormeans)。
根據(jù)本發(fā)明的晶體管電路，它顯現(xiàn)出的優(yōu)點在于第二差分放大器放大第一差分放大器輸出端上的偏移電壓，并經(jīng)過輸出端驅(qū)動可控導(dǎo)流裝置，因此，施加共模電流至第一及第二輸出端或者從第一和第二輸出端泄放共模電流將降低第一差分放大器輸出端的偏移電壓。結(jié)果，當差分放大器的輸出反饋到它的輸入時，第一差分放大器的偏移電壓也減少，例如，在一個邏輯輸出緩沖器中包含那種差分放大器。然而，在反饋晶體管電路里的階梯響應(yīng)沒有或者很難有任何尖峰發(fā)生，因為對于第一個差分放大器來說可以選擇低的增益，偏移電壓與第一差分放大器的增益不再有聯(lián)系。
按照本發(fā)明的晶體管電路的一個最佳實施例，其特征在于在第一和第二輸出端上信號變化對第一差分放大器輸入信號變化反應(yīng)的第一響應(yīng)時間比在第二差分放大器輸出端上信號變化對在第一和第二輸出端上信號變化反應(yīng)的第二響應(yīng)時間要短。結(jié)果，在不同的輸入信號變化的情況下，在第一差分放大器輸出端的偏移電壓將通過一定延遲才被第二差分放大器放大，因此，只是在該延時之后，導(dǎo)流裝置才減小偏移電壓。在反饋情況下，這可以防止晶體管電路出現(xiàn)不希望的特性以及防止不希望的振蕩。
根據(jù)本發(fā)明的晶體管電路是一個能減小偏移電壓的電路，象這樣的電路也可成功地應(yīng)用到模擬電路里，然而，在下面，僅僅作為例子來描述將根據(jù)本發(fā)明的晶體管電路應(yīng)用在一邏輯輸出緩沖器中。
下面將參考附圖對本發(fā)明詳細加以描述

圖1表示一個已知的包括一個差分放大器的邏輯輸出緩沖器。
圖2A表示按本發(fā)明的包括一個晶體管電路的邏輯輸出緩沖器的實施例。
圖2B表示按本發(fā)明的包括一個晶體管電路的邏輯輸出緩沖器的另一個實施例。
圖3表示說明圖2中晶體管電路里產(chǎn)生的若干信號變化的電壓/時間曲線圖。
圖4表示按本發(fā)明的包括一個晶體管電路的輸出緩沖器的最佳的實施例。以及圖5表示按本發(fā)明的包括一個晶體管電路的一個輸出緩沖器的另一實施例。
圖1表示一個邏輯輸出緩沖器。該輸出緩沖器包括一個已知的差分放大器1和PMOS晶體管P1，差分放大器1的輸出連接到晶體管P1的柵極上，晶體管P1的源極連接到第一電源端U1上，晶體管P1的漏極連接到輸出端4上并返回來耦合到差分放大器1的同相輸入端3上，差分放大器1的反相輸入端2接收從電壓端U3或U4產(chǎn)生的輸入信號。輸出端4和電源端U5(例如在ECL線路中為-2V)之間連接一個負載阻抗Z0。
表示在圖1上的電路按如下所述工作差分放大器1通過晶體管P1和反饋使在輸入端2和3上的輸入電壓趨向相等。因此，當在輸入端2和3上的輸入電壓相等時，在輸出端4上的輸出電壓將等于差分放大器1的輸入端2上的輸入電壓。
在輸出端4對輸入電壓2進行“跟蹤”好象它是在輸入端2上的電壓似的，然而，“跟蹤”輸入電壓的準確度，取決于差分放大器1的增益系數(shù)。當增益系數(shù)較高或較低時，則“跟蹤”準確度也分別地較高或較低。
然而，如果當差分放大器1具有一高的增益系數(shù)時，表示在圖1上的電路容易變得不穩(wěn)定，并且可能由于晶體管P1的寄生電容Cgs和容性負載Z發(fā)生振蕩。然而，當使用具有一稍低增益系數(shù)的差分放大器1時，階躍響應(yīng)將不可避免地發(fā)生顯著的尖峰，值得注意的是，就邏輯輸出緩沖器而言，常常不希望出現(xiàn)這樣的尖峰。
圖2A表示根據(jù)本發(fā)明的一種邏輯輸出緩沖器的一個實施例。在這里不會發(fā)生上面所述的缺點。對應(yīng)于圖1的元器件用相同的參考符號表示。現(xiàn)在，差分放大器1包含下面的元器件一個差分放大器10，2個PMOS晶體管P2和P3，4個NMOS晶體管N1-N4和一個電容C。晶體管P2和P3的源極互相連接，并連到電源端U1上。晶體管P2和P3的柵極互相連接，并連到差分放大器10的同相輸入端8上，晶體管P2和P3的柵極也連接到晶體管P3的漏極上，并且連接到晶體管N2的漏極上。晶體管P2的漏極經(jīng)過結(jié)點5連接到差分放大器10的反相輸入端7和連接到晶體管P1的柵極上，還連接到晶體管N1的漏極上。晶體管N1和N2，N2和N4的漏極分別互相連接，然而，N1，N2，N3和N4的晶體管的源極相互連接，并連到電源U2端。晶體管N2和N4柵極連接點和第二個電源U2端之間連接一電容C。晶體管N1和N2的柵極分別接收輸入信號2和輸入信號3，按照本發(fā)明的一個邏輯輸出緩沖器可以方便地用在集成電路里。
表示在圖2A的邏輯輸出緩沖器按如下所述工作晶體管N1的柵極接收電壓端U3或U4產(chǎn)生的電壓。電壓端U3和電壓端U4攜帶的相對電源端U1的電壓，例如，分別為-0.9v和-1，7v，用于符合發(fā)射極耦合邏輯信號(ECL)標準的信號，正如已經(jīng)敘述過的，晶體管N1，N2和P2，P3構(gòu)成已知的差分放大器。
當在該差分放大器1中缺少部件10，N3，N4和C的情況下，正如已經(jīng)提到的，在結(jié)點5和6之間將可能產(chǎn)生偏移電壓。
按照本發(fā)明，差分放大器10用來檢驗結(jié)點5和6之間偏移電壓的存在，并且將放大的偏移電壓加到晶體管N3和N4的柵極上。
當在結(jié)點6上的電壓超過了在結(jié)點5上的電壓時，差分放大器10的輸出信號是正的，由此，晶體管N3和N4被導(dǎo)通。結(jié)果，一附加電流I從結(jié)點5和6流出。由于該附加電流I通過晶體管P2和P3從電源端U1流出，晶體管P2和P3的源極和柵極之間的電壓增加。因為晶體管P3共用柵極和漏極，結(jié)點6上的電壓將降低。然而在結(jié)點5上的電壓，是不取決于或稍微取決于通過晶體管P2的電流的。借助是流鏡P2和P3在晶體管P2中也產(chǎn)生通過晶體管P3的附加電流I。然而，晶體管N3也泄放一電流I，因此，結(jié)點5上是沒有附加電荷的。由于在結(jié)點6上的電壓下降以及在結(jié)點5上的電壓保持不變，差分放大10和晶體管N3和N4將偏移電壓減少到最小，并且至少基本上消除了它。
連接在晶體管N3和N4的柵級和第二電源端U2之間的電容C完全決定了第二差分放大器10對其輸入端7和8上的信號變化的反應(yīng)的響應(yīng)時間。因此，對在晶體管N1的柵極2上的信號變化的反應(yīng)，只有在遲延一段時間后方能消除在結(jié)點5和6上的偏移電壓。因此，一方面由差分放大器10，晶體管N3和N4形成的反饋環(huán)防止在晶體管電路中引入的不穩(wěn)定性，而在另一方面，偏移電壓仍然在延遲一段時間之后消除。因為晶體管N1和N2的源極直接連接到電源端U2上，在結(jié)點5和6之間的偏移電壓同晶體管N1和N2的源極經(jīng)過一個電流源連接到電源U2上的偏移電壓相比是較低的。
圖2B表示按照本發(fā)明的一個邏輯輸出緩沖器的另一個實施例。該輸出緩沖器實質(zhì)上完全與圈2A所描述的相一致。只是晶體管N3和N4已經(jīng)由單個NMOS晶體管N8代替。晶體管N1和N2的源極不再直接地連接到第二是源端U2上;而是經(jīng)過晶體管N8的通道再連接到第二電源端U2上。晶體管N8的柵極連接到差分放大器10的輸出上。
圖2B表示的邏輯輸出緩沖器的工作情況基本上同在圖2A表示的邏輯輸出緩沖器相一致。當晶體管N8由差分放大器10打開時，附加電流I從結(jié)點5和6流出。由于晶體管P2和P3的鏡效應(yīng)，這些附加電流值實質(zhì)上將是相等的，因此晶體管N8傳送電流I2。
圖3表示說明在圖1和圖2的邏輯輸出緩沖器中可能發(fā)生的輸出信號階梯響應(yīng)的電壓/時間曲線圖。信號20作為輸入信號加到差分放大器1的輸入端2上。在t0瞬間它從一個邏輯低電平(-1.7v)變到一個邏輯高電平(-0.9v)。
如果差分放大器1不包括帶有晶體管N3，N4和電容C的第二差分放大器10，并且差分放大器1的增益是高的話，則由虛線表示的信號21代表在差分放大器1的輸入端3上的電壓隨時間的變化。由于差分放大器1的增益高，信號21的電壓最終將等于信號20的電壓，因此，偏移電壓最終是很低的或者等于零。然而在t1瞬間，相對輸入信號20而言，信號21顯示出相當大的尖峰。在一個邏輯輸出緩沖器中(例如適用于ECL標準化信號電平的)，這樣一個尖峰是不能接受的或者至少是不希望有的。當放大器的增益更高時，則信號21自發(fā)地開始連續(xù)地振蕩起來。
由一點劃線表示的信號22再次說明在差分放大器1的輸入端3上的電壓隨時間的變化。差分放大器1還是不包括帶有晶體管N3，N4和電容C的第二差分放大器10。在目前的實施例中，該差分放大器1的增益比在以上章節(jié)中作為例子加以描述的差分放大器1的增益低很多，在那里，信號21是輸出信號。和先前例子中信號20相反，信號22沒有顯示出尖峰，但是它最終沒有達到等于輸入信號20的電壓，在這種情況下，存在偏移電壓VOS，該偏移電壓VOS在邏輯輸出緩沖器中也是不希望有的，因為邏輯輸出緩沖器的輸出必須很準確地“跟蹤”它的輸入。
但是根據(jù)本發(fā)明，由實線表示的信號23說明在差分放大器的輸入端3上的電壓隨時間的變化。信號23在t0瞬間以及t0后的暫短瞬間跟蹤信號22。由于通過差分放大器10引入了遲延，晶體管N3和N4尚不能導(dǎo)通。因此，在該周期期間，信號23唯一地由差分放大器1的N1，N2，P2和P3所確定的。這些器件的增益將選擇得較小。在t1瞬間之后，差分放大器10和電容C的RC延遲約等于t1-t0，差分放大器10和晶體管N3，N4的工作變得顯著有效。差分電壓UOS減小了，并且最后實際上變?yōu)榱?。根?jù)本發(fā)明，該邏輯輸出緩沖器既不顯示出尖峰，也沒有偏移電壓存在了。
圖4表示根據(jù)本發(fā)明的一個邏輯輸出緩沖器的最佳實施例。表示在圖4上的電路實質(zhì)上與圖2所示的相一致，同圖1和圖2相對應(yīng)的元器件，由相應(yīng)的參考數(shù)字表示。參考放大器10由2個PMOS晶體管P4和兩個NMOS晶體管N5和N6實現(xiàn)的。電阻R連接到結(jié)點5和6之間。圖2中的NMOS晶體管N3和N4已經(jīng)由PMOS晶體管P6和P7代替。晶體管P6和P7的源極連接到第一電源端，電容器C連接到晶體管P6和P7的公共柵極和第一電源端U1之間。晶體管P4和P5的源極連接到第一電源端U1上。晶體管P4的柵極和晶體管P5的柵極分別形成差分放大器10的反相輸入端7和同相輸入端8，晶體管P4的漏極形成差分放大器10的輸出。并連接到晶體管N5的漏極上。晶體管P5的漏極連接到晶體管N6的漏極上，并且還連到晶體管N5和N6的柵極上，晶體管N5和N6的源極連到第二電源端U2上。
表示在圖4上的邏輯輸出緩沖器的工作基本上和表示在圖2上的邏輯輸出緩沖器的工作相一致。圖4的差分放大器10是按已知方式由晶體管P4，P5，N5和N6實現(xiàn)的，電阻R連接到結(jié)點5和6之間，用于減小由晶體管N1，N2，P2和P3組成的放大級的增益。如已經(jīng)說明的那樣，這就消除了該放大器級的階梯響應(yīng)的尖峰。如已對附圖2所描述的那樣，結(jié)點5和6之間的偏移電壓實質(zhì)上至少主要由差分放大器10(由晶體管P4，P5，N5和N6組成)和晶體管P6和P7消除。
圖5表示根據(jù)本發(fā)明的包含一個晶體管電路的一種輸出緩沖器的另一最佳實施例。表示在圖5上的電路實質(zhì)上和表示在圖4上的電路相一致。圖5中對應(yīng)圖4的元器件，由相應(yīng)參考數(shù)字和符號表示。表示在圖5中的電路和圖4的不同點在于晶體管P4，P5，N5和N6已由晶體管P6，P9，N7和N8代替。這些晶體管再一次形成一個如圖2A和2B所示的差分放大器10。然而晶體管N7和N8沒有形成差分放大器的輸入晶體管以及晶體管P8和P9沒有形成電流鏡。晶體管P8和P9的源極連接到第一電源端U1上，晶體管P8和P9的柵極互相連接，并連到晶體管P9的漏極上。晶體管P8和P9的漏極分別連接到晶體管N7和N8的漏極上，晶體管N7的柵極連接到結(jié)點5上，晶體管N8的柵極連接到結(jié)點6上。晶體管N7和N8的源極連接到第二電源端U2上。
表示在圖5的邏輯輸出緩沖器的工作基本上同表示在圖4上的邏輯輸出緩沖器的工作相一致。在這種情況下，差分放大器10是按已知方式通過晶體管P8，P9，N7和N8實現(xiàn)的，模擬實驗已經(jīng)說明，同圖4表示的輸出緩沖器相比較，表示在圖5的邏輯輸出緩沖器的準確性更高，并能適應(yīng)溫度的變化以及容許操作處理的變化。
按照本發(fā)明的晶體管電路可以成功地應(yīng)用在晶體管電路是用CMOS技術(shù)制作的ECL相容的輸出緩沖器中。
權(quán)利要求
1.一種晶體管電路，包括連接成為第一差分放大器和經(jīng)過公共電極耦合到公共結(jié)點上的第一和第二個晶體管，一個經(jīng)過第一輸出端的包括在第一晶體管的一個主溝道中的電流鏡的輸入網(wǎng)絡(luò)，一個經(jīng)過第二輸出端的包括在第二晶體管的主溝道中的電流鏡的輸出網(wǎng)絡(luò)，其特征在于晶體管電路還包括一個第二差分放大器，它的第一和第二輸入端分別耦合到第一和第二輸出端，所說的第二差分放大器的輸出耦合到用于施加共模電流到第一第二輸出端并從第一和第二輸入端泄放共模電流的可控導(dǎo)流裝置上。
2.如權(quán)利要求1所要求的一個晶體管電路，其特征在于在第一和第二輸出端上信號變化對第一差分放大器輸入信號變化反應(yīng)的第一響應(yīng)時間比在第二差分放大器輸出端上信號變化對在第一和第二輸出端上信號變化反應(yīng)的第二響應(yīng)時間短。
3.如權(quán)利要求1或2所要求的晶體管電路，其特征在于可控導(dǎo)流裝置耦合到第一及第二輸出端上。
4.如權(quán)利要求3所要求的晶體管電路，其特征在于可控導(dǎo)流裝置包括第五和第六晶體管，第五和第六個晶體管的控制電極連接到第二差分放大器的輸出上，第五和第六的晶體管的溝道分別連接到第一和第二輸出端之間和一個電源端上。
5.如權(quán)利要求1，2，3或4所述的晶體管電路，其特征在于可控導(dǎo)流裝置耦合到公共結(jié)點上。
6.如上述權(quán)利要求中的任何一個所要求的晶體管電路，其特征在于公共結(jié)點直接連接到電源端。
7.如權(quán)利要求5所要求的晶體管電路，其特征在于可控導(dǎo)流裝置包含一第七晶體管，它的控制電極連接到第二差分放大器輸出端，它的溝道連接到公共結(jié)點和電源端之間。
8.如權(quán)利要求1或2所要求的晶體管電路，其特征在于第二差分放大器包含連接成差分放大器的第三和第四晶體管，并且用各自控制電極分別地耦合到第一和第二個輸出端，在第三個晶體管的主溝道中包括另一個電流鏡的輸入網(wǎng)絡(luò)，一個經(jīng)過第二差分放大器輸出的包括在第四晶體管的主溝道中的該另一個電流鏡的輸出網(wǎng)絡(luò)。
9.如權(quán)利要求7所要求晶體管電路，其特征在于第三和第四晶體管是N型導(dǎo)電性的。
10.如權(quán)利要求4或5所要求晶體管電路，其特征在于控制電極或多個控制電極均經(jīng)過一個電容元件耦合到電源端。
11.如權(quán)利要求中的任何一個權(quán)利所要求的晶體管電路，其特征在于一個電阻耦合到第一和第二輸出端之間。
12.一種邏輯輸出緩沖器包含一個如前面權(quán)利要求的任何一個權(quán)利要求所要求的晶體管電路。
13.一種集成電路包含一個如前面權(quán)利要求任何一個權(quán)利要求所要求的晶體管電路。
全文摘要
一種晶體管電路包括一個由差分對和電流鏡組成的第一差分放大器，按照本發(fā)明的一個晶體管電路，包括一第二差分放大器，該放大器測量差分偏移電壓，同時借助于共模電流反饋減少該偏移電壓，因此，晶體管電路提供一個具有高速和低偏移電壓的穩(wěn)定的放大器。因此，這樣一種晶體管電路可以方便地應(yīng)用到一個邏輯輸出緩沖器中，由此，例如一個ECL輸出緩沖器可以用CMOS電路來實現(xiàn)。
文檔編號H03F3/45GK1044554SQ90100898
公開日1990年8月8日 申請日期1990年1月15日 優(yōu)先權(quán)日1989年1月17日
發(fā)明者埃弗特·西溫克, 簡·迪肯, 漢斯-于爾根·奧托·舒馬赫 申請人:菲利浦光燈制造公司