專利名稱：一種抗時鐘抖動能力強的零次群接口解碼方法及其電路的制作方法
技術領域：
本發(fā)明屬于通訊技術領域，特別涉及數(shù)據(jù)接口的解碼方法及其電路設計。
隨著計算機普及率的提高和網(wǎng)絡技術的發(fā)展，數(shù)據(jù)傳輸業(yè)務迅速增長，其中與用戶聯(lián)系最密切的數(shù)據(jù)接口包括8、16、32kbit/s的二進制速率和與符合CCITT X系列和V系列建議的數(shù)字終端設備(DTE)相關的其它速率，如600、1200、2400、4800、9600bit/s，19.2k、48k、56k、64kbit/s等等。這些數(shù)據(jù)接口與數(shù)字傳輸信道連接的中間速率為64kbit/s，最常用的是一種64kit/s接口是PCM零次群接口，同向型64kbit/s G703接口。以光纖和數(shù)字微波中繼為傳輸骨干的PCM專用網(wǎng)和中國公用數(shù)字數(shù)據(jù)網(wǎng)(CHHINA DDN)提供了大量這種數(shù)字接口以實現(xiàn)數(shù)據(jù)的廣域連接。由于該接口在兩對連接線上可直接傳送全雙工的64kbit/s數(shù)據(jù)、64KHz位定時和8KHz字節(jié)定時信號，并且允許典型的最大互連距離為350米到450米，所以該接口在一些近距離傳輸數(shù)據(jù)的場合也得到廣泛應用。
PCM零次群G.703同向接口的信號編碼規(guī)則如下第一步一個64kbit/s比特周期分成四個單位間隔；第二步二進制的＂1＂被編成如下四個比特的碼組1100；第三步二進制的＂0＂被編成如下四個比特的碼組1010；第四步相鄰碼組極性交替變換，把二進制信號轉換成三電平信號；第五步破壞每第八個碼組的極性交替，破壞的碼組標志著八比特組的最后一比特。
第五步所得信號就是G.703接口信號，解碼處理的任務是從三電平接口信號得出以下三個信號64kbit/s二進制數(shù)據(jù)信號和與之同步的64KHz位定時信號、8KHz字節(jié)定時信號。解碼電路包括電平轉換電路、時鐘恢復電路、數(shù)據(jù)解碼電路、破壞點提取電路四個主要部分，如

圖1所示。
其中電平轉換電路將G703接口信號GSA經(jīng)過判決產(chǎn)生兩路信號，正極性信號DSI和負極性信號DSJ，分別對應接口信號中正極性和負極性的部分，這兩個信號相加得到雙電平信號DBI，完成三電平信號到雙電平信號的轉換。
時鐘恢復電路的作用是從雙電平信號DBI中提取64kHz位定時信號，并向數(shù)據(jù)解碼電路和破壞點提取電路提供解碼所需要的同步時鐘。
數(shù)據(jù)解碼電路的作用是從雙電平信號DBI中經(jīng)過特定的解碼處理得到64kbit/s的數(shù)據(jù)信號。
破壞點提取電路的作用是通過對正、負極性信號的解碼處理得到8KHz字節(jié)定時信號。
上述的數(shù)據(jù)解碼電路所采用的解碼方法分兩個關鍵步驟第一，數(shù)據(jù)＂0＂和數(shù)據(jù)＂1＂的編碼信號的判決；第二，由判決結果生成標準碼元寬度的數(shù)據(jù)信號；圖1中，信號DBI是采自電平轉換電路的數(shù)據(jù)編碼信號，直接由接口輸入經(jīng)電平判決和極性轉換處理而得到，由于傳輸過程中產(chǎn)生的信號衰落和信號畸變而引起的抖動很大程度上體現(xiàn)在該信號的信號沿上，這是一個抖動的信號；信號CO、COA是時鐘恢復電路對DBI進行時鐘信號提取的處理而得，CO、COA與DBI同步，但相對存在抖動，因為經(jīng)過時鐘信號提取處理后得到的CO、COA比DBI有較好的穩(wěn)定性，即DBI抖動幅度比CO、COA要大；常規(guī)數(shù)據(jù)解碼方法在上述兩個關鍵步驟上的具體作法結合圖2說明如下第一，將CO進行串行移位，產(chǎn)生一個上升沿在時間間隔2中的時鐘信號，對該處DBI信號進行采樣；數(shù)據(jù)＂0＂對應的編碼信號(如碼組6)在該時間間隔內為低電平，數(shù)據(jù)＂1＂對應的編碼信號(如碼組7)在該時間間隔內為高電平，由此實現(xiàn)對編碼信號的判決。
第二，由于用CO的移位信號作采樣時鐘，生成的判決結果自然就是64kbit/s的標準碼元信號。
該方法對抖動的容忍程度是(由CO移位產(chǎn)生的時鐘上升沿正負兩個方向上均不超出時間間隔2)CO相對DBI的單向抖動不超過1/2個時間間隔，即1/2×1/4＝1/8個64kbit/s碼元寬度，即CO相對DBI的最大允許抖動時間是1秒/64×1000×1/8＝1.95微秒2微秒(單向)最大允許相對抖動是1/8×100％＝12.5％。
上述的破壞點提取電路所采用的解碼方法分兩個步驟第一，對當前碼組極性的判決；第二，確定前后兩個碼組的極性關系，相同則表明后一碼組為破壞點所在碼組，不同則表明前后兩個碼組都不是破壞點所在碼組。
常規(guī)采用的破壞點提取的解碼方法為首先，當前碼組極性的判決CO移位產(chǎn)生一個時鐘信號，上升沿在時間間隔1內，分別對DSI、DSJ采樣。DSI、DSJ分別對應當前碼組為正極性和負極性；當前碼組極性為正時(如碼組7，8)上述采樣結果是DSI采樣結果CSI＝1，DSJ采樣結果CSJ＝0；當前碼組極性為負時(如碼組6)，DSI采樣結果CSI＝0，DSJ采樣結果CSJ＝1；其次，將CSI移位與CSJ比較，相同表明不是破壞點，不同表明出現(xiàn)破壞點。
抗抖動能力對抖動的容忍程度CO相對CSI、DSJ的單向抖動允許范圍同數(shù)據(jù)解碼方法中所提(CO移位產(chǎn)生的時鐘信號上升沿在正、負兩個方向上不超出時間間隔1)即CO相對DSI、DSJ的最大允許抖動時間是1秒/64×1000×1/8＝1.952(微妙)CO相對DSI、DSJ單向最大允許相對抖動是1/8×100％＝12.5％。DSI、DSJ性質與DBI相同，同是圖1中電平轉換電路產(chǎn)生的。(DBI＝DSI＋DSJ)
上述問題決定了這種解碼方法容易受以下幾個因素的影響1)對端發(fā)送時鐘發(fā)生漂移或抖動；2)傳輸過程中信號發(fā)生畸變；3)電平轉換電路正負判決點不平衡造成雙電平信號脈寬不一致；4)溫度變化引起時鐘恢復電路工作點漂移。
這四個因素都會帶來接收時鐘的抖動，而上述解碼方法對時鐘抖動敏感，因此在實際信道工作中，使用這種解碼方法的電路都在一定程度上表現(xiàn)不穩(wěn)定。尤其當傳輸距離增大信號畸變嚴重時，解碼電路不能正常工作。
本發(fā)明的目的是為克服已有技術的不足之處提出一種抗時鐘抖動能力強、對數(shù)據(jù)和破壞點進行解碼的方法，并使其電路實現(xiàn)簡單以適應不同的電平轉換電路和時鐘恢復電路，以及不同的應用環(huán)境，用很低的成本提高解碼電路的性能、增大接口最大可傳輸距離。
本發(fā)明提出一種抗時鐘抖動能力強的零次群接口的解碼方法，包括以下步驟(1)將G703接口信號GSA經(jīng)過判決產(chǎn)生正極性信號DSI和負極性信號DSJ；(2)將所說的DSI和DSJ兩個信號相加得到雙電平信號DBI；(3)從所說的雙電平信號中提取64KHz位定時信號CO，COA作為解碼所需的同步時鐘信號；(4)對所說的雙電平信號DBI中的數(shù)據(jù)0和1的編碼信號進行判決，由判決結果生成標準碼元寬度的數(shù)據(jù)信號；(5)對所說的正、負極性信號DSI、DSJ的當前碼組極性的判決并根據(jù)前后兩個碼組的極性關系提取破壞點，從而得到8KHz字節(jié)定時信號；其特征在于，所說的第(4)步驟包括根據(jù)所說的DBI數(shù)據(jù)編碼中的時間間隔2和時間間隔3之間的信號邊沿特性進行判決用時鐘信號COA屏蔽掉時間間隔4和下一碼組時間間隔1之間的邊沿特性，得到判決結果DGP脈沖信號；展寬DGP脈沖至一個64Kbit/s碼元寬度，得到DSP信號；用時鐘信號CO對DSP采樣得到標準碼元寬度的64Kbit/s數(shù)據(jù)信號；所說的第(5)步驟包括用時鐘信號COA屏蔽當前碼組時間間隔2，3之間的信號邊沿，根據(jù)時間間隔1和上一碼組時間間隔4之間的信號邊沿特性對當前碼組極性進行判決即正極性DSI為當前碼時CSI＝1，CSJ＝0；負極性DSJ為當前碼時CSI＝0，CSJ＝1；兩個連續(xù)的CSI脈沖之間不出現(xiàn)CSJ脈沖或兩個連續(xù)的CSJ脈沖之間不出現(xiàn)CSI脈沖時在兩個連續(xù)脈沖的后一個脈沖位置作為破壞點位置。
本發(fā)明提出一種采用上述方法的零次群接口解碼電路，包括將接口信號GSA轉換成正極性信號DSI，負極性信號DSJ以及雙電平信號DBI的電平轉換電路；從所說的雙電平信號DBI中提取64KHz位定時信號的時鐘恢復電路；從所說雙電平信號DBI中得到64Kbit/s的數(shù)據(jù)信號的數(shù)據(jù)解碼電路以及對所說的正、負極性信號處理得到8KHz字節(jié)定時信號的破壞點提取電路；其特征在于所說的數(shù)據(jù)解碼電路由對DBI信號進行數(shù)據(jù)識別的數(shù)據(jù)識別電路，對數(shù)據(jù)識別脈沖信號展寬至一個64Kbit/s碼元寬度的單穩(wěn)電路，對展寬的初始數(shù)據(jù)信號DSP進行處理得到6Kbit/s數(shù)據(jù)信號HRD的數(shù)據(jù)再生電路所組成，所說的破壞點提取電路由分別對正、負極性信號DSI、DSJ當前碼組進行極性判決的正極性指示電路、負極性指示電路；對正、負極性指示電路的輸出信號進行處理得到8KHz字節(jié)定時信號PTT的破壞點定位電路所組成。
本發(fā)明的數(shù)據(jù)解碼方法結合圖2進一步詳細描述如下根據(jù)數(shù)據(jù)編碼信號DBI中時間間隔2和時間間隔3之間的信號邊沿的特性進行判決；數(shù)據(jù)＂0＂對應的編碼信號(如碼組6)中時間間隔2，3之間的信號邊沿是上升沿，數(shù)據(jù)＂1＂對應的編碼信號(如碼組7)中時間間隔2，3之間的信號邊沿是下降沿。COA的作用是屏蔽掉時間間隔4和下一碼組時間間隔1之間的上升沿，使上述數(shù)據(jù)識別器輸出的信號只受每個碼組中時間間隔2和3之間的邊沿觸發(fā)，上升沿觸發(fā)，下降沿不觸發(fā)，這樣數(shù)據(jù)識別器的輸出信號DGP對數(shù)據(jù)＂0＂和＂1＂的編碼信號的判決結果。
在圖2中，DGP在碼組為＂0＂時出現(xiàn)一個脈沖，在碼組為＂1＂時不出現(xiàn)脈沖。
中間信號DSP的作用是使CO的采樣操作具有足夠的可靠性，DSP信號相對CO的上升沿具有1/2碼元寬度的數(shù)據(jù)建立時間和1/2碼元寬度的數(shù)據(jù)保持時間。
本方法對抖動的容忍程度是COA相對DBI的單向抖動不超過1個時間間隔(時間間隔2，3之間的信號邊沿在正負兩個方向上不超出COA的脈沖寬度)，即1×1/4＝1/4個64kbit/s碼元寬度，即COA相對DBI的單向最大允許抖動時間是1秒/64×1000×1/4＝3.9微秒4微秒(單向)最大允許相對抖動是1/4×100％＝25％因此比已有技術采用的方法提高了一倍的抗抖動能力。
本發(fā)明所述破壞點提取的解碼方法的步驟結合圖3進一步詳細描述如下用COA屏蔽時間2，3之間的信號邊沿，根據(jù)時間間隔和上一碼組時間間隔4之間的信號邊沿的特性對當前碼組極性進行判決；正極性時，DSI的該信號邊沿是上升沿，DSJ該處為0；負極性時，DSI的該處信號為0，DSJ的該信號邊沿是上升沿；通過COA屏蔽，圖3中的兩個極性指示器只受上述信號上升沿觸發(fā)，因此正極性時CSI＝1，CSJ＝0；負極性時CSI＝0，CSJ＝1。
兩個連續(xù)的CSI脈沖之間不出現(xiàn)CSJ脈沖或兩個連續(xù)的CSJ脈沖之間不出現(xiàn)CSI脈沖時在兩個連續(xù)脈沖的后一個脈沖位置作為破壞點位置。
上述說明中可定義數(shù)據(jù)信息邊沿每個碼組中時間間隔2與時間間隔3之間的信號邊沿。
極性信息邊沿每個碼組中時間間隔1與上一個碼組的時間間隔4之間的信號邊沿。
作此定義后可簡化敘述。
本發(fā)明具有以下特點第一，抗時鐘抖動能力強；第二，電路實現(xiàn)簡單，成本低可靠性高且便于數(shù)字電路集成；第三，由于解決了信道傳輸帶來的信號抖動造成的影響，可大大提高數(shù)據(jù)通信設備的可靠性。
附圖簡要說明圖1為G703接口解碼電路框圖。
圖2為數(shù)據(jù)解碼電路時序圖。
圖3為破壞點提取電路時序圖。
圖4為本發(fā)明實施例的接口解碼電路結構框圖。
本發(fā)明根據(jù)所述方法設計出一種零次群接口解碼電路實施例，如圖4所示，由電平轉換電路、數(shù)據(jù)解碼電路、時鐘恢復電路、破壞點提取電路四部分組成，其中電平轉換電路與時鐘恢復電路(圖中未示出)均可采用已有技術方案，在此不重復敘述，本電路的特點在于改進了已有技術的數(shù)據(jù)解碼電路與破壞點提取電路，現(xiàn)分別詳細描述如下圖4中，數(shù)據(jù)解碼電路由一個數(shù)據(jù)識別器、一個單穩(wěn)觸發(fā)器和一個數(shù)據(jù)再生器實現(xiàn)。數(shù)據(jù)識別器由一個邊沿觸發(fā)、可清零觸發(fā)器構成。COA經(jīng)反相后作清零信號，DBI作觸發(fā)信號，當碼元為＂1＂時，編碼＂1100＂在清零信號未屏蔽的區(qū)間只有下降沿，觸發(fā)器不被觸發(fā)，當碼元為＂0＂時，編碼＂1010＂在清零信號未屏蔽的區(qū)間出現(xiàn)上升沿，觸發(fā)器觸發(fā)，直至被COA反相信號清零，這樣，對應碼元＂0＂輸出一個脈沖DGP；單穩(wěn)觸發(fā)器以DGP為觸發(fā)信號，時間常數(shù)取3/4個64KHz時鐘周期，輸出為DSP；數(shù)據(jù)再生器以CO為時鐘對DSP采樣，反相輸出HRD，作為解碼數(shù)據(jù)輸出。
圖4中，破壞點提取電路由正極性指示器、二個負極性指示器、破壞點定位器實現(xiàn)。兩個極性指示器均由邊沿觸發(fā)、可清零觸發(fā)器構成，DSI、DSJ分別為觸發(fā)信號，COA為清零信號，屏蔽＂數(shù)據(jù)邊沿＂，分別輸出極性指示脈沖CSI、CSJ；在G.703編碼信號中，兩個極性的信號按碼元交替出現(xiàn)，每8個碼元這種交替受到一次破壞，該碼元位置即破壞點位置，CSI、CSJ便指示了這種極性的交替情況；破壞點定位器即對CSI、CSJ作如下處理CSI、CSJ各作為一個二進制計數(shù)器的時鐘信號；CSI、CSJ各作為對方計數(shù)器的清零信號；將兩個計數(shù)器輸出作或運算，輸出即破壞點位置PTT。
其工作原理結合圖3進一步說明如下①碼組6對應CSI＝0，CSJ＝1，此時CSJ對應的計數(shù)器由＂00＂躍變至＂01＂，CSI對應的計數(shù)器保持為＂00＂；②碼組7對應CSI＝1，CSJ＝0，此時CSJ對應的計數(shù)器由＂01＂被CSI＝1清零為＂00＂，CSI對應的計數(shù)器由＂00＂躍變至＂01＂；③碼組8對應CSI＝1，CSJ＝0，此時CSJ對應的計數(shù)器由保持為＂00＂，CSI對應的計數(shù)器＂01＂躍變至＂10＂；④在下一個碼組，將有CSI＝0，CSJ＝1，此時CSJ對應的計數(shù)器由＂00＂躍變?yōu)椋?1＂，CSI對應的計數(shù)器被CSJ＝1清零為＂00＂。簡寫如下
由上可見，在碼組8對應的第③個碼元位置，由于連續(xù)兩次計數(shù)，QA高位置＂1＂，作為破壞點的一次輸出。
權利要求
1.一種抗時鐘抖動能力強的零次群接口的解碼方法，包括以下步驟(1)將G703接口信號GSA經(jīng)過判決產(chǎn)生正極性信號DSI和負極性信號DSJ；(2)將所說的DSI和DSJ兩個信號相加得到雙電平信號DBI；(3)從所說的雙電平信號中提取64KHz位定時信號CO，COA作為解碼所需的同步時鐘信號；(4)對所說的雙電平信號DBI中的數(shù)據(jù)0和1的編碼信號進行判決，由判決結果生成標準碼元寬度的數(shù)據(jù)信號；(5)對所說的正、負極性信號DSI、DSJ的當前碼組極性的判決并根據(jù)前后兩個碼組的極性關系提取破壞點，從而得到8KHz字節(jié)定時信號；其特征在于，所說的第(4)步驟包括根據(jù)所說的DBI數(shù)據(jù)編碼中的時間間隔2和時間間隔3之間的信號邊沿特性進行判決，用時鐘信號COA屏蔽掉時間間隔4和下一碼組時間間隔1之間的邊沿特性，得到判決結果DGP脈沖信號；展寬DGP脈沖至一個64Kbit/s碼元寬度，得到DSP信號；用時鐘信號CO對DSP采樣得到標準碼元寬度的64Kbit/s數(shù)據(jù)信號；所說的第(5)步驟包括用時鐘信號COA屏蔽當前碼組時間間隔2，3之間的信號邊沿，根據(jù)時間間隔1和上一碼組時間間隔4之間的信號邊沿特性對當前碼組極性進行判決即正極性DSI為當前碼時CSI＝1，CSJ＝0；負極極性DSJ為當前碼時CSI＝0，CSJ＝1；兩個連續(xù)的CSI脈沖之間不出現(xiàn)CSJ脈沖或兩個連續(xù)的CSJ脈沖之間不出現(xiàn)CSI脈沖時在兩個連續(xù)脈沖的后一個脈沖位置作為破壞點位置。
2.一種采用如權利要求1所述方法的零次群接口解碼電路，包括將接口信號GSA轉換成正極性信號DSI，負極性信號DSJ以及雙電平信號DBI的電平轉換電路；從所說的雙電平信號DBI中提取64KHz位定時信號的時鐘恢復電路；從所說雙電平信號DBI中得到64Kbit/s的數(shù)據(jù)信號的數(shù)據(jù)解碼電路以及對所說的正、負極性信號處理得到8KHz字節(jié)定時信號的破壞點提取電路；其特征在于所說的數(shù)據(jù)解碼電路由對DBI信號進行數(shù)據(jù)識別的數(shù)據(jù)識別電路，對數(shù)據(jù)識別脈沖信號展寬至一個64Kbit/s碼元寬度的單穩(wěn)電路，對展寬的初始數(shù)據(jù)信號DSP進行處理得到6Kbit/s數(shù)據(jù)信號HRD的數(shù)據(jù)再生電路所組成，所說的破壞點提取電路由分別對正、負極性信號DSI、DSJ當前碼組進行極性判決的正極性指示電路、負極性指示電路；對正、負極性指示電路的輸出信號進行處理得到8KHz字節(jié)定時信號PTT的破壞點定位電路所組成。
全文摘要
本發(fā)明涉及數(shù)據(jù)接口的解碼方法及其電路設計。本發(fā)明提出用數(shù)據(jù)編碼中的時間間隔2與3之間的信號邊沿特征進行對數(shù)據(jù)0和1的判決；根據(jù)時間間隔1和上一碼組時間間隔4之間的信號邊沿特性對當前碼組極性進行判決的方法并設計出實現(xiàn)電路，即由數(shù)據(jù)識別電路、單穩(wěn)電路、數(shù)據(jù)再生電路組成的數(shù)據(jù)解碼電路和由正、負極性指示電路、破壞點定位電路組成的破壞點提取電路。具有抗時鐘抖動能力強，可靠性高，便于集成，電路簡單等特點。
文檔編號H03M5/12GK1139328SQ95119509
公開日1997年1月1日 申請日期1995年12月15日 優(yōu)先權日1995年12月15日
發(fā)明者章謙 申請人:章謙