專利名稱:數(shù)字鎖相環(huán)路的制作方法
技術領域:
本發(fā)明涉及鎖相環(huán)路(PLL),具體涉及數(shù)字鎖相環(huán)路(DPLL)。
在設計諸如蜂窩通信系統(tǒng)之類的系統(tǒng)時,通常必需使各種裝置與其它裝置同步定時。尤其在采用時基協(xié)議時,諸如采時分多路復用(TDM)或時分多址聯(lián)接(TDMA)時,尤其如此。為了實現(xiàn)這種定時,通常要有一個基準,每個系統(tǒng)節(jié)點或蜂窩通信系統(tǒng)中的基站都要與該基準同步。
這種同步可以利用各種技術諸如通過應用全球定位系統(tǒng)(GPS)來實現(xiàn)。然而,因這樣的設計費用昂貴,故通常需要較經(jīng)濟的手段。一種較經(jīng)濟的手段是從一個主節(jié)點提供一個主時鐘,由它向各個從屬節(jié)點傳輸出時鐘脈沖。為此,現(xiàn)在需要一種PLL設計,它能利用該主時鐘信號來調(diào)節(jié)從屬節(jié)點的定時。
圖1示出實施本發(fā)明的一個數(shù)字鎖相環(huán)路的方框圖;圖2和圖3示出表明圖1的數(shù)字鎖相環(huán)路操作的定時圖。
參看圖1,該圖示出總體上標為10的數(shù)字鎖相環(huán)路(PLL)的方框圖。通常,PLL10含有例如振蕩器11的一個振蕩裝置和一個相位差比較和控制邏輯裝置12。裝置12含有一個脈沖檢測器(PDET)13,PDET13接收到發(fā)射的TX信號的一個反饋,該TX信號是由振蕩器11產(chǎn)生的,其波形示于圖2的定時圖中。第二個PDET14的輸入是接收自一個主時鐘的定時信號RX。在圖2中,示明了標為RX的該主時鐘信號或即基準信號。
由PDET13和PDET14產(chǎn)生的輸出由定時線P1和P2表示,它們的波形圖分別示出于圖2。信號P1輸入到觸發(fā)器15之類一個寄存器裝置的SET(置位)輸入端,觸發(fā)器15存儲下并提供出一個恒定輸出,直至在CLR(清零)端上輸入清零脈沖或即復位脈沖時為止。P2信號輸入到觸發(fā)器15的CLR輸入端。觸發(fā)器15的輸出連接到諸如計數(shù)器16之類一個計數(shù)裝置的ENA(使能)輸入端上。計數(shù)器16還有一個連接在PDET13輸出端上的CLR(清零)輸入端,和一個時鐘輸入端,用以接收時鐘信號。計數(shù)器16的輸出是一條并行總線(N),它連接到諸如比較器17的一個比較裝置上。在比較器17中,從計數(shù)器16接收到的一個輸入數(shù)與一個預置數(shù)或是數(shù)目范圍相比較。根據(jù)比較結果,從比較器17提供2個比特的輸出。其中一個比特提供給第一反相器18,另一個比特提供給第二反相器19。
然后,反相器18和19的輸出分別饋給與門20的兩輸入端。與門20的輸出標為B,并提供到一個D觸發(fā)器21也即第二寄存器裝置的D2輸入端上。饋送給反相器18的比較器17的輸出(標為A)又提供到D觸發(fā)器21的D1輸入端。D觸發(fā)器21中還有一個連接于PDET13輸出端上的ENA輸入端和一個連接于裝置12的CLR輸入端上的時鐘輸入端。
D觸發(fā)器21的輸出Q1和Q2連接到振蕩器11中諸如譯碼器22之類的一個譯碼裝置上。譯碼器22提供一個控制輸出給計數(shù)器23的CLR輸入端。計數(shù)器23還有一個時鐘輸入端和一個并行輸出端。并行輸出端連接到譯碼器22的一個控制輸入端上,連同B和A輸入一起用來調(diào)節(jié)振蕩器11的定時。譯碼器22的第二輸出TX用于從屬節(jié)點的定時,并作為反饋信號提供給裝置12的PDET13輸入端。
在操作中,TX信號(示于圖2中)加到PDET13上。在圖2中定時圖的點X處,從PDET13輸出一個脈沖,它使觸發(fā)器15置位,使計數(shù)器16清零,還使D觸發(fā)器21啟動,以保存BA輸出。PDET14從一個主節(jié)點(未示出)接收到基準信號輸入RX。圖2示出了RX信號和PDET14給出的結果信號P2。在點Y處,P2信號使觸發(fā)器15清零,從而停止計數(shù)器16操作。計數(shù)器16的輸出提供給比較器17,在那里與一個預置數(shù)比較。然后,比較器17輸出2個比特(BA),它們按邏輯組合。表A給出了可能的2個比特輸出的組合,并表明了它們的含義。
表A<
這個過程用于測量X與Y之間的時間差。
這里的目的是調(diào)節(jié)振蕩器11的定時,使它與主節(jié)點來的RX輸入的定時相匹配。圖3中,計數(shù)器23和比較器17的操作用來示明這種定時匹配是怎樣實現(xiàn)的。點圖3中在Q處計數(shù)器23的CLR端成為低電平時,計數(shù)器23清零。然后,它開始計數(shù),直至下一次再復位。在給出的例子中,正常計數(shù)為4,它代表5ms的持續(xù)期。然而,在實際應用中,計數(shù)值可以設定到1000或更大。
當B=0、A=1鎖定D觸發(fā)器21時,TX與RX信號之間的時間差大于2.5ms。這個輸出通過D觸發(fā)器21提供到譯碼器22時,對于計數(shù)器23的CLR輸入將早已到達。這在圖3中示出了,BA比特01表示CLR在第三計數(shù)上,而不在第四計數(shù)上。這使振蕩器11的定時向左移位一個時鐘。
當B=1、A=0時,TX與RX信號之間的時間差小于或等于2.5ms(但不是0ms)。這個輸出通過D觸發(fā)器21提供給譯碼器22時,對于計數(shù)器23的CLR輸入將到達得遲些。圖3示出了這種情況,這時BA比特為10。在此情況下,CLR出現(xiàn)在第5個計數(shù)上,因而延長了TX脈沖。
最后,當B=0、A=0時,TX與RX信號之間的時間差為0ms或者可以忽略。在這種情況下,不產(chǎn)生校正作用,對于計數(shù)器23的CLR輸入發(fā)生在第4個脈沖上。
雖然,現(xiàn)已結合具體實施例說明了本發(fā)明,但明顯,本領域的技術人員可參照上面的說明類似地作出許多更動、修改和變型。為此,所附的權利要求書包羅所有的這樣的更動、修改和變型。
權利要求
1.一種數(shù)字鎖相環(huán)路,其特征在于,含有第一寄存器裝置,用以存儲第一輸入,所述第一寄存器裝置具有一個第一輸入端,一個接收基準信號的第二輸入端,一個輸出端,以及接收時鐘信號的一個時鐘輸入端;第一計數(shù)裝置,用以計數(shù),所述第一計數(shù)裝置具有一個使能輸入端,與所述第一寄存器裝置的所述輸出端相連接,一個清零輸入端,與所述第一寄存器裝置的所述第一輸入端相連接,一個時鐘輸入端,接收所述時鐘信號,以及一個輸出端;比較裝置,用以將所述第一計數(shù)裝置的輸出與一個存儲的信號相比較,所述比較裝置具有一個輸入端,與所述第一計數(shù)裝置的所述輸出端相連接,以及一個輸出端。振蕩裝置,用以提供一個振蕩輸出,所述振蕩裝置具有一個輸入端,與所述比較裝置的所述輸出端相連,一個時鐘輸入端,接收所述時鐘信號,以及一個輸出端,與所述第一寄存器裝置的所述第一輸入端相連接。
2.權利要求1的數(shù)字鎖相環(huán)路,其特征在于,還含有一個第二寄存器裝置,用以存儲第二輸入,所述第二寄存器裝置具有一個輸入端,與所述比較裝置的所述輸出端連接,一個輸出端,與所述振蕩裝置的所述輸入端連接,一個時鐘輸入端,接收所述時鐘信號,以及一個使能輸入端,與所述第一寄存器裝置的所述第一輸入端連接。
3.權利要求1的數(shù)字鎖相環(huán)路,其特征在于,還含有第一檢測裝置,用以檢測第一脈沖,所述第一檢測裝置具有一個輸入端,與所述振蕩裝置的所述輸出端連接,一個輸出端,與所述第一寄存器裝置的所述第一輸入端和所述第一計數(shù)裝置的所述清零輸入端連接,以及一個時鐘輸入端,接收所述時鐘信號;第二檢測裝置用以檢測第二列脈沖,所述第二檢測裝置具有一個輸入端,接收所述基準信號,以及一個時鐘輸入端,接收所述時鐘信號。
4.權利要求1的數(shù)字鎖相環(huán)路,其特征在于,所述振蕩裝置含有譯碼裝置,用以對接收的信號進行譯碼,所述譯碼裝置具有一個輸入端,與所述比較裝置的所述輸出端連接,一個輸出端,與所述第一寄存器裝置的所述第一輸入端連接,以提供出所述數(shù)字鎖相環(huán)路的一個輸出,一個控制輸出端,以及一個控制輸入端;第二計數(shù)裝置,用以計數(shù),所述第二計數(shù)裝置具有一個時鐘輸入端,接收所述時鐘信號,一個清零輸入端,與所述譯碼裝置的所述控制輸出端連接,以及一個輸出端,與所述譯碼裝置的所述控制輸入端連接。
5.權利要求1的數(shù)字鎖相環(huán)路,其特征在于,含有第一檢測裝置,用以檢測第一脈沖,所述第一檢測裝置具有一個輸入端,一個輸出端,以及接收時鐘信號的一個時鐘輸入端;第二檢測裝置,用以檢測第二脈沖,所述第二檢測裝置具有一個輸入端,接收基準信號,一個輸出端,以及接收所述時鐘信號的一個時鐘輸入端;第一寄存器裝置,用以存儲一個輸入,所述第一寄存器裝置具有一個第一輸入端,與所述第一檢測裝置的所述輸出端連接,一個第二輸入端,與所述第二檢測裝置的所述輸出端連接,一個輸出端,以及一個時鐘輸入端,接收所述時鐘信號;第一計數(shù)裝置,用以計數(shù),所述第一計數(shù)裝置具有一個使能輸入端,與所述第一寄存器裝置的所述輸出端連接,一個清零輸入端,與所述第一檢測裝置的所述輸出端連接,一個時鐘輸入端,接收時鐘信號,以及一個輸出端;比較裝置,用以將所述第一計數(shù)裝置的輸出與一個存儲的信號進行比較,所述比較裝置具有一個輸入端,與所述第一計數(shù)裝置的所述輸出端連接,以及一個輸出端;第二寄存器裝置,具有一個輸入端,與所述比較裝置的所述輸出端連接,一個輸出端,一個時鐘輸入端,接收所述時鐘信號,以及一個使能輸入端,與所述第一檢測裝置的所述輸出連接;振蕩裝置,用以提供出一個振蕩輸出,所述振蕩裝置具有一個輸入端,與所述第二寄存器裝置的所述輸出端連接,一個時鐘輸入端,接收所述時鐘信號,以及一個輸出端,與所述第一檢測裝置的所述輸入端連接。
6.權利要求5的數(shù)字相環(huán)路,其特征在于,所述振蕩裝置含有譯碼裝置,用以對接收的信號進行譯碼,所述譯碼裝置具有一個輸入端,與所述比較裝置的所述輸出端連接,一個輸出端,與所述第一寄存器裝置的所述第一輸入端連接,以提供出所述數(shù)字鎖相環(huán)路的一個輸出,一個控制輸出輸出,以及一個控制輸入端;第二計數(shù)裝置,用以計數(shù),所述第二計數(shù)裝置具有一個時鐘輸入端,接收所述時鐘信號,一個復位輸入端,與所述譯碼裝置的所述控制輸出端連接,以及一個輸出端與所述譯碼裝置的所述控制輸入端連接。
7.一種數(shù)字鎖相環(huán)路,其特征在于,含有一個第一脈沖檢測器,具有一個輸入端,一個輸出輸出,以及接收時鐘信號的一個時鐘輸入端;一個第二脈沖檢測器,具有接收基準信號的一個輸入端,一個輸出端,以及接收所述時鐘信號的一個時鐘輸入端;一個第一觸發(fā)電路,具有一個置位輸入端,與所述第一脈沖檢測器的所述輸出端連接,一個清零輸入端,與所述第二脈沖檢測器的所述輸出端連接,一個輸出端,以及接收所述時鐘信號的一個時鐘輸入端;一個第一計數(shù)器,具有一個使能輸入端,與所述第一觸發(fā)電路的所述輸出端連接,一個清零輸入端,與所述第一脈沖檢測器的所述輸出端連接,一個時鐘輸入端,接收所述時鐘信號,以及一個輸出端;一個比較器,具有一個輸入端,與所述第一計數(shù)器的所述輸出端連接,一個第一輸出端,以及一個第二輸出端;一個第二觸發(fā)電路,具有一個第一輸入端,與所述比較器的所述第一輸出端連接,一個第二輸入端,與所述比較器的所述第二輸出端連接,一個輸出端,一個時鐘輸入端,接收所述時鐘信號,以及一個使能輸入端,與所述第一脈沖檢測器的所述輸出端連接;一個振蕩器,具有一個輸入端,與所述第二觸發(fā)電路的所述輸出端連接,一個時鐘輸入端,接收所述時鐘信號,以及一個輸出端,與所述第一脈沖檢測器的所述輸入端連接。
8.權利要求7的數(shù)字鎖相環(huán)路,其特征在于,所述振蕩器含有一個譯碼器,具有一個輸入端,與所述比較器的所述輸出端連接,一個輸出端,與所述第一脈沖檢測器的所述輸入端連接,以提供出所述數(shù)字鎖相環(huán)路的一個輸出,一個控制輸出端,以及一個控制輸入端;一個第二計數(shù)器,具有一個時鐘輸入端接,收所述時鐘信號一個清零輸入端,與所述譯碼器的所述控制輸出端連接,以及一個輸出端,與所述譯碼器的所述控制輸入端連接。
9.權利要求7的數(shù)字鎖相環(huán)路,其特征在于,還含有一個第一反相器,具有一個輸入端,與所述比較器的所述第一輸出端連接,以及一個輸出端;一個第二反相器,具有一個輸入端,與所述比較器的所述第二輸出端連接,以及一個輸出端;一個邏輯門電路,具有一個第一輸入端,與所述第一反相器的所述輸出端連接,一個第二輸入端,與所述第二反相器的所述輸出端連接,以及一個輸出端,與所述第二觸發(fā)電路的所述第二輸入端連接。
全文摘要
一個數(shù)字振蕩器(11)借助于將其輸出與一個主時鐘一起加到第一寄存器(15)上進行比較,比較輸出使計數(shù)器(16)啟動,從而數(shù)字振蕩器(11)同步于主時鐘上。計數(shù)器(16)啟動時開始計數(shù),直至被清零。然后,計數(shù)輸出與一個存儲的信號作比較。根據(jù)與存儲信號的匹配情況,數(shù)字振蕩器(11)的輸出定時或減慢、或加快、或保持不變。同時,數(shù)字振蕩器(11)的輸出反饋到數(shù)字鎖相環(huán)路(10)的一個輸入端上。
文檔編號H03L7/06GK1130000SQ95190593
公開日1996年8月28日 申請日期1995年5月15日 優(yōu)先權日1994年6月30日
發(fā)明者馬非里克·馬丁·基利安 申請人:摩托羅拉公司