專利名稱：糾錯(cuò)編碼譯碼方法和利用這種方法的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及糾錯(cuò)編碼譯碼方法及其電路，特別是涉及在數(shù)據(jù)傳送或數(shù)據(jù)記錄等的數(shù)據(jù)發(fā)送中，在比信息符號大的符號上構(gòu)成讀數(shù)所羅門代碼的編碼和譯碼的方法以及為實(shí)現(xiàn)這種方法的電路。
通常在傳輸數(shù)字信息時(shí)經(jīng)常都要利用糾錯(cuò)碼。例如在文獻(xiàn)“編碼理論”(今井秀樹著，電子情報(bào)通信學(xué)會編，平成2年3月15日初版發(fā)行)中，揭示出各種各樣的糾錯(cuò)編碼譯碼方法。其中，在讀數(shù)所羅門編碼以8畢特作為符號進(jìn)行的符號糾錯(cuò)方面，與計(jì)算機(jī)或數(shù)字裝置的適配性很好，適用于很多傳輸信息和記錄信息等的裝置。
另一方面，快速存貯器在能寫入抹除方面，作為即使設(shè)有電源時(shí)也能保存數(shù)據(jù)、而且能高于DRAM的加以更高度集成化的設(shè)備受到注意，可望被作為存貯器磁盤來加以應(yīng)用。但是，快速存貯器在重復(fù)進(jìn)行寫入和抹除時(shí)會破壞內(nèi)部單元，因而存在損壞數(shù)據(jù)的可能性。因此，在將數(shù)據(jù)記錄到快速存貯器的情況下，多半要采用糾錯(cuò)碼，而在進(jìn)行數(shù)據(jù)抹除時(shí)因?yàn)閿?shù)據(jù)全都成為“1”，即以對此作檢驗(yàn)來進(jìn)行時(shí)抹除的確認(rèn)。
一般，在于磁盤存貯器中記錄數(shù)據(jù)的情況中，以512字節(jié)信息數(shù)據(jù)作為一個(gè)扇區(qū)來加以存貯。而由于存貯器中以8畢特為單位進(jìn)行存貯，故采用以8畢特作為一個(gè)符號的讀數(shù)所羅門代碼。但，在以8畢特作為一個(gè)符號的讀數(shù)所羅門代碼中，因?yàn)榇a長一般僅只取為255，所以采用分成為多個(gè)代碼字的方法。
對此，例如該代碼長一般可能為1023個(gè)符號，依靠采用以1個(gè)符號為10畢特的讀數(shù)所羅門編碼，即利用由1個(gè)代碼字的讀數(shù)所羅門代碼來保護(hù)1扇區(qū)的數(shù)據(jù)的方法。


圖15是表示這樣的已有糾錯(cuò)編碼譯碼方法中的代碼結(jié)構(gòu)的說明圖，專門列示讀數(shù)所羅門代碼(418，410)。
其中，“418”為代碼符號長，“410”為信息長，可能進(jìn)行4個(gè)符號的校正。在圖15中，30表示壓縮代碼部分，31表示實(shí)際信息數(shù)據(jù)符號部分，32表示檢驗(yàn)符號部分，36為偽符號部分。
圖15所示的讀數(shù)所羅門代碼原來是碼長為1023個(gè)符號的代碼，但以壓縮代碼部分30的605個(gè)符號作為0進(jìn)行編碼。而如以1扇區(qū)為512字節(jié)時(shí)，即成為4096個(gè)畢特，在10畢特/符號時(shí)，就差4畢特。因此另外加進(jìn)4畢特的偽符號部分36，從而實(shí)際信息數(shù)據(jù)符號部分31成為410個(gè)符號，將檢驗(yàn)符號部分32生成8個(gè)符號，亦即10畢特。
下面利用圖16說明生成圖15中讀數(shù)所羅門代碼的檢驗(yàn)字節(jié)的編碼電路。這里像通?？焖俅尜A器中進(jìn)行處理那樣數(shù)據(jù)輸入以8畢特為單位，檢驗(yàn)符號輸出也以8畢特為單位。在圖16中，22為8畢特結(jié)構(gòu)的信息數(shù)據(jù)輸入端，19為8畢特/10畢特轉(zhuǎn)換電路，23為GF(2E10)上的讀數(shù)所羅門代碼的編碼電路，26為8畢特檢驗(yàn)符號輸出端，29為10畢特/8畢特轉(zhuǎn)換電路。
下面說明圖16結(jié)構(gòu)的操作。編碼電路23中生成讀數(shù)所羅門代碼的檢驗(yàn)符號。為此預(yù)先將編碼電路23清“0”。
首先，由信息數(shù)據(jù)輸入端22輸入8畢特的信息數(shù)據(jù)，送至8畢特/10畢特轉(zhuǎn)換電路19。在8畢特/10畢特轉(zhuǎn)換電路19中，如存儲10畢特的信息，就將該信息輸入到編碼電路23。
在包含圖15中的偽符號部分36的4畢特的實(shí)際信息數(shù)據(jù)符號部分31被全部輸入到編碼電路23中時(shí)，就得到8個(gè)符號(80畢特)的檢驗(yàn)符號部分32。亦即無需計(jì)算壓縮代碼部分30。
檢驗(yàn)符號部分32通過10畢特/8畢特轉(zhuǎn)換電路29從高位開始進(jìn)行10畢特/8畢特轉(zhuǎn)換，檢驗(yàn)字節(jié)數(shù)據(jù)每次8畢特由檢驗(yàn)符號輸出端26輸出。亦即，10字節(jié)的數(shù)據(jù)被作為檢驗(yàn)符號輸出。
下面利用圖17說明已有的譯碼方法，特別關(guān)于出錯(cuò)計(jì)算的說明。隨便說明，圖17的結(jié)構(gòu)是設(shè)想為快速存貯器，也含有數(shù)據(jù)抹除檢驗(yàn)功能。在圖17中，1為輸入8畢特接收信信號數(shù)據(jù)的數(shù)據(jù)輸入端，6為GF(2E10)上的有限域(伽羅區(qū)域)加法電路，7為10畢特寄存器，8為GF(2E10)上的有限域系數(shù)乘法電路，9為出錯(cuò)輸出端，20為檢測8畢特?cái)?shù)據(jù)是否全都為“1＂、亦即是否為16進(jìn)制碼“FF”的FF檢驗(yàn)電路，21為抹除檢測標(biāo)志輸出電路。
首先，作為糾錯(cuò)的譯碼，預(yù)先將寄存器7加以清0。由數(shù)據(jù)輸入端1輸入的接收信號數(shù)據(jù)被輸入到8畢特/10畢特轉(zhuǎn)換電路19。在此8畢特/10畢特轉(zhuǎn)換電路19中如存放有l(wèi)0畢特的數(shù)據(jù)的話，就將此信息在有限域加法電路5中與有限域系數(shù)乘法電路8的輸出作有限域加法運(yùn)算。而后將加法結(jié)果輸入給寄存器7。并將寄存器7的輸出發(fā)送到有限域系數(shù)乘法電路8的輸入端。
在對圖15中的實(shí)際信息數(shù)據(jù)符號部分31和檢驗(yàn)符號部分32全都輸入時(shí)的寄存器7狀態(tài)成為出錯(cuò)Sj時(shí)，由出錯(cuò)輸出端9輸出。
此時(shí)，讀數(shù)所羅門代碼的起頭數(shù)據(jù)符號為“C”，即使符號單位上產(chǎn)生遣漏，但由于讀數(shù)所羅門代碼為循環(huán)碼，通過校正仍可能照所遺漏的原樣譯碼。
另一方面，在快速存貯器中抹除數(shù)據(jù)的情況下，數(shù)據(jù)就都成為“1”，就有必要檢查這一抹除過程的進(jìn)行是否正常。
此時(shí)，由數(shù)據(jù)輸入端1進(jìn)入的8畢特?cái)?shù)據(jù)被送入FF檢驗(yàn)電路20，如檢測到1畢特為“0”，即由抹除檢驗(yàn)標(biāo)志輸出端21輸出異常標(biāo)志。
按照過去，在進(jìn)行糾錯(cuò)時(shí)，在作為積代碼結(jié)構(gòu)的譯碼中，一經(jīng)存儲進(jìn)存貯器之后即進(jìn)行譯碼。圖18為表示這樣的情況的例子的電路方框圖。圖中，59為緩沖存貯器，60為出錯(cuò)校驗(yàn)電路，63為求取差錯(cuò)位置和大小的差錯(cuò)位置/大小檢測電路，64為校正電路，65為校正后的譯碼數(shù)據(jù)輸出端。
在上述結(jié)構(gòu)中，由數(shù)據(jù)輸入端1輸入的編碼數(shù)據(jù)存放在緩沖存貯器59中，然后解除其交錯(cuò)狀態(tài)作為編碼序列輸入到出錯(cuò)校驗(yàn)電路60。根據(jù)這樣得到的出錯(cuò)信號由差錯(cuò)位置/大小檢測電路63求取差錯(cuò)位置及其大小，校正電路64讀出緩沖存貯器59中所存在的差錯(cuò)位置的數(shù)據(jù)，進(jìn)行差錯(cuò)校正后寫入緩沖存貯器59。在積代碼等中，重復(fù)進(jìn)行多次這種譯碼操作，在全部譯碼后由譯碼數(shù)據(jù)輸出端65輸出。
在以一個(gè)緩沖存貯器進(jìn)行上述這樣的操作時(shí)，必須分時(shí)進(jìn)行接收信號數(shù)據(jù)的輸入、向出錯(cuò)校驗(yàn)電路的輸出、差錯(cuò)位置的數(shù)據(jù)的輸入輸出、校正后的數(shù)據(jù)的輸出等。特別是在進(jìn)行積代碼等的多次重復(fù)譯碼時(shí)，就有必要采用能作高速存取的緩沖存貯器。
而為保證存貯器等的可靠性，最好采用一畢特糾錯(cuò)、二畢特差錯(cuò)檢測代碼。(72、64)二進(jìn)制的線性代碼為其典型示例。這里“72”為畢特符號長，“64”為畢特信息長。亦即，檢驗(yàn)畢特為8畢特。
這樣的代碼的譯碼電路，往往對全部代碼畢特?cái)?shù)據(jù)作并行處理譯碼，而且多半帶有用于檢測差錯(cuò)的電路。對于這樣的代碼，例如在文獻(xiàn)“容錯(cuò)系統(tǒng)論”(當(dāng)麻喜弘編著，電子情報(bào)通信學(xué)會，平成2年6月10日初版發(fā)行)中有介紹。
圖19為表示歷來的(72、64)二進(jìn)制線性代碼的譯碼電路示例電路方框圖。圖中，66為由出錯(cuò)檢驗(yàn)電路60輸入信號的8輸入“或”電路，67為由差錯(cuò)位置/大小檢測電路63輸入信號的72畢特輸入“或非”電路，68為接收8輸入“或”電路66和72畢特輸入“或非”電路67的輸出的2輸入“與”電路，49為由2輸入“與”電路68輸出不可校正檢測標(biāo)志的不可校正檢測標(biāo)志輸出端。
在上述這樣的結(jié)構(gòu)中進(jìn)行存貯器的糾錯(cuò)時(shí)，因?yàn)閿?shù)據(jù)母線為并行結(jié)構(gòu)，所以72畢特的代碼數(shù)據(jù)被一次輸入到出錯(cuò)檢驗(yàn)電路60。在出錯(cuò)檢驗(yàn)電路60中從接收信號數(shù)據(jù)生成8畢特的出錯(cuò)信息加以輸出。差錯(cuò)位置/大小檢測電路63檢驗(yàn)包含由奇偶檢測陣列確定的檢驗(yàn)畢特的各畢特位置的8畢特的格式與出錯(cuò)信息是否一致。其結(jié)果被送到72畢特輸入“或非”電路67和校正電路64。此時(shí)，將信息部分的64畢特送至校正電路64。在校正電路64中對接收到各信息畢特和各畢特的差錯(cuò)檢測結(jié)果分別進(jìn)行“異或”邏輯運(yùn)算，其結(jié)果由譯碼數(shù)據(jù)輸出端65輸出。
由此代碼進(jìn)行針對二畢特差錯(cuò)的糾錯(cuò)。這在出錯(cuò)信息非“0”、且與72畢特的碼長的奇偶檢驗(yàn)陣列的格式不相等時(shí)，就成為不可校正差錯(cuò)檢測。8輸入“或”電路66檢驗(yàn)出錯(cuò)信息的8畢特為非“0”，72畢特輸入或“非”電路67檢驗(yàn)1畢特為無差錯(cuò)，在2輸入“與”電路68中取二檢驗(yàn)結(jié)果的邏輯積從不可校正檢測標(biāo)志輸出端49輸出。
有關(guān)上述這樣的結(jié)構(gòu)及作用，例如在日本專利公開昭53-5099(D.W.ブライス、1972.11.8.申請)中曾有說明。
已有的糾錯(cuò)編碼譯碼方法由于為上述那樣構(gòu)成，遺留有下述的各種問題。
第一個(gè)問題是，對于8畢特的輸入輸出數(shù)據(jù)，例如在采用1符號10畢特的讀數(shù)所羅門代碼時(shí)，必須有8畢特/10畢特轉(zhuǎn)換電路和10畢特/8畢特轉(zhuǎn)換電路，符號時(shí)鐘也就必須產(chǎn)生8畢特用和10畢特用，因而必須有畢特時(shí)鐘。
第二個(gè)問題是，為進(jìn)行快速存貯器的抹除的檢測，必須要有檢測全部為“1”的特殊電路。
第三個(gè)問題是，即使讀數(shù)所羅門代碼在符號單位上產(chǎn)生遺漏，由于讀數(shù)所羅門代碼的循環(huán)碼，所以有可能通過校正進(jìn)行遺漏的按原樣的譯碼。
第三四問題是，在將編碼數(shù)據(jù)存入存貯器的情況下，由于存貯器對接收數(shù)據(jù)的輸入、譯碼電路的輸入輸出、譯碼結(jié)果的輸出進(jìn)行分時(shí)存取，在要作多次譯碼時(shí)就必須有高速存取的存貯器。
第五個(gè)問題是，在存貯器糾錯(cuò)中用的(72、64)二進(jìn)制線性代碼中，為輸出不可糾錯(cuò)標(biāo)志，必須要有對72畢特的1畢特差錯(cuò)檢測和對其結(jié)果進(jìn)行邏輯運(yùn)算的電路，為此必然會帶來很大的時(shí)間延時(shí)，同時(shí)還必須有用作邏輯運(yùn)算的多個(gè)門數(shù)量的電路。
本發(fā)明的目的即為解決上述這樣的已有技術(shù)中的問題，依靠僅只處理8畢特符號同時(shí)能省去冗長的電路，來提供一種結(jié)構(gòu)簡單的能進(jìn)行糾錯(cuò)和編碼譯碼而且可靠性良好的糾錯(cuò)碼編碼方法及其電路。
為達(dá)到上述目的，本發(fā)明提供一種糾錯(cuò)碼譯碼方法作為權(quán)利要求1中所記述的糾錯(cuò)碼譯碼方法，在比信息數(shù)據(jù)符號大的符號上構(gòu)成的讀數(shù)所羅門代碼的編碼和譯碼方法具有以下處理超過信息符號的畢特長的讀數(shù)所羅門代碼的符號的畢特?cái)?shù)據(jù)，設(shè)定偽數(shù)據(jù)而不發(fā)送的處理過程；譯碼時(shí)信息部分的符號中作為讀數(shù)所羅門代碼的符號的不夠的畢特?cái)?shù)據(jù)預(yù)先增加偽數(shù)據(jù)的處理；檢驗(yàn)符號部分，相當(dāng)于信息符號的畢特長的部分按原樣發(fā)送，超過信息符號的畢特長的部分，在將相當(dāng)于信息符號的畢特長的檢驗(yàn)符號部分送出后各信息代碼的畢特長集中發(fā)送的處理；譯碼中相當(dāng)于早先被發(fā)送的信息符號的畢特長的檢驗(yàn)符號部分，增加偽數(shù)據(jù)按原樣進(jìn)行出錯(cuò)計(jì)算，而對超過后而被發(fā)送的信息符號畢特長的部分的加以匯總的數(shù)據(jù)，根據(jù)其檢驗(yàn)畢特?cái)?shù)據(jù)進(jìn)行出錯(cuò)計(jì)算的處理；和按前面得到的信息和檢驗(yàn)符號進(jìn)行出錯(cuò)和有限域加法計(jì)算的處理。
為達(dá)到上述目的，本發(fā)明在作為權(quán)利要求7中記述的糾錯(cuò)編碼譯碼方法提出，當(dāng)進(jìn)行糾錯(cuò)代碼的編碼和譯碼時(shí)，將信息和檢驗(yàn)字節(jié)全部作0/1反相后送出，在譯碼時(shí)將所讀出的數(shù)據(jù)由0/1反相后譯碼的處理。
為達(dá)到上述目的，本發(fā)明在作為權(quán)利要求9中記述的糾錯(cuò)編碼譯碼方法中提出，在壓縮碼長后的糾錯(cuò)代碼的編碼和譯碼中具有以使信息和檢驗(yàn)符號全都成為“1”的數(shù)據(jù)作為代碼那樣，在壓縮部分增加數(shù)據(jù)格式來生成檢驗(yàn)符號，并僅只發(fā)送信息和檢驗(yàn)符號的處理；和在譯碼側(cè)，將相當(dāng)于壓縮部分的數(shù)據(jù)的出錯(cuò)數(shù)據(jù)增加到由信息和檢驗(yàn)符號生成的出錯(cuò)數(shù)據(jù)增加到由信息和檢驗(yàn)符號生成的出錯(cuò)信息上的處理。
為達(dá)到上述目的，本發(fā)明在作為權(quán)利要求15中記述的糾錯(cuò)編碼譯碼方法中提出，在壓縮碼長的糾錯(cuò)代碼的編碼和譯碼中具有在信息的一符號前的壓縮部分增加該代碼的固有數(shù)據(jù)格式生成檢驗(yàn)符號，僅只發(fā)送信息和檢驗(yàn)符號的處理；和在譯碼側(cè)，將相當(dāng)于增加在壓縮部分的代碼固有數(shù)據(jù)格式的出錯(cuò)信息加到由信息和檢驗(yàn)符號所生成的出錯(cuò)信息上的處理。
為達(dá)到上述目的，本發(fā)明在作為權(quán)利要求22中記述的糾錯(cuò)譯碼電路中提出，在將接收到的經(jīng)糾錯(cuò)編碼的數(shù)據(jù)由輸入單元存入緩沖存貯器并按前述糾錯(cuò)代碼進(jìn)行多次譯碼操作的譯碼電路中設(shè)置有將經(jīng)糾錯(cuò)編碼的數(shù)據(jù)存入緩沖存貯器并進(jìn)行多次譯碼操作的過程，對輸入數(shù)據(jù)進(jìn)行出錯(cuò)計(jì)算同時(shí)對緩沖存貯器的數(shù)據(jù)進(jìn)行出錯(cuò)計(jì)算的出錯(cuò)計(jì)算手段；和選擇二個(gè)出錯(cuò)信息同時(shí)作差錯(cuò)校正進(jìn)行譯碼的手段。
為達(dá)到上述目的，本發(fā)明在作為權(quán)利要求2 3中記述的糾錯(cuò)編碼譯碼方法中提出，在糾錯(cuò)編碼和譯碼中，具有在進(jìn)行1畢特糾錯(cuò)、2畢特差錯(cuò)檢測的(76、64)二進(jìn)制線性編碼中，僅以“1＂、“3”、“7”來處理奇偶檢驗(yàn)陣列加權(quán)的過程。
在上述手段中，本發(fā)明權(quán)利要求1中記述的糾錯(cuò)編碼譯碼方法，例如以8畢特信息作為1個(gè)符號，對于由比其大的符號構(gòu)成的讀數(shù)所羅門代碼，不足的畢特給于偽數(shù)據(jù)，作成1個(gè)符號，由此生成的讀數(shù)所羅門代碼的檢驗(yàn)符號以與信息相同的8畢特連續(xù)在信息符號上進(jìn)行發(fā)送，剩余的檢驗(yàn)符號的畢特由后面匯總加以發(fā)送，在譯碼中，在8畢特的信息符號和8畢特的檢驗(yàn)符號上增加偽畢特后進(jìn)行出錯(cuò)計(jì)算，對后續(xù)的剩余部分匯集得的檢驗(yàn)符號的畢特?cái)?shù)據(jù)進(jìn)行校正計(jì)算。
在上述手段中，本發(fā)明權(quán)利要求7中記述的糾錯(cuò)編碼譯碼方法，例如在將信息和檢驗(yàn)符號全部反相后存入快速存貯器等中，在讀出時(shí)將其全部反相加以譯碼，由此即可能實(shí)現(xiàn)以快速存貯器的抹除狀態(tài)的全“1”來作為全“0”的編碼數(shù)據(jù)。
在上述手段中，本發(fā)明權(quán)利要求9中記述的糾錯(cuò)編碼譯碼方法，以壓縮部分中的信息和檢驗(yàn)字節(jié)全部作為“1”的編碼來設(shè)定偽信息，在譯碼側(cè)，將相當(dāng)于壓縮部分?jǐn)?shù)據(jù)的出錯(cuò)數(shù)據(jù)附加到由信息和檢驗(yàn)符號生成的出錯(cuò)信息上來進(jìn)行譯碼。
在上述手段中，本發(fā)明權(quán)利要求15中記述的糾錯(cuò)編碼譯碼方法，在壓縮部分的起頭加以該代碼的固有數(shù)據(jù)，編碼中根據(jù)該固有數(shù)據(jù)生成檢驗(yàn)符號，僅發(fā)送信息和檢驗(yàn)符號，而在譯碼中將相當(dāng)于固有數(shù)據(jù)格式的出錯(cuò)信息附加到由信息和檢驗(yàn)符號生成的出錯(cuò)信息上來進(jìn)行譯碼。
在上述手段中，本發(fā)明權(quán)利要求22中記述的糾錯(cuò)譯碼電路，選擇對應(yīng)于輸入數(shù)據(jù)的出錯(cuò)信息和對應(yīng)于緩沖存貯器的數(shù)據(jù)的出錯(cuò)信息，根據(jù)這些進(jìn)行糾錯(cuò)和譯碼，由此來減少緩沖存貯器的存取次數(shù)從而有可能使緩沖存貯器低速化上述手段中，本發(fā)明權(quán)利要求23中記述的糾錯(cuò)編碼譯碼方法，在糾錯(cuò)編碼和譯碼中進(jìn)行1畢特糾錯(cuò)、2畢特檢測誤差的(76、60)二進(jìn)制線性編碼中，以“1”、“3”、“7”來構(gòu)成奇偶檢驗(yàn)陣列的加權(quán)，在檢測不可糾正差錯(cuò)時(shí)，求取出錯(cuò)信息的加權(quán)，根據(jù)此加權(quán)值進(jìn)行不可糾正差錯(cuò)檢測。
圖1為用于實(shí)現(xiàn)本發(fā)明實(shí)施例1的糾錯(cuò)編碼譯碼方法的電路方框圖；圖2為用于實(shí)現(xiàn)本發(fā)明實(shí)施例2的糾錯(cuò)編碼譯碼方法的電路方框圖；圖3為本發(fā)明實(shí)施例3的糾錯(cuò)編碼譯碼方法中的譯碼電路的第一例電路方框圖；圖4為本發(fā)明實(shí)施例3的糾錯(cuò)編碼譯碼方法中的譯碼電路的第二例電路方框圖；圖5為本發(fā)明實(shí)施例4糾錯(cuò)編碼譯碼方法中的進(jìn)行同步判斷的電路方框圖；圖6為本發(fā)明實(shí)施例3的糾錯(cuò)編碼譯碼方法中，對應(yīng)于圖8中所示的代碼結(jié)構(gòu)的編碼電路的電路方框圖；圖7為說明本發(fā)明實(shí)施例3的糾錯(cuò)編碼譯碼方法中的編碼電路的其他示例的方框圖；圖8為在實(shí)行本發(fā)明實(shí)施例3時(shí)的(520、512)讀數(shù)所羅門代碼的構(gòu)成法的說明圖；圖9為在實(shí)行本發(fā)明實(shí)施例4時(shí)的代碼的構(gòu)成法的說明圖10為表明圖1結(jié)構(gòu)中的出錯(cuò)數(shù)據(jù)校正電路的第一例的電路方框圖；圖11為表明圖1結(jié)構(gòu)中的出錯(cuò)數(shù)據(jù)校正電路的第二例的電路方框圖；圖12為用于實(shí)現(xiàn)本發(fā)明實(shí)施例6的糾錯(cuò)編碼譯碼方法的電路方框圖；圖13為用于實(shí)現(xiàn)本發(fā)明實(shí)施例7的糾錯(cuò)編碼譯碼方法的電路方框圖；圖14為表明圖13的偶數(shù)和加權(quán)“5”檢測電路的示例電路方框圖；圖15為歷來的糾錯(cuò)編碼譯碼方法中的代碼的結(jié)構(gòu)示例的說明圖；圖16為生成圖15的讀數(shù)所羅門代碼的檢驗(yàn)字節(jié)的編碼電路的電路方框圖；圖17為歷來的糾錯(cuò)編碼譯碼方法中的譯碼電路的電路方框圖；圖18為歷來的糾錯(cuò)編碼譯碼方法中進(jìn)行積代碼結(jié)構(gòu)的譯碼的電路的電路方框圖；和圖19為歷來的糾錯(cuò)編碼譯碼方法中，(72、64)二進(jìn)制線性代碼的譯碼電路的電路方框圖。
圖1為實(shí)現(xiàn)本發(fā)明實(shí)施例1的糾錯(cuò)紡碼譯碼方法的電路方框圖，特別表示直到壓縮1符號10畢特的(1023，1015)讀數(shù)所羅門代碼的(520，512)讀數(shù)所羅門代碼的編碼出差運(yùn)算的譯碼電路。
圖中，2為輸入作為1符號中剩余畢特的2畢特偽數(shù)據(jù)(例如，“00”)的偽數(shù)據(jù)輸入電路，3為根據(jù)檢驗(yàn)符號的超過部分(2畢特×8符號)生成出錯(cuò)數(shù)據(jù)的出錯(cuò)數(shù)據(jù)校正電路，4為選擇輸出10畢特的2個(gè)數(shù)據(jù)的選擇器，5為已有的GF(2E10)上的有限域加法電路，7為10畢特寄存器，8為GF(2E10)上有限域系數(shù)乘法電路，6為選擇10畢特的二個(gè)數(shù)據(jù)的選擇器，9為出錯(cuò)信息輸出端，10為被連接到數(shù)據(jù)輸入端1的0/1反相電路。
順便提出，此實(shí)施例1解決前述的第一個(gè)和第二個(gè)問題。
現(xiàn)在按上述那樣的結(jié)構(gòu)，對其操作加以說明。
在圖1的結(jié)構(gòu)中，編碼數(shù)據(jù)全部以0/1反相狀態(tài)被記錄。亦即，由數(shù)據(jù)輸入端1輸入的編碼數(shù)據(jù)為以8畢特的單位反相后的數(shù)據(jù)。此數(shù)據(jù)在0/1反相電路10中被加以反相。亦即，在記錄數(shù)據(jù)的全部畢特為“1”的情況時(shí)，代碼反相全部成為“0”。因而在快速存貯器的抹除中，由于抹除數(shù)據(jù)全部成為“1”，作為0/1反相電路10的輸出就可能成為全部為“0”的代碼的出錯(cuò)檢測。
亦就是第二個(gè)問題的解決。
下面說明對應(yīng)于第一個(gè)問題的操作。
首先，早先被發(fā)送的512字節(jié)信息，對作為剩余畢特的2畢特例如作為“0”加以編碼，而在接收信號方也由偽數(shù)據(jù)輸入電路2增加偽數(shù)據(jù)(例如“0”)，作為10畢特的符號通過選擇器4被輸入給有限域加法電路5。
有限域加法電路5的另一個(gè)輸入是從初始值作為“0”的寄存器7輸出，通過有限域系數(shù)乘法電路8，經(jīng)由選擇器6輸出的數(shù)據(jù)。此電路系統(tǒng)進(jìn)行與歷來的出錯(cuò)電路同樣的運(yùn)算。
接著，輸入8個(gè)符號檢驗(yàn)字節(jié)，這僅對與信息符號相同的8畢特?cái)?shù)據(jù)加以輸入，與信息符號同樣，由偽數(shù)據(jù)輸入電路2增加偽數(shù)據(jù)(例如“0”)作為10畢特的符號由選擇器4被輸入到有限域加法電路5，與先前的信息符號同樣地被進(jìn)行出錯(cuò)計(jì)算。
最后，作為代碼序列，各檢驗(yàn)符號中的多余畢特2畢特被匯集在8畢特單位，作為8畢特?cái)?shù)據(jù)輸入2個(gè)符號。此數(shù)據(jù)被輸入到出錯(cuò)數(shù)據(jù)校正電路3，成為a4j(d7a3j+d6a2j+d5aj+d4)+(d3a3j+d2a2j+d1aj+d0)，進(jìn)行GF(210)的有限域系數(shù)乘法和加法運(yùn)算。這里，di為以16進(jìn)制表示的000(HEX)、100(HEX)、200(HEX)、300(HEX)中的一個(gè)。由此得到的校正數(shù)據(jù)與到前一檢驗(yàn)符號為止的出錯(cuò)數(shù)據(jù)在有限域加法電路5中相加。順便指出，前一檢驗(yàn)符號為寄存器7送出的通過選擇器4經(jīng)由選擇器6輸出的符號。然后，有限域加法電路5的加法結(jié)果再次被存貯到寄存器7中。而且，它作為出錯(cuò)數(shù)據(jù)Sj由出錯(cuò)輸出端9輸出。
現(xiàn)在根據(jù)圖10的電路方框說明出錯(cuò)數(shù)據(jù)校正電路3的結(jié)構(gòu)的第一例子。圖中，37為8畢特接收信號數(shù)據(jù)輸入端，38～40為GF(210)上的有限域系數(shù)乘法電路，41～44為GF(210)上的有限域加法電路，45為10畢特寄存器，46為GF(210)上的有限域系數(shù)乘法電路，47為校正數(shù)據(jù)輸出端。
在以上這樣的結(jié)構(gòu)中的操作說明如下。
在此例中，針對8畢特的輸入，4個(gè)符號的檢驗(yàn)符號的高位2畢特被一次輸入，這包含2個(gè)符號。以8畢特由接收信號數(shù)據(jù)輸入端37輸入的符號，對此，被分別輸入到具有檢驗(yàn)符號的次數(shù)依次從高起的a3j、a2j、aj的系數(shù)的有限域系數(shù)乘法電路38～40，將其結(jié)果在有限域加法電路41～43進(jìn)行加法計(jì)算。
這些，由于僅高位2畢特成為“1”，所以關(guān)系到低位8畢特的邏輯電路可省略，從而能實(shí)現(xiàn)較小規(guī)模的電路。
有限域加法電路43的結(jié)果被輸入到有限域加法電路44，與有限域系數(shù)乘法電路46的輸出相加，再被輸入到寄存器45。寄存器45使初始值為“0”，將其輸出輸入到有限域系數(shù)乘法電路46。有限域系數(shù)乘法電路46能完成與圖1中的有限域系數(shù)乘法電路8相同的職能，但進(jìn)行有限域系數(shù)乘法電路8的4倍的系數(shù)乘法運(yùn)算。這是因?yàn)樵?畢特的數(shù)據(jù)上被分配以4個(gè)符號的檢驗(yàn)字節(jié)的高位2畢特。下一檢驗(yàn)符號的高位2畢特?cái)?shù)據(jù)也被作同樣處理后，存貯進(jìn)寄存器45中。經(jīng)過上述這樣的處理，即完成校正數(shù)據(jù)的計(jì)算。
下面根據(jù)圖11的電路方框圖說明對出錯(cuò)數(shù)據(jù)校正電路3的結(jié)構(gòu)第二示例。圖11的結(jié)構(gòu)為從圖10中所示結(jié)構(gòu)去除寄存器45和有限域加法電路44、另外加入選擇器48形成的。
下面說明上述這種結(jié)構(gòu)的操作。
圖11結(jié)構(gòu)中直到有限域加法電路43為止的操作與圖10的情況是同樣的。
另一方面，對早先輸入的符號所得到的有限域加法電路43的輸出，通過有限域系數(shù)乘法電路46，經(jīng)由選擇器48，由校正數(shù)據(jù)輸出端47輸出。
此結(jié)果通過圖1的選擇器4，與經(jīng)由選擇器6輸出的寄存器7的輸出結(jié)果，在有限域加法電路5中相加，存入寄存器7。而后，由下一8畢特符號數(shù)據(jù)所得的有限域加法電路43的輸出，按原樣通過選擇器48，進(jìn)行與前面符號同樣的操作，由此來得到出錯(cuò)信息。
圖2為實(shí)現(xiàn)本發(fā)明實(shí)施例2糾錯(cuò)編碼譯碼方法的電路方框圖，特別謀求解決第二個(gè)問題。
實(shí)施例1中因?yàn)槭菍⒋a數(shù)據(jù)反相后記錄的，因而存在有無法區(qū)別是信息全部為“0”的代碼、還是抹除后全都成為“1”的情況的問題，圖2的結(jié)構(gòu)即為解決這一問題。
圖2中，11為對應(yīng)于8畢特的2輸入數(shù)據(jù)的選擇器，選擇是通過0/1反相電路10取入還是直接取入由數(shù)據(jù)輸入端1來的輸入。
上述這樣的結(jié)構(gòu)，通常情況下通過選擇器11對數(shù)據(jù)輸入端1來的接收信號數(shù)據(jù)進(jìn)行直接取入出錯(cuò)計(jì)算，只有在快速存貯器的抹除檢驗(yàn)時(shí)才由選擇器11選擇取出通過0/1反相電路10輸入的數(shù)據(jù)進(jìn)行出錯(cuò)計(jì)算。
而且這里通常的編碼數(shù)據(jù)不進(jìn)行0/1反相即加以存貯。
不過，此實(shí)施例2示例表明的是對0/1反相電路10和選擇器11分開控制的結(jié)構(gòu)，但兩者加以組合的功能亦可利用“異或”電路來實(shí)現(xiàn)是大家所熟知的。
上述實(shí)施例1和2中，說明的是針對第二個(gè)問題采用0/1反相電路來檢驗(yàn)快速存貯器的抹除、亦即全“1”的狀態(tài)的方法，但在第三實(shí)施例中提出的是，通過僅對出錯(cuò)選擇器7設(shè)定初始值來進(jìn)行快速存貯器的抹除的檢驗(yàn)的方法。此實(shí)施例3針對第三個(gè)問題提出，即使發(fā)生符號單位的遺漏也能對之進(jìn)行檢測的方法。
圖8表示實(shí)現(xiàn)此實(shí)施例3時(shí)的(520、512)讀數(shù)所羅門代碼的組成方式。應(yīng)看到的是，圖8的代碼組成也能運(yùn)用于解決實(shí)施例1中的第一問題。
圖8中，30為壓縮代碼部分，31為實(shí)際信息數(shù)據(jù)符號部分，32為檢驗(yàn)符號部分，33為在信息和檢驗(yàn)符號全為“1”時(shí)作成編碼所插入的偽符號，34為將10畢特檢驗(yàn)符號中的各高位2畢特匯集附加到代碼序列后的附加檢驗(yàn)符號。
以10畢特作為1個(gè)符號的讀數(shù)所羅門代碼，通?？扇〉?023個(gè)符號的代碼長。因而與圖15的已有例不同，將快速存貯器的存貯單位的8畢特實(shí)際信息數(shù)據(jù)符號部分31作為1個(gè)符號，在高位2畢特處插入作為偽數(shù)據(jù)的例如“0”。由此就可不必進(jìn)行8畢特/10畢特轉(zhuǎn)換。
由此信息符號生成的檢驗(yàn)符號部分32，為每1符號10畢特，不保證高位2畢特為固定數(shù)據(jù)。因而，僅將低位8畢特連續(xù)地配置到8畢特信息符號，高位2畢特匯集成8畢特單位，在作為檢驗(yàn)字節(jié)的檢驗(yàn)符號部分32之后，作為剩余符號配置以2個(gè)符號的附加檢驗(yàn)符號34。這些操作可作為符號時(shí)鐘處理，全部操作就可能作為符號時(shí)鐘。
下面按照圖8說明成為解決第二、第三問題的策略的代碼結(jié)構(gòu)。例如，作為1個(gè)符號10畢特的(1023、1015)讀數(shù)所羅門代碼的示例，其原始多項(xiàng)式為P(X)＝X10+X3+1生成多項(xiàng)式為G(X)=Πj=sos515(X-aj)]]>其中aj＝β491β為P(X)的原始元。在這一情況下，將偽數(shù)據(jù)的起始部分作為0號，亦就是說實(shí)際信息符號部分31的起頭作為503號，而作為壓縮編碼部分30的符號部分中偽符號33，在278號位置設(shè)定19D(HEX)、4.54號設(shè)置OAB(HEX)，這樣在圖8中的實(shí)際信息數(shù)據(jù)符號部分31全為“1”、信息符號的高位2畢特部分作為“0”的情況下，檢驗(yàn)符號部分32的8畢特就全部成為“1”。亦即，可能將成為快速存貯器的抹除狀態(tài)的全部為“1”的狀態(tài)看作為圖8中的(520，512)讀數(shù)所羅門編碼的代碼。
下面說明圖8中所示的代碼結(jié)構(gòu)中的編碼電路。
圖6為表明對應(yīng)于圖8中的代碼結(jié)構(gòu)的編碼電路的構(gòu)成例的電路方框圖。圖中，22為8畢特信息數(shù)據(jù)輸入端，2為信息符號的高位2畢特的偽數(shù)據(jù)輸入電路，23為(例如)可設(shè)置線性反饋移位寄存器型式的初始值的GF(210)上的編碼電路，24為進(jìn)行編碼電路23的寄存器的初始值設(shè)定的編碼電路初始值數(shù)據(jù)設(shè)定電路，25為將檢驗(yàn)符號的低位8畢特或集中高位2畢特成為8畢特符號作為輸出而進(jìn)行選擇的選擇器，26為輸出檢驗(yàn)字節(jié)數(shù)據(jù)的檢驗(yàn)符號輸出端。
由圖可清楚看到，此電路結(jié)構(gòu)在運(yùn)算量、電路規(guī)模上基本與現(xiàn)有的編碼電路無大變化。
下面說明上述這樣結(jié)構(gòu)的操作。
首先，在8畢特信息數(shù)據(jù)進(jìn)入信息數(shù)據(jù)輸入端22之前，輸入圖8中的偽符號33，由編碼電路23進(jìn)行計(jì)算。然后，由于偽符號33為固定值，所以在隨后接著的信息數(shù)據(jù)被輸入之前的編碼電路中的狀態(tài)可以預(yù)先計(jì)算。例如，將編碼電路23作成在輸入歷來所采用那樣的信息符號時(shí)得到檢測符號的線性反饋寄存器型式，將檢驗(yàn)符號看作是多項(xiàng)式次數(shù)的系數(shù)，如由高次起看該計(jì)算過程中成為的寄存器狀態(tài)，即成為174(HEX)、OB6(HEX)、105(HEX)、OEA(HEX)、26B(HEX)、260(HEX)、18F(HEX)、OD7(HEX)。因此就可以將此計(jì)算結(jié)果作為初始值，由編碼電路初始值數(shù)據(jù)設(shè)定電路24加給編碼電路23的寄存器。因而，用于賦于這樣的初始值的結(jié)構(gòu)，例如就可采用像在觸發(fā)器電路的置位端和復(fù)位端直接地設(shè)定數(shù)據(jù)那樣的結(jié)構(gòu)來實(shí)現(xiàn)。
接著，由信息數(shù)據(jù)輸入端22輸入的8畢特信息數(shù)據(jù)，被2畢特偽數(shù)據(jù)輸入電路2，增加2畢特的例如“0”成為10畢特的符號數(shù)據(jù)形式，輸入給編碼電路23。然后，在512個(gè)符號的8畢特信息數(shù)據(jù)輸入結(jié)束時(shí)，編碼電路23中就得到8個(gè)符號的檢驗(yàn)符號。其中該符號為1符號成為10畢特的符號。為此，首先是各檢驗(yàn)符號的低位8畢特通過選擇器25后由檢驗(yàn)符號輸出端26輸出，然后將各檢驗(yàn)符號的高位2畢特匯集成8畢特的單位通過選擇器25后由檢驗(yàn)符號輸出端26輸出。因此就有可能以8畢特的信息數(shù)據(jù)的符號時(shí)鐘來處理全部的數(shù)據(jù)。
下面說明針對第二、第三問題的解決策略。圖7為用于此的結(jié)構(gòu)示例，27為由8畢特“異或”門構(gòu)成的有限域加法電路，28為給有限域加法電路27加以校正數(shù)據(jù)的檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路。如由圖中可看到的，這一電路在選擇電路25的輸出之前的結(jié)構(gòu)與圖6的結(jié)構(gòu)大致相同。不過，沒有用于設(shè)定初始值的電路，編碼電路23在輸入信息數(shù)據(jù)之前被清“0”。
下面說明上述這樣結(jié)構(gòu)中的操作。
在圖7的結(jié)構(gòu)中除將編碼電路23的初始值設(shè)定為“0”外，基本上與圖6的結(jié)構(gòu)作同樣操作。而對于被作為固定值所給予的偽符號則作下面這樣的處理。即就是，因?yàn)樽x數(shù)所羅門代碼為線性代碼，所以對于由初始設(shè)定值“0”得到的檢驗(yàn)符號，也可由檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路28通過有限域加法電路27來對圖8中的偽符號3 3的檢驗(yàn)符號作有限域加法計(jì)算。在此，針對偽符號33的檢驗(yàn)符號，由高次開始看即成為04A(HEX)、016(HEX)、3AF(HEX)、294(HEX)、125(HEX)、09F(HEX)、02B(HEX)、274(HEX)、由于選擇器25每次輸出8畢特，檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路28的輸出，由高次開始看也就成為4A(HEX)、15(HEX)、AF(HEX)、94(HEX)、25(HEX)、9F(HEX)、2B(HEX)、74 (HEX)、OE(HEX)、42(HEX)。然后，在選擇器25的輸出上由有限域加法電路27將檢驗(yàn)符號校正數(shù)據(jù)設(shè)定電路28的輸出作有限域相加，再由檢驗(yàn)符號輸出端26輸出。
下面說明該實(shí)施例3中的譯碼電路示例。本發(fā)明的譯碼中，因?yàn)樵诔鲥e(cuò)計(jì)算上有其特點(diǎn)，所以與實(shí)施例1同樣對出錯(cuò)電路部分加以說明。
圖3為運(yùn)用于實(shí)施例3的譯碼電路方框圖，與圖1結(jié)構(gòu)的不同之點(diǎn)是，沒有0/1反相電路10，而代之的是在結(jié)構(gòu)上增加出錯(cuò)初始數(shù)據(jù)設(shè)定手段12。
下面說明上述這樣結(jié)構(gòu)的操作。
以8畢特為單位接收的接收信號數(shù)據(jù)中，因?yàn)椴淮嬖趫D8中所輸入的偽符號33，所以與圖6的編碼電路中操作相同，預(yù)先計(jì)算出對應(yīng)于緊接在寄存器7被輸入信息數(shù)據(jù)之前的偽信號33的出錯(cuò)計(jì)算的中間結(jié)果，當(dāng)將其設(shè)定在出錯(cuò)初始數(shù)據(jù)設(shè)定手段12中。此時(shí)，例如，在與先前例中所示相同的參數(shù)中，出錯(cuò)信息S0～S7被設(shè)定為S0＝09C(HEX)，S1＝1FB(HEX)，S2＝026(HEX)，S2＝10F(HEX)，S4＝145(HEX)，S5＝343(HEX)，S6＝248(HEX)，S7＝102(HEX)。其后的操作與實(shí)施例1中的結(jié)構(gòu)，僅僅沒有0/1反相電路10，是同樣的。
下面與圖7中說明的編碼電路同樣地說明在求得對信息數(shù)據(jù)的出錯(cuò)信息后在圖8中的偽符號33的出錯(cuò)數(shù)據(jù)中進(jìn)行的校正方法。圖4是表示用于此目的的電路結(jié)構(gòu)的電路方框圖，取代圖6中的出錯(cuò)初始數(shù)據(jù)設(shè)定手段12，設(shè)置以出錯(cuò)校正數(shù)據(jù)設(shè)定電路14。而13為進(jìn)行GF(210)上的有限域加法運(yùn)算的有限域加法電路13，由“異或”門構(gòu)成。
圖4結(jié)構(gòu)的操作，除出錯(cuò)電路部分的寄存器7數(shù)初始值數(shù)據(jù)設(shè)定會成為“0”外，進(jìn)行與圖6的結(jié)構(gòu)同樣的運(yùn)算。
在接收信號數(shù)據(jù)完全被輸入、得到出錯(cuò)信息并由出錯(cuò)信息輸出端9輸出時(shí)，將出錯(cuò)校正數(shù)據(jù)設(shè)定電路14發(fā)出的各個(gè)圖8中的偽數(shù)據(jù)的出錯(cuò)數(shù)值在有限域加法電路13中與接收信號數(shù)據(jù)中的出錯(cuò)信息相加。此校正數(shù)據(jù)，例如，對先前示例中的參數(shù)中的出錯(cuò)信息S0～S7，分別設(shè)定為S0＝193(HEX)，S1＝2AE(HEX)，S2＝2E4(HEX)，S3＝OD7(HEX)，S4＝34D(HEX)，S5＝17B(HEX)，S6＝OCD(HEX)，S7＝23A(HEX)。
而作為解決第二、第三問題的對策，本發(fā)明中由于進(jìn)行對偽符號33的初始值的設(shè)定，除全部為第一狀態(tài)的數(shù)據(jù)外，即使接收信號數(shù)據(jù)以符號單位發(fā)生遺漏，由于已將偽數(shù)據(jù)部分看作為差錯(cuò)，所以提高能夠檢測出遺漏的準(zhǔn)確度。
而且與實(shí)施例2相同地，能夠僅在快速存貯器抹除時(shí)將出錯(cuò)初始數(shù)據(jù)設(shè)定手段12或出錯(cuò)校正數(shù)據(jù)設(shè)定電路14作為有關(guān)圖8中的偽符號33的出錯(cuò)數(shù)據(jù)，通常也可以設(shè)定為“0”。
在此實(shí)施例中，在使用10畢特符號的讀數(shù)所羅門代碼的第一個(gè)問題的解決策略上已涉及到第二、第三個(gè)問題，但在例如8畢特符號的讀數(shù)所羅門代碼的壓縮代碼等方面，此實(shí)施例同樣也能實(shí)現(xiàn)解決第二、第三個(gè)問題的策略。
下面對本發(fā)明實(shí)施例4的糾錯(cuò)編碼譯碼方法加以說明。圖9為實(shí)現(xiàn)本實(shí)施例的代碼結(jié)構(gòu)示例，是特別對圖8所作的改進(jìn)。圖9中，35表示信息數(shù)據(jù)鄰近的壓縮代碼的代碼原始數(shù)據(jù)插入符號部分。
本實(shí)施例雖與實(shí)施例3中所示的解決第二、第三問題的相類似，但更加強(qiáng)了解決第三問題的策略。
下面對圖9進(jìn)行說明。在代碼原始數(shù)據(jù)插入符號部分35的部分中，與圖8同樣地，設(shè)定除“0”外的該代碼固有的格式。例如，由K段交錯(cuò)構(gòu)成的讀數(shù)所羅門代碼的結(jié)構(gòu)中，在各段中設(shè)定由“1”到“K”的數(shù)值。
此方法中的編碼方法和譯碼方法由實(shí)施例3中所說明的圖6、圖7、圖3、圖4的電路結(jié)構(gòu)實(shí)現(xiàn)。
下面對圖9的編碼結(jié)構(gòu)中的同步判定方法進(jìn)行說明。圖5為實(shí)現(xiàn)其的結(jié)構(gòu)示例電路方框圖。在圖5的結(jié)構(gòu)中，在出錯(cuò)信息輸出端9之前的系統(tǒng)，與圖3中結(jié)構(gòu)相同。另一方面，15為求取差錯(cuò)位置、差錯(cuò)數(shù)值的差錯(cuò)位置/大小檢測電路，16為檢查是否同步的同步判定電路，17為輸出差錯(cuò)的位置和大小的差錯(cuò)位置/大小輸出端，18為送出由同步判定電路16輸出的同步檢驗(yàn)標(biāo)志的同步檢驗(yàn)標(biāo)志輸出端。
下面說明上述這樣結(jié)構(gòu)中的操作。
初始值數(shù)據(jù)認(rèn)為是分別設(shè)定的所接收信號代碼的所期望的原始數(shù)據(jù)。根據(jù)由此得到的出錯(cuò)信息輸出端9輸出的出錯(cuò)信息，在差錯(cuò)位置/大小檢測電路15中求取差錯(cuò)位置多項(xiàng)式和差錯(cuò)數(shù)值多項(xiàng)式，采用鏈?zhǔn)綑z索來求得差錯(cuò)位置和差錯(cuò)大小。在此，雖然一般是進(jìn)行接收到的讀數(shù)所羅門代碼的代碼長部分的鏈?zhǔn)綑z索，但在本實(shí)施例中，對含有插入代碼原始數(shù)據(jù)插入符號部分35的壓縮部分的壓縮代碼部分30也進(jìn)行檢測。此時(shí)，在能加以正確校正的情況下，壓縮代碼長-1的“0”符號運(yùn)行相連續(xù)，并相繼出現(xiàn)代碼原始數(shù)據(jù)插入符號部分35。由同步判定電路16監(jiān)測此起頭的插入數(shù)據(jù)的狀態(tài)，如果認(rèn)為是同步的，即由同步檢驗(yàn)標(biāo)志輸出端18輸出標(biāo)志。另一方面，由差錯(cuò)位置/大小輸出端17輸出包含著同步偏差信息的差錯(cuò)位置和大小。
如這樣，依靠在壓縮部分的“0”運(yùn)行和填入壓縮部分的起頭的原始數(shù)據(jù)，就能不增加代碼長而對符號單位的遺漏進(jìn)行檢測和加以恢復(fù)。
而在實(shí)現(xiàn)本實(shí)施例的方法中，由于能幾乎按原樣使用實(shí)施例3中說明的編碼電路和譯碼電路，所以例如在快速存貯器的抹除中采用實(shí)施例3的方法，在通常情況下也就可能采取本實(shí)施4的方法。
下面說明本發(fā)明實(shí)施例5的糾錯(cuò)編碼譯碼方法。本實(shí)施例對到目前為止所說明的實(shí)施例中，特別是對于第一問題的解決策略，提出不完備部分的解決策略。
到此為止已說明的實(shí)施例，例如在圖8、圖9那樣的代碼結(jié)構(gòu)的譯碼中，在進(jìn)行判定信息符號位置上的高位2畢特偽數(shù)據(jù)部分中具有差錯(cuò)時(shí)，存在著不可能校正的差錯(cuò)。
對此，在圖8、圖9中，后面附加的附加檢驗(yàn)符號34如果使1個(gè)符號全部發(fā)生錯(cuò)誤，例如就可能擴(kuò)散為作為讀數(shù)所羅門代碼的4個(gè)符號的差錯(cuò)，但由于整體上附加的符號數(shù)量少，所以準(zhǔn)確性也就小。而在出現(xiàn)錯(cuò)誤時(shí)檢測出不可能校正的情況下，以此附加的符號消失來進(jìn)行消失校正，如此消失位置的差錯(cuò)的大小僅出現(xiàn)在檢驗(yàn)符號的高位2畢特中，也可以判斷為信息符號中無差錯(cuò)。亦即，可能按差錯(cuò)的大小檢測差錯(cuò)。
而對于將后面附加的高位2畢特匯集的符號，也可作為多數(shù)次發(fā)送信號或多數(shù)個(gè)符號記錄，而在譯碼側(cè)作多次譯碼的方法。
而作為將后面附加的高位2畢特匯集后的符號的信息，也有以處于傳輸形式的例如8畢特符號的讀數(shù)所羅門代碼或4畢特符號的讀數(shù)所羅門代碼等的第二糾錯(cuò)代碼進(jìn)行編碼，在增加其檢驗(yàn)數(shù)據(jù)后進(jìn)行發(fā)送或記錄，在譯碼側(cè)對將后面附加的高位2畢特匯集后的符號，以第二糾錯(cuò)代碼加以譯碼后對信息符號進(jìn)行譯碼的方法。
下面對本發(fā)明的實(shí)施例6加以說明。圖12為實(shí)現(xiàn)本發(fā)明實(shí)施例6的糾錯(cuò)編碼譯碼方法的電路的電路方框圖，是特別針對解決第四問題所用結(jié)構(gòu)的示例。圖中，61為用于輸入接收數(shù)據(jù)的數(shù)據(jù)輸入端1所輸入的代碼序列的出錯(cuò)電路，62為選擇對應(yīng)于緩沖存貯器59來的數(shù)據(jù)的出錯(cuò)電路60的數(shù)據(jù)和對應(yīng)于從數(shù)據(jù)輸入端1來的數(shù)據(jù)的出錯(cuò)電路61的數(shù)據(jù)并輸入給差錯(cuò)位置/大小檢測電路63的選擇器。至于其他結(jié)構(gòu)，均與圖18的結(jié)構(gòu)相同。
下面說這樣構(gòu)成的操作。
由數(shù)據(jù)輸入端1輸入的代碼序列在被存入緩沖存貯器59的同時(shí)，被輸入至出錯(cuò)電路61。出錯(cuò)電路60對除緊接著接收的代碼序列以外的代碼序列進(jìn)行出錯(cuò)計(jì)算。
選擇器62分時(shí)選擇出錯(cuò)電路60、61各自的數(shù)據(jù)后，輸入到差錯(cuò)位置/大小檢測電路63。在差錯(cuò)位置/大小檢測電路63中，按照所輸入的出錯(cuò)信息求取差錯(cuò)位置和差錯(cuò)的大小，傳送至校正電路64。校正電路64由緩沖存貯器59中所存放的數(shù)據(jù)中取入相當(dāng)于該差錯(cuò)位置的數(shù)據(jù)，進(jìn)行差錯(cuò)校正再送回緩沖存貯留59。
由此，緩沖存貯器59和出錯(cuò)電路60的數(shù)據(jù)存取，減少了輸入代碼長度，因而即使緩；中存貯器59的存取速度較慢亦能適應(yīng)，而可以使例如歷來以昂貴的SRAM組成的緩；中存貯器59，成為廉價(jià)的DRAM。
下面說明本發(fā)明的實(shí)施例7。圖13為實(shí)現(xiàn)本發(fā)明實(shí)施例7的糾錯(cuò)編碼譯碼方法的電路的電路方框圖，是特別為解決第五問題的結(jié)構(gòu)示例。圖中，51為由出錯(cuò)電路60輸出的8畢特出錯(cuò)信號，50為由出錯(cuò)信號51檢測偶數(shù)和加權(quán)“5”的偶數(shù)和加權(quán)“5”檢測電路，52為在偶數(shù)和加權(quán)“5”檢測電路50檢測偶數(shù)和加權(quán)“5”時(shí)輸出信號“1”的偶數(shù)和加權(quán)“5”檢測信號線，至于其他構(gòu)成，除72畢特輸入“或非”電路67外，與圖19的結(jié)構(gòu)相同。
作為以1畢特糾錯(cuò)2畢特進(jìn)行檢測的代碼構(gòu)成法有，由奇偶校驗(yàn)陣列各自不同的奇數(shù)加權(quán)的畢特序列來構(gòu)成的方法。這在前面舉出的文獻(xiàn)中也有介紹。在(72、64)二進(jìn)制線性代碼中，奇偶校驗(yàn)陣列為8畢特，但進(jìn)行各自的奇數(shù)加數(shù)狀態(tài)的組合則成為如下狀態(tài)。
加權(quán)1＝8加權(quán)3＝56加權(quán)5＝58加權(quán)7＝8。
而現(xiàn)有是選擇加權(quán)“1＂、“3”、“5”的狀態(tài)，構(gòu)成(72、64)代碼，但在本實(shí)施例中則取加權(quán)“1”、“3”、“7”來構(gòu)成代碼。這時(shí)，例如說奇偶校驗(yàn)陣列即使成為R=11111111111111111111011111100000100010000000000000000000001000000000000111101001110111010001000000111110110010010001000100010000001100010001000111010110001110011101000000110000001001111110110010001000000001010001000100010101000111110011100100011110001001001000001111100001000000101000100110010001100100011001111000101001001000100101001001011110000100000100100110110011000010010001000111000101110001000010100000111111000010000011100010010001010110110101010010000010100110111001111000100100100010001000010110011001001110000011001000000101100001100101110000111001100110011000001]]>也可能成為1畢特糾錯(cuò)2畢特的差錯(cuò)檢測。由此，在出錯(cuò)計(jì)算中，與現(xiàn)有的最小結(jié)構(gòu)相比也不改變延遲段數(shù)，雖然增加16個(gè)“異或”電路，但因?yàn)橛沙鲥e(cuò)數(shù)據(jù)直接得到不可校正的檢測結(jié)果，總體來說是以較少的電路數(shù)量的結(jié)構(gòu)而能實(shí)現(xiàn)高速且簡單的差錯(cuò)檢測。
現(xiàn)按照上述觀點(diǎn)說明圖13的操作。
在此實(shí)施例的代碼結(jié)構(gòu)中，由于奇偶校驗(yàn)陣列中采用作為奇數(shù)加權(quán)的“1”、“3”、“7”的完全格式，故可以檢測出除不符合的出錯(cuò)格式，亦即除“0”以外的偶數(shù)加權(quán)格式和加權(quán)“5”的格式。而由于出錯(cuò)的“0”檢測是由8輸入“或”電路66進(jìn)行檢測、并由2輸入“與”電路68使得不可校正標(biāo)志不為“1”，所以亦可以由偶數(shù)和加權(quán)“5”檢測電路50檢測偶數(shù)和加權(quán)“5”。
圖14為表明偶數(shù)和加權(quán)“5”檢測電路50的詳細(xì)結(jié)構(gòu)的電路方框圖。圖中，53為2輸入“異或”電路，54為2輸入“與”電路，55為2輸入“或”電路，56為2輸入“異或非”電路。
如由圖中可理解的，現(xiàn)有技術(shù)雖然必須是71個(gè)2輸入“或”電路或“或非”電路，而本實(shí)施例的結(jié)構(gòu)卻可能以極小的電路規(guī)模來實(shí)現(xiàn)同樣的功能。
這里雖然是針對(72、64)二進(jìn)制線性代碼所作的說明，但對于其他奇偶長度的代碼也同樣適用，這是不言而喻的。
本發(fā)明的糾錯(cuò)代碼譯碼方法由于作成以上這樣的結(jié)構(gòu)，所以能取得下述的種種效果。
本發(fā)明對于第一個(gè)問題，在以比信息符號還大的畢特長作為符號的讀數(shù)所羅門代碼的代碼中，以信息畢特的高位部分作為偽數(shù)據(jù)，而對檢驗(yàn)符號的高位二畢特由后面增加這樣來構(gòu)成，所以不進(jìn)行符號變換，并由于能僅以符號時(shí)鐘進(jìn)行編碼譯碼，所以取得能高速處理的效果。
本發(fā)明對于第二個(gè)問題，由于依靠代碼序列的反相或向壓縮部分設(shè)定偽數(shù)據(jù)，而能采用糾錯(cuò)電路來實(shí)現(xiàn)快速存貯器的抹除檢驗(yàn)，所以不要專門用于檢驗(yàn)的電路，從而有取得簡化電路結(jié)構(gòu)的效果。
本發(fā)明對于第三個(gè)問題，由于在壓縮部分重疊以代碼原始數(shù)據(jù)，以此來插入同步數(shù)據(jù)，所以具有不增加信息長或數(shù)據(jù)長，而能進(jìn)行同步檢驗(yàn)或恢復(fù)的效果。
本發(fā)明對第四個(gè)問題，由于設(shè)置有對應(yīng)輸入數(shù)據(jù)的出錯(cuò)電路，可由選擇器對現(xiàn)有的出錯(cuò)電路選擇地進(jìn)行譯碼，所以與現(xiàn)有技術(shù)相比，可以使緩沖存貯器的存貯速度降低，從而具有適宜采用廉價(jià)存貯器的效果。
本發(fā)明對于第五個(gè)問題，在8畢特的出錯(cuò)信息長中，對于加權(quán)“1”、“3”、“7”的完全格式作對應(yīng)的1畢特糾錯(cuò)，所以可能僅僅從出錯(cuò)信息中直接檢測出除“0”以外的偶數(shù)和加權(quán)“5”來檢測不可校正的情況，從而其有能夠以較現(xiàn)有高的速度的小型電路來進(jìn)行差錯(cuò)檢測。
權(quán)利要求
1.一糾錯(cuò)編碼譯碼方法，是采用在具有多于信息數(shù)據(jù)的信號的種類個(gè)數(shù)的基元的有限域中所構(gòu)成的“大符號”組成的讀數(shù)所羅門代碼的編碼和譯碼方法，其特征在于所述方法包括下述處理在以超過信息符號的畢特長的“大符號”構(gòu)成的讀數(shù)所羅門代碼的上述信息符號以外的部分設(shè)定偽數(shù)據(jù)來進(jìn)行編碼，在編碼后去除該偽數(shù)據(jù)僅將剩下的畢特?cái)?shù)據(jù)送出；在譯碼側(cè)，在信息部分的符號中預(yù)先附加偽數(shù)據(jù)作為讀數(shù)所羅門代碼的符號不足的畢特?cái)?shù)據(jù)；在送出檢驗(yàn)符號中，上述“大符號”中的相當(dāng)于信息符號的畢特長的部分按原樣送出；在送出檢驗(yàn)符號中，上述“大符號”中的超過信息符號的畢特長的部分，由多個(gè)信息符號收集上述超過的部分，匯集成信息符號的畢特長單位，在將相當(dāng)于信息符號的畢特長的上述檢驗(yàn)符號部分送出后，集中送出；進(jìn)行譯碼時(shí)，對相當(dāng)于前面送出的上述“大符號”中的信息符號的畢特長的檢驗(yàn)符號部分附加以偽數(shù)據(jù)作為照原樣的出錯(cuò)計(jì)算對象，而對于超過后面送出的上述“大符號”中的上述信息符號的畢特長的部分的上述被集中送出的數(shù)據(jù)則根據(jù)其檢驗(yàn)畢特?cái)?shù)據(jù)進(jìn)行出錯(cuò)計(jì)算；和將根據(jù)前面得到的信息和檢驗(yàn)符號對出錯(cuò)計(jì)算結(jié)果和根據(jù)超過后面送出的上述信息符號的畢特長的部分到區(qū)間為止的數(shù)據(jù)對出錯(cuò)計(jì)算結(jié)果，進(jìn)行有限域加法計(jì)算。
2.一編碼電路，是在比信息數(shù)據(jù)的符號“大的符號”上構(gòu)成的讀數(shù)所羅門代碼的編碼電路，其特征是設(shè)置有對信息符號附加以偽數(shù)據(jù)的附加手段；和選擇相當(dāng)于檢驗(yàn)符號的信息符號的畢特長的部分的輸出和匯集超過信息符號的畢特長的部分的檢驗(yàn)符號成信息符號的畢特長的輸出作為檢驗(yàn)符號數(shù)據(jù)輸出的輸出手段。
3.一譯碼電路，是在比信息數(shù)據(jù)的符號“大的符號”上構(gòu)成的讀數(shù)所羅門代碼的譯碼電路，其特征是設(shè)置有在相當(dāng)于信息符號和檢驗(yàn)符號的信息符號的畢特長的部分上附加以偽數(shù)據(jù)的附加手段；對超過信息符號的畢特長的部分的檢驗(yàn)符號實(shí)行出錯(cuò)計(jì)算的校正手段；和將從相當(dāng)于前面得到的信息符號檢驗(yàn)字節(jié)的信息符號的畢特長的部分得出錯(cuò)信息與由校正手段得到的出錯(cuò)信息進(jìn)行有限域相加的加法手段。
4.一糾錯(cuò)編碼譯碼方法，其特征是在壓縮代碼長的糾錯(cuò)代碼的編碼和譯碼中，具有以信息和檢驗(yàn)符號全都成為“1”這樣的數(shù)據(jù)作為代碼在上述壓縮部分附加以數(shù)據(jù)格式來生成檢驗(yàn)符號、而僅發(fā)送信息和檢驗(yàn)符號的處理；和在譯碼側(cè)，將相當(dāng)于上述壓縮部分的數(shù)據(jù)的出錯(cuò)數(shù)據(jù)附加到由信息和檢驗(yàn)符號生成的出錯(cuò)信息上的處理。
5.一編碼電路，其特征是設(shè)置有在編碼時(shí)將根據(jù)輸入信息前預(yù)先得到的偽格式的檢驗(yàn)符號作為初始值數(shù)據(jù)設(shè)定到編碼手段的初始值數(shù)據(jù)設(shè)定手段。
6.一編碼電路，其特征是設(shè)置有在編碼時(shí)，將輸入信息得到的檢驗(yàn)符號和基于予先得到的偽格式的檢驗(yàn)符號作有限域相加的加法結(jié)果作為編碼檢驗(yàn)符號的有限域加法電路；和輸入校正數(shù)據(jù)的校正數(shù)據(jù)輸入手段。
7.一譯碼電路，其特征是設(shè)置有在譯碼時(shí)，將基于在輸入被發(fā)送的代碼數(shù)據(jù)前予先得到的偽格式的出錯(cuò)數(shù)據(jù)作為初始值設(shè)定到出錯(cuò)電路的初始值設(shè)定手段。
8.一譯碼電路，其特征是設(shè)置有在譯碼時(shí)，將被發(fā)送出的代碼數(shù)據(jù)的出錯(cuò)數(shù)據(jù)與基于預(yù)先得到的偽格式的出錯(cuò)數(shù)據(jù)作有限域相加所得加法結(jié)果作為代碼出錯(cuò)數(shù)據(jù)的有限域加法電路；和輸入校正數(shù)據(jù)的校正數(shù)據(jù)輸入手段。
9.一糾錯(cuò)編碼譯碼方法，其特征是在壓縮代碼長的糾錯(cuò)代碼的編碼和譯碼中具有在信息的一符號前的壓縮部分附加以該代碼原始數(shù)據(jù)格式來生成檢驗(yàn)符號、而僅送出信息和檢驗(yàn)符號的處理；和在譯碼側(cè)，將相當(dāng)于附加到壓縮部分的代碼原始數(shù)據(jù)格式的出錯(cuò)信息附加到由信息和檢驗(yàn)符號生成的出錯(cuò)信息上的處理。
10.一編碼電路，其特征是設(shè)置有在編碼時(shí)，將基于信息輸入前預(yù)先得到的代碼原始數(shù)據(jù)的檢驗(yàn)符號作為初始值數(shù)據(jù)設(shè)定到編碼手段的初始值數(shù)據(jù)設(shè)定手段。
11.一編碼電路，其特征是設(shè)置有在編碼時(shí)，將輸入信息得到的檢驗(yàn)符號與基于預(yù)先得到的代碼原始數(shù)據(jù)的檢驗(yàn)符號進(jìn)行有限域相加的加法運(yùn)算，將結(jié)果作為編碼檢驗(yàn)符號的有限域加法電路；和輸入校正數(shù)據(jù)的校正數(shù)據(jù)輸入電路。
12.一譯碼電路，其特征是設(shè)置有在譯碼時(shí)，將基于在輸入被送出的代碼數(shù)據(jù)前預(yù)先期待的代碼原始數(shù)據(jù)的出錯(cuò)數(shù)據(jù)作為初始值設(shè)定到出錯(cuò)手段的初始值數(shù)據(jù)設(shè)定手段。
13.一譯碼電路，其特征是設(shè)置有在譯碼時(shí)，將被送出的代碼數(shù)據(jù)的出錯(cuò)數(shù)據(jù)與基于預(yù)先期待的代碼原始數(shù)據(jù)的出錯(cuò)數(shù)據(jù)作有限域相加的加法運(yùn)算，將結(jié)果作為代碼的出錯(cuò)數(shù)據(jù)的有限域加法電路；和輸入校正數(shù)據(jù)的校正數(shù)據(jù)輸入電路。
全文摘要
對于8畢特的輸入數(shù)據(jù)，由偽數(shù)據(jù)輸入電路2加給作為信息的一個(gè)符號10畢特中的剩余畢特的2畢特的偽數(shù)據(jù)。由出錯(cuò)數(shù)據(jù)校正電路3生成取決于檢驗(yàn)符號的超過部分的出錯(cuò)數(shù)據(jù)。由選擇器4選擇上述的10畢特?cái)?shù)據(jù)中的一個(gè)，送至有限域加法電路5。有限域加法電路5的輸出被送出給寄存器7，此寄存器7的輸出由選擇器6選擇或經(jīng)由有限域系數(shù)乘法電路8或者按原來的數(shù)據(jù)加到有限域加法電路5。寄存器7的輸出作為出錯(cuò)數(shù)據(jù)由出錯(cuò)信息輸出端9輸出。
文檔編號H03M13/15GK1140363SQ9611034
公開日1997年1月15日 申請日期1996年5月30日 優(yōu)先權(quán)日1995年5月30日
發(fā)明者吉田英夫 申請人:三菱電機(jī)株式會社