專利名稱：量化電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種量化電路，用于將一個(gè)輸入模擬信號量化為一個(gè)預(yù)定步的多個(gè)值，和涉及利用該量化電路的一種觸發(fā)器電路，尤其涉及利用C-MOS反相器的一種量化電路和一種觸發(fā)器電路。
一種常規(guī)的數(shù)字計(jì)算機(jī)利用一種量化A/D轉(zhuǎn)換器，將一個(gè)輸入模擬信號反相成數(shù)字?jǐn)?shù)據(jù)。
然而，常規(guī)結(jié)構(gòu)消耗較大的功率，因?yàn)锳/D轉(zhuǎn)換器是一種流控性的電路，尺寸也較大。
這樣，日本專利申請6-87384的申請人提出了一種量化電路，其中包括n個(gè)門限電路，將一個(gè)模擬輸入電壓輸入進(jìn)去，這n個(gè)門限電路這樣連接，使得高比特位的輸出輸入給所有低比特位的門限電路，而預(yù)定權(quán)重加在連接上，使得每個(gè)門限電路根據(jù)模擬輸入電壓的變化逐步重復(fù)反相和不反相。該量化電路實(shí)現(xiàn)了一種尺寸小，能耗低的n比特量化電路。
但其中存在一個(gè)問題，該量化電路的量化精度依賴于其中電子元件的分散性，尤其依賴于C-MOS反相器電路的一個(gè)門限電壓的分散性，因此有必要在元件水平上根本地控制精度。
本發(fā)明解決了上述常規(guī)問題，其目的是提供一個(gè)量化電路，用于實(shí)現(xiàn)穩(wěn)定的運(yùn)行，而不受每個(gè)反相器特性分?jǐn)?shù)的影響。
在根據(jù)本發(fā)明的量化電路中，通過并行多個(gè)單元反相器電路以實(shí)現(xiàn)上述目的。


圖1顯示本發(fā)明的第一實(shí)施例的一個(gè)量化電路。
圖2顯示圖1互補(bǔ)電路中的一個(gè)門限電路。
圖3顯示圖1互補(bǔ)電路中的一個(gè)加法電路。
圖4顯示第二實(shí)施例的一個(gè)量化電路。
圖5顯示第二實(shí)施例中利用量化電路的一個(gè)D型觸發(fā)器。
圖6顯示第二實(shí)施例中利用量化電路的主從型觸發(fā)器的一個(gè)電路。
圖7顯示反相器電路的一個(gè)實(shí)施例。
圖8顯示用于圖7電路中的一個(gè)單元反相器。
圖9圖示兩個(gè)單元反相器的電壓特性和并行連接到該兩個(gè)單元反相器的反相電路的電壓特性。
圖10以平面圖顯示兩個(gè)反相電路的一個(gè)排列。
圖11顯示圖10中的一個(gè)等效電路。
圖12顯示構(gòu)成四系統(tǒng)三級反相器電路的單元反相器的排列平面圖。
圖13顯示圖12的一個(gè)等效電路。
在下文中，將描述的是根據(jù)本發(fā)明的一個(gè)量化電路的兩個(gè)實(shí)施例和利用第二個(gè)實(shí)施例的量化電路的兩個(gè)觸發(fā)器。
在圖1中所示的第一實(shí)施例的一個(gè)量化電路10是一個(gè)校正電路，用于將一個(gè)模擬輸入電壓A量化成一個(gè)3比特的多值電壓，同時(shí)輸出一個(gè)相應(yīng)量化信號的信號電壓。模擬輸入電壓和量化的多值數(shù)據(jù)之間的關(guān)系在如下的表1中給出，其中假定對應(yīng)于多值7的最大值是一個(gè)參考電壓Vd。
表1輸入電壓 多值0≤A＜Vd/8 0Vd/8≤A＜2Vd/8 12Vd/8≤A＜3Vd/823Vd/8≤A＜4Vd/834Vd/8≤A＜5Vd/845Vd/8≤A＜6Vd/856Vd/8≤A＜7Vd/867Vd/8≤A 7量化電路10包括三個(gè)門限電路11，12，13和一個(gè)加法電路14。三個(gè)門限電路連在一起，用于在一個(gè)模擬輸出電壓A分別是多值4，2，1時(shí)將它們的輸出反相，加法電路用來在對預(yù)定權(quán)重進(jìn)行加權(quán)后增加各自門限電路的輸出a，b，c。
每個(gè)門限電路11，12，13分別對應(yīng)于22，21，20比特輸出，并將這些輸出與所有低比特的門限電路的輸入相連。對這些連接給出預(yù)定權(quán)重，以便當(dāng)模擬輸出電壓A增加時(shí)每一個(gè)門限電路逐步地重復(fù)反相或不反相。
每個(gè)門限電路包括一個(gè)電容并聯(lián)的電容耦合。電容耦合增加一個(gè)模擬輸出電壓A和高門限值的門限電路的輸出。當(dāng)電容耦合的一個(gè)輸出等于或低于門限值時(shí)，門限電路輸出參考電壓Vd，當(dāng)其輸出超過門限值時(shí)觸發(fā)并輸出0V。
高至n級的門限電路的一個(gè)輸出用一個(gè)2n的權(quán)重加權(quán)，輸入電壓A通過電容用2m+1加權(quán)，并假定最高級的門限電路的輸出其權(quán)重為2m。
門限電路11包括一個(gè)反相電路21，如圖2(a)所示。一個(gè)反相電路INV21的門限值為Vd/2。當(dāng)一個(gè)輸入電壓值等于多值4時(shí)，反相電路觸發(fā)。反相電路INV21可以利用所示的一級反相電路，也可以利用一個(gè)奇數(shù)的串行反相電路。
如圖2(b)所示，門限電路12包括電容C12a，C12b和C12c，其輸入分別為一個(gè)輸入電壓A，門限電路11的一個(gè)輸出“a”和參考電壓Vd，它還包括一個(gè)接地電容C12d和一個(gè)反相電路INV22，其輸入為電容的一個(gè)公共輸出。電容C12a，C12b和C12c和C12d的電容比被設(shè)成4∶2∶1∶1。反相電路INV22與圖2(a)相似，可以是奇數(shù)的串行反相電路。
與上述類似，門限電路13包括電容C13a，C13b，C13c，C13d，其輸入分別為一個(gè)輸入電壓A，門限電路11和12的一個(gè)輸出“a”和“b”，和參考電壓Vd，還包括一個(gè)接地電容C13e和一個(gè)反相電路INV23，其輸入為電容的一個(gè)公共輸出。電容C13a，C13b，C13c，C13d和C13e的電容比被設(shè)為8∶4∶2∶1∶1。反相電路INV23可以是奇數(shù)的串行反相電路。
假定每個(gè)電容的靜電電容為Ci，每個(gè)電容的輸入電壓為Vi，在一個(gè)門限電路中被一個(gè)電容電容耦合的一個(gè)電壓Vout可由式(1)表示。Vout=(ΣCi•Vi)(ΣCi)----------(1)]]>
門限電路11，12，13的門限值是公共的并均為Vd/2。當(dāng)Vout超過Vd/2時(shí)，門限電路12和13觸發(fā)并將其輸出反相。
表2所示是模擬輸入電壓為A的每個(gè)門限電路的一個(gè)輸出。在表2中，通過用參考電壓Vd在表中復(fù)用數(shù)據(jù)來獲得實(shí)際電壓。通過用式(1)計(jì)算它們輸入到反相器之前的電容耦合，可得出門限電路12和13的電壓值分別為Vout12和Vout13。當(dāng)Vout12和Vout13的值小于Vd/2時(shí)，其輸出不反相并且反相器輸出Vd，當(dāng)它們大于Vd/2時(shí)，輸出反相并且反相器輸出0。
表2門限電路11輸入電壓A0 1/8 2/8 3/8 4/8 5/8 6/8 7/8 8/8輸出“a”1 1110000門限電路12輸入電壓A×4 0 0.5 1 1.5 2 2.5 3 3.5 4輸入“a”×2 2 22220000Vd 1 11111111Vout12 3/8 3.5/8 4/8 4.5/8 5/8 3.5/8 4/8 4.5/8 5/8輸出“b”1 1001100門限電路13輸入電壓A×8 0 12345678輸入“a”×4 4 44440000輸入“b”×2 2 22002200Vd 1 11111111
Vout13 7/16 8/16 9/16 8/16 9/16 8/16 9/16 8/16 9/16輸出“c10101010連到門限電路上的一個(gè)加法電路14由并聯(lián)電容C14a，C14b，C14c和C14d構(gòu)成，如圖3(a)所示，或由電容和一個(gè)包括兩個(gè)并聯(lián)的MOS半導(dǎo)體三極管Tr41和Tr42的源跟隨器構(gòu)成，如圖3(b)所示。門限電路11，12，13的輸出a，b，c分別是電容C14a，C14b，C14c的輸入。同時(shí)，參考電壓Vd是電容C14d的輸入。
電容C14a，C14b，C14c和C14d的電容比被設(shè)為4∶2∶1∶1，以便根據(jù)門限電路I1，I2和I3的輸出級，即此處為4∶2∶1，用權(quán)重2n加權(quán)。
圖3(a)中加法電路14的輸入電壓(A)和一個(gè)輸出X’的關(guān)系在如下表3中，與門限電路的加權(quán)輸出一并給出。輸出電壓X’是輸入電壓A的一個(gè)八進(jìn)制數(shù)的補(bǔ)數(shù)。
表3輸入電壓A 0 1/8 2/8 3/8 4/8 5/8 6/8 7/8 8/8輸入a×444440000輸入b×222002200c 10101010Vd 11111111輸出X’8/8 7/8 6/8 5/8 4/8 3/8 2/8 1/8圖3(a)中的加法電路14實(shí)際輸出電容耦合的電壓。當(dāng)輸出的阻抗近于無窮大時(shí)，電容耦合的公式(1)可以實(shí)現(xiàn)。因此，當(dāng)被連到加法電路14上的一個(gè)電路的輸入阻抗是無限大時(shí)，加法電路14有效。當(dāng)此條件不能保證時(shí)，則需要如圖3(b)中所示利用一個(gè)源跟隨器的電路。
若如表3中利用加法電路(a)和(b)，實(shí)際輸出的是輸入電壓為A的輸出級的臨界電壓值。就通過多值邏輯電路處理量化電路的一個(gè)輸出的情況而論，其中此多值邏輯電路有一個(gè)類似于這些門限電路的臨界值，如下所述，輸出電壓X’適于作為連續(xù)臨界值的中間值。
例如，當(dāng)輸出電壓為5Vd/8時(shí)，若通過根據(jù)表1的分類，此電壓被判定為多值5，則接收輸出的電路可以利用。若輸出電壓由一個(gè)噪聲引起輕微變動(dòng)，便很難判斷出是輸出4還是5。也就是，在邏輯上發(fā)生某些誤差。
表4輸入電壓A 1/82/83/8 4/8 5/8 6/8 7/8 8/8輸出X’15/16 13/16 11/16 9/16 7/16 5/16 3/16 1/16若如表4設(shè)置輸出，即使發(fā)生電壓的一些變動(dòng)，在接收輸出X’的電路中誤判斷的可能性也減小了。通過利用如圖3(c)中的加法電路可以實(shí)現(xiàn)此設(shè)置。除了圖3(a)中的電路外，圖3(c)中的電路包括一個(gè)接地電容C14e。電容C14a，C14b，C14c，C14d和C14e的電容比為8∶4∶2∶1∶1。
在第一實(shí)施例中，所有的反相器的門限值均為Vd/2，即為公共值。為把電壓從0到V0劃分為8級，它們的電容用上述的電容比來分配。當(dāng)門限值依次不同時(shí)，或以另一種方式劃分全部電壓時(shí)，電容的電容分布將是不同的。
圖4所示為第二實(shí)施例的一個(gè)量化電路10。第二實(shí)施例的電路通過在用反相電路INV41，INV42和INV43反相各自的輸出后，用一個(gè)加法電路14的一個(gè)電容耦合增加電壓第一實(shí)施例的每個(gè)門限電路的輸出，來為一個(gè)模擬輸入電壓的3比特量化輸出一個(gè)信號電壓。每個(gè)門限電路11，12，13的結(jié)構(gòu)，在一個(gè)加法電路14中的一個(gè)電容的電容比與第一實(shí)施例中相同。反相電路INV41，INV42和INV43的結(jié)構(gòu)是一級或奇數(shù)級的串聯(lián)反相器。
若門限電路的一個(gè)輸入為0V，則一個(gè)反相器輸出參考電壓Vd，若輸入為參考電壓，則輸出為0V。
加法電路14的輸入電壓A和一個(gè)輸出的關(guān)系在如下表5中，反相器INV41，INV42和INV43的加權(quán)輸出一并給出。一個(gè)輸出電壓X是一個(gè)輸入電壓A的8級的一個(gè)多值輸出。
表5輸入電壓A 0 1/8 2/8 3/8 4/8 5/8 6/8 7/8 1反相器INV41的輸出 00004 4 4 4反相器INV42的輸出 00220 0 2 2反相器INV43的輸出 01010 1 0 1參考電壓Vd11111 1 1 1加法電路14輸出X’1/16 3/16 5/16 7/16 9/16 11/16 13/16 15/16在以上兩個(gè)實(shí)施例中，量化級是3比特。通過增加具有相似結(jié)構(gòu)的門限電路可以輕而易舉地實(shí)現(xiàn)更多的量化級。在這些實(shí)施例的結(jié)構(gòu)中，若忽略用于輸出的加法電路14，分別是三個(gè)門限電路11，12，13的輸出的3比特?cái)?shù)字信號a，b，c，便可以并行輸出。
圖5所示為通過將圖4中的量化電路30，門電路20和源跟隨器21組合所構(gòu)成的D型觸發(fā)器。門電路20由一個(gè)時(shí)鐘CLK控制，并將一個(gè)輸入反相到在一個(gè)來自外界的模擬或多值的輸入信號A或來自于量化電路的一個(gè)輸出的一個(gè)反饋之間的量化電路10。
當(dāng)時(shí)鐘為1時(shí)，輸入信號A被輸入到量化電路10中并且數(shù)據(jù)被記錄。當(dāng)時(shí)鐘為0時(shí)，量化電路10的一個(gè)輸出被反饋，并且記錄的數(shù)據(jù)被存儲。用圖5中的觸發(fā)器把輸入模擬信號A反相成多值數(shù)據(jù)后，可以被存儲。
當(dāng)加法電路14是量化電路10并且利用圖3(a)中的電路時(shí)，需要使用源跟隨器21，但當(dāng)利用圖3(b)中的電路時(shí)便不需使用。
圖6所示為一個(gè)利用圖4中的量化電路的主-從型觸發(fā)器。一個(gè)主觸發(fā)器30包括第一量化電路10，第一門電路20和源跟隨器21，一個(gè)從觸發(fā)器40包括第二量化電路10’，第二門電路20’和一個(gè)源跟隨器21’。觸發(fā)器30和40的結(jié)構(gòu)與圖5中的D型觸發(fā)器相同。
第一門電路20由時(shí)鐘CLK控制，并且選擇一個(gè)輸出供給在第一量化電路10的一個(gè)反饋和一個(gè)輸入信號A之間的第一量化電路10。第二門電路20’由時(shí)鐘CLK控制。當(dāng)?shù)谝婚T電路選擇一個(gè)反饋時(shí)，它將主觸發(fā)器30的一個(gè)輸出輸入到第二量化電路10’中，并且當(dāng)?shù)谝婚T電路20選擇一個(gè)輸入信號X時(shí)，將第二量化電路10’的一個(gè)輸出反饋到第二量化電路20’。
在圖6的觸發(fā)器中，主觸發(fā)器30將一個(gè)量化輸入信號A存儲下來，并且當(dāng)在與時(shí)鐘CLK同步的一個(gè)輸入信號A由1變?yōu)?時(shí)，事實(shí)上從觸發(fā)器40輸出此數(shù)據(jù)。
當(dāng)時(shí)鐘CLK由1變?yōu)?時(shí)，主觸發(fā)器30接收一個(gè)輸入信號X，從觸發(fā)器40執(zhí)行反饋功能并繼續(xù)輸出數(shù)據(jù)，而不受輸入信號A的影響。
同樣在此實(shí)施例中，當(dāng)加法電路14被用在量化電路10和10’中，并且利用圖3(a)的電路時(shí)，需要源跟隨器21和21’，但當(dāng)利用圖3(b)的電路時(shí)便不需使用。
反相電路INV21，INV22，INV23，INV41，INV42，INV43的結(jié)構(gòu)將被描述。因?yàn)檫@些反相電路結(jié)構(gòu)相似，所以用INV來代表它們并且用INV來進(jìn)行描述。
在圖7中，一個(gè)反相電路有在一個(gè)輸入終端Vin和一個(gè)輸出終端Vout之間并聯(lián)的多個(gè)單元反相器。
如圖8所示，每個(gè)單元反相器是一個(gè)用串聯(lián)的pMOS型FET和nMOS型FET構(gòu)成的C-MOS反相器。單個(gè)C-MOS反相器的一個(gè)門限值電壓Vin用如下公式(2)表示，其中假定加在pMOS型FET在的一個(gè)源電壓為VDD，pMOS型FET的一個(gè)門限值電壓為Vtp，nMOS型FET的一個(gè)門限值電壓為Vtn。當(dāng)許多反相器被并聯(lián)時(shí)，門限值電壓Vin用式(3)表示。Vin=VDD+Vφ+Vτβnβp1+βnβp----------(2)]]>∑βpi(Vin-VDD-Vtpi)2＝∑βni(Vin-Vtni)2(3)
公式中的βp和βn是下文中式(4)和(5)中給出的系數(shù)，其中假定pMOS型FET和nMOS型FET的電子遷移率分別為μp和μn，每一單位面積的一個(gè)柵的氧化膜的介電常數(shù)和厚度分別為ε和tox，pMOS型和nMOS型FET的溝道寬度分別為Wp和Wn，它們的溝道長度為Lp和Ln。βp=μpϵtox•WpLp--------(4)]]>βn=μnϵtox•WnLn----------(4)]]>雖然門限值的分散根據(jù)β值表現(xiàn)為一種正態(tài)分布，公式(3)卻沒有解析解，因?yàn)槭?3)中包含有兩項(xiàng)β。如常規(guī)所知當(dāng)雙極晶體管被并聯(lián)時(shí)，性能得到改善。一般地，當(dāng)它們被并聯(lián)時(shí)，通過均衡元件的特性，可以得到統(tǒng)計(jì)穩(wěn)定的性能。
此設(shè)想已被實(shí)驗(yàn)驗(yàn)證。根據(jù)模擬實(shí)驗(yàn)，用公式(2)表示的門限值電壓Vin的方差V1(Vin)大于用式(3)表示門限電壓Vin的方差V2(Vin)。
圖9所示為并聯(lián)有兩個(gè)單元反相器的一個(gè)反相電路的電壓的特性曲線。在此圖中，線□-□表示加在輸入終端Vin上的電壓，線△-△和-表示每個(gè)單元反相器的特性，○-○表示并聯(lián)到單元反相器上的反相電路的特性。
圖9表明，通過并聯(lián)兩個(gè)單元反相器可獲得反相器特性的一個(gè)均衡特性。三個(gè)或更多單元反相器的情況與此相似。因此，通過并聯(lián)多于一個(gè)的多個(gè)單元反相器可能統(tǒng)計(jì)地提高門限值的精確度。
圖10給出了單元反相器的一個(gè)配置，用來利用兩組多單元反相器構(gòu)成兩個(gè)反相電路。圖11所示為圖10的一個(gè)等效電路以說明每個(gè)反相器電路。每個(gè)反相電路12包括從a1到a12的12個(gè)單元反相器，并且從b1到b12被并聯(lián)。從a1到a12的輸入和輸出終端輸出Vin1和Vout1，從b1到b12的輸入和輸出終端輸出Vin2和Vout2。
在圖10的配置中，一個(gè)反相電路的單元反相器和另一個(gè)反相電路的單元反相器是交錯(cuò)并排的。因此，兩個(gè)反相單元的相應(yīng)的單元反相器，例如a1和b1，a2和b2，是相鄰排列的。一般由相同結(jié)構(gòu)制成并相鄰排列的元件在一個(gè)大規(guī)模集成電路中(LSI)具有本質(zhì)上相同的特性，所以這些單元反相器對具有本質(zhì)上相同的特性。通過并聯(lián)這些具有相似特性的單元反相器，第一和第二反相電路的特性是非常近似的，同時(shí)差別消失，與設(shè)計(jì)值相比誤差變小。
圖12所示為用來構(gòu)成四套三級反相器的單元反相器的一個(gè)排列。在圖13中的一個(gè)等效電路中，第一系統(tǒng)包括串聯(lián)的三級，它們是i)第一級，并聯(lián)單元反相器a11，a12，a13和a14，ii)第二級，并聯(lián)單元反相器b11，b12，b13和b14，iii)第三級，并聯(lián)單元反相器c11，c12，c13和c14，第二系統(tǒng)包括串聯(lián)的三級，它們是i)第一級，并聯(lián)單元反相器a11，a12，a13和a14，ii)第二級，并聯(lián)單元反相器b21，b22，b23和b24，iii)第三級，并聯(lián)單元反相器c21，c22，c23和c24，第三系統(tǒng)包括串聯(lián)的三級，它們是i)第一級，并聯(lián)單元反相器a31，a32，a33和a34，ii)第二級，并聯(lián)單元反相器b31，b32，b33和b34，iii)第三級，并聯(lián)單元反相器c31，c32，c33和c34，第四系統(tǒng)包括串聯(lián)的三級，它們是i)第一級，并聯(lián)單元反相器a41，a42，a43和a44，ii)第二級，并聯(lián)單元反相器b41，b42，b43和b44，iii)第三級，并聯(lián)單元反相器c41，c42，c43和c44。第一，第二，第三，第四系統(tǒng)的輸入和輸出終端為Vin1，Vout1，Vin2，Vout2，Vin3，Vout3，Vin4，Vout4。
考慮到為構(gòu)成在上文圖13中的電路而作的排列，在第一級第一個(gè)反相電路中，第一和第二系統(tǒng)的單元反相器a11到a14和a21到a24是交錯(cuò)排列的，并且第三和第四系統(tǒng)的單元反相器a31到a34和a41到a44是交錯(cuò)排列的。第一和第二系統(tǒng)的行和第三，第四系統(tǒng)的行是相鄰分布的。相應(yīng)的單元反相器，如a11，a12，a13和a14，是以上下和左右關(guān)系相鄰分布的。在第二，第三級中，單元反相器以與第一級相似的位置關(guān)系排列。就整體而言，通過相鄰排列不同系統(tǒng)相應(yīng)的單元反相器而統(tǒng)一了其特性，并通過并行排列多個(gè)單元反相器而提高了其精確度。
由上所述，通過利用一個(gè)并聯(lián)的多單元反相器來吸收每個(gè)單元反相器的差異，可能實(shí)現(xiàn)具有統(tǒng)計(jì)穩(wěn)定性能的反相電路，并有可能通過根據(jù)本發(fā)明，將位于不同的反相電路中的相應(yīng)的單元反相器相鄰排列以統(tǒng)一反相電路的特性。從而可以不用控制元件的精確度而提高一個(gè)量化電路中的量化精確度。
權(quán)利要求
1.一種包括n個(gè)門限電路的量化電路，其門限從一個(gè)最小門限到一個(gè)最大門限逐步不同，用于將一個(gè)模擬輸入電壓量化為n比特多值電壓，其中所述最大門限的所述門限電路包括奇數(shù)個(gè)串聯(lián)反相器電路，所述最大門限對應(yīng)所述n比特中一個(gè)最重要比特位，除了所述最大門限的所述門限電路，每個(gè)其他所述門限電路包括一個(gè)加權(quán)電路，用于接收比所述門限電路具有更高門限的門限電路的全部輸入，并進(jìn)行加權(quán)，和包括連接在所述加權(quán)電路的一個(gè)輸出上的奇數(shù)個(gè)串聯(lián)反相器電路，所述模擬輸入電壓被輸入給所有所述門限電路，其特征在于每個(gè)所述反相器電路都包括多個(gè)并聯(lián)的單元反相器電路。
2.如權(quán)利要求1所述的反相器電路，其中所述單元反相器電路包括由串聯(lián)的pMOS型和nMOS型FET構(gòu)成的C-MOS反相器。
3.如權(quán)利要求1所述的反相器電路，其中所述多個(gè)反相器電路的單元反相器電路被相鄰排列在一個(gè)LSI襯底上，并且不同反相器電路對應(yīng)位置上的單元反相器被彼此相鄰安排在一起。
4.一種D型觸發(fā)器，包括如權(quán)利要求1所述量化電路和一種門裝置，用于在外部的一個(gè)輸入和所述量化電路的一個(gè)輸出的一個(gè)反饋之間，切換一個(gè)輸入給所述量化電路。
5.主從型觸發(fā)器，包括兩對如權(quán)利要求4所述，串聯(lián)為第一和第二級的D型觸發(fā)器，所述第一級的所述觸發(fā)器的一個(gè)輸出被輸入給所述第二級的所述觸發(fā)器，每個(gè)所述觸發(fā)器的所述門裝置在所述外部輸入和所述反饋間，切換所述輸入。
全文摘要
本發(fā)明的一個(gè)目的是提供一個(gè)量化電路，用于實(shí)現(xiàn)穩(wěn)定的反相，而不受每個(gè)反相器特性分散的影響。在根據(jù)本發(fā)明的量化電路中，多個(gè)單元反相器電路被并行提供以實(shí)現(xiàn)上述目的。
文檔編號H03M1/34GK1155786SQ96121529
公開日1997年7月30日 申請日期1996年12月12日 優(yōu)先權(quán)日1996年12月12日
發(fā)明者壽國梁, 山本誠, 高取直 申請人:株式會社鷹山, 夏普株式會社