專利名稱：半導(dǎo)體存儲裝置的輸入電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置的輸入電路，尤其是涉及相應(yīng)于在某一時間從第一邏輯電位變化為第二邏輯電位的外部信號產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路的半導(dǎo)體存儲裝置的輸入電路。
現(xiàn)有技術(shù)根據(jù)傳統(tǒng)的技術(shù)，在動態(tài)隨機存取存儲器(以下簡稱DRAM)的各控制信號輸入端上，安置了輸入緩沖器，用于把外部給予的控制信號/EXT變換為內(nèi)部控制信號/INT，并把它提供給內(nèi)部電路。
圖8是表示現(xiàn)有的DRAM輸入緩沖器80結(jié)構(gòu)的電路圖。
參照圖8，這個輸入緩沖器80包含“或非”門81，反相器82，P通道MOS晶體管83?！盎蚍恰遍T81的一個輸入結(jié)點81a接收外部信號/EXT，另一個輸入結(jié)點81b與接地電位GND的線(以下稱為接地線)71相連。
如圖9所示，“或非”門81包含串聯(lián)在電源線70和輸出結(jié)點N81之間的P溝道MOS晶體管91，92，和并聯(lián)在輸出結(jié)點N81和接地線71之間的N溝道MOS晶體管93，94。MOS晶體管92和93的柵極接到一個輸入結(jié)點81a，而MOS晶體管91和94的柵極接到另一個輸入結(jié)點81b。因為“或非”門81的另一個輸入結(jié)點81b接地，所以“或非”門81對外部信號/EXT是作為由MOS晶體管92，93構(gòu)成的反相器運行的。
反相器82接收“或非”門81的輸出，而輸出內(nèi)部信號/INT。P溝道MOS晶體管83連接在電源電位線Vcc(以下稱為電源線)70和反相器82的輸入結(jié)點之間，其柵極接收反相器82的輸出。反相器82和P溝道MOS晶體管83構(gòu)成半個鎖存電路。
當外部信號/EXT從非激活電平的“H”電平降落到激活電平的“L”電平時，反相器82的輸出，即內(nèi)部信號/INT，由“H”電平降落到“L”電平，P溝道MOS晶體管83導(dǎo)通，內(nèi)部信號/INT鎖定在“L”電平。當外部信號/EXT由激活電平的“L”電平上升到非激活電平的H電平時，則內(nèi)部信號/INT由“L”電平上升到“H”電平，P溝道MOS晶體管83不導(dǎo)通，半鎖存解除。
發(fā)明解決的課題因為現(xiàn)有的輸入緩沖器80由以上所述的結(jié)構(gòu)構(gòu)成，當開始從DRAM輸出數(shù)據(jù)，而電源電位Vcc暫時下降時，在外部信號/EXT處在激活電平的“L”電平期間，“或非”門81的輸出結(jié)點N81的電位降低，反相器82的輸出，即內(nèi)部信號/INT的電平，稍有上升。結(jié)果，存在由內(nèi)部信號/INT控制的內(nèi)部電路發(fā)生誤動作的問題。
因此，本發(fā)明的主要目的是提供一種即使在數(shù)據(jù)輸出期間也穩(wěn)定運行的半導(dǎo)體存儲裝置的輸入電路。
解決上述課題采用的方法根據(jù)權(quán)利要求1有關(guān)的發(fā)明，是相應(yīng)于在某一時間由第一邏輯電位變化到第二邏輯電位的外部信號，產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路的半導(dǎo)體存儲裝置的輸入電路；此半導(dǎo)體存儲裝置的輸入電路配備有連接在第一電源電位線和輸出結(jié)點之間，其輸入電極接受外部信號，相應(yīng)于外部信號從第一邏輯電位變化為第二邏輯電位而導(dǎo)通的第一通導(dǎo)型的第一晶體管；連接在與第一電源電位不同的第二電源電位線和輸出結(jié)點之間，其輸入電極接受外部信號，相應(yīng)于外部信號從第一邏輯電位變化為第二邏輯電位而成為非導(dǎo)通的第二通導(dǎo)型第二晶體管；其輸入電極接受外部信號的第一通導(dǎo)型的第三晶體管及在半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間把第三晶體管連接在第一電源電位線和輸出結(jié)點之間的連接裝置。
根據(jù)權(quán)利要求2有關(guān)的發(fā)明，是相應(yīng)于在某一時間從第一邏輯電位變化為第二邏輯電位的外部信號，而產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路的半導(dǎo)體存儲裝置的輸入電路，此半導(dǎo)體存儲裝置的輸入電路配備有在半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間啟動，具有第一邏輯電位和第二邏輯電位之間的閾值電位，輸出外部信號的反相信號的第一倒相電路；在半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間以外的時間啟動，具有第一閾值電位和第二邏輯電位之間的第二閾值電位，輸出外部信號的反相信號的第二倒相電路；以及相應(yīng)于從第一及第二倒相電路中至少一種輸出第一邏輯電位，而產(chǎn)生內(nèi)部信號的邏輯電路；此外，根據(jù)權(quán)利要求3有關(guān)的發(fā)明，是相應(yīng)于在某一時間從第一邏輯電位變化為第二邏輯電位的外部信號，而產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路的半導(dǎo)體存儲裝置的輸入電路，它配備有具有第一邏輯電位和第二邏輯電位之間的第一閾值電位，輸出外部信號的反相信號的第一倒相電路；具有第一閾值電位和第二邏輯電位之間的第二閾值電位，輸出外部信號的反相信號的第二倒相電路；相應(yīng)于從第一及第二倒相電路中至少一種輸出第一邏輯電位，而產(chǎn)生內(nèi)部信號的第一邏輯電路；相應(yīng)于從第一及第二倒相電路兩者輸出第一邏輯電位，而產(chǎn)生內(nèi)部信號的第二邏輯電路；以及在半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間使第一邏輯電路與內(nèi)部電路相結(jié)合，而在其它時間使第二邏輯電路與內(nèi)部電路相結(jié)合的轉(zhuǎn)換裝置。
此外，根據(jù)權(quán)利要求4有關(guān)的發(fā)明，是相應(yīng)于在某一時間從第一邏輯電位變化為第二邏輯電位的外部信號，而產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路的半導(dǎo)體存儲裝置的輸入電路，它配備有用以按照外部信號產(chǎn)生內(nèi)部信號的串聯(lián)連接的第一及第二倒相電路；連接在電源電位線和第二倒相電路的輸入結(jié)點之間，其輸入電極接在第二倒相電路的輸出結(jié)點上，相應(yīng)于第二倒相電路的輸出從第一邏輯電位變化為第二邏輯電位而導(dǎo)通，并把第二倒相電路的輸出固定在第二邏輯電位的第一晶體管；與其輸入電極連接在第二倒相電路的輸出結(jié)點上的第一晶體管具有相同通導(dǎo)形式的第二晶體管；相應(yīng)于由半導(dǎo)體存儲裝置開始的數(shù)據(jù)的輸出，而輸出規(guī)定脈沖寬度的脈沖信號的脈沖發(fā)生裝置；以及只在由脈沖發(fā)生裝置輸出脈沖信號期間，把第二晶體管接到電源電位線和第二倒相電路輸入結(jié)點之間的連接裝置。
附圖的簡單說明

圖1說明本發(fā)明原理的方框圖。
圖2表示本發(fā)明實施例1的DRAM結(jié)構(gòu)的方框圖。
圖3表示圖2所示的DRAM的輸入緩沖器結(jié)構(gòu)的電路圖。
圖4表示本發(fā)明實施例2的DRAM的輸入緩沖器結(jié)構(gòu)的電路圖。
圖5表示本發(fā)明實施例3的DRAM的輸入緩沖器結(jié)構(gòu)的電路圖。
圖6表示本發(fā)明實施例4的DRAM的輸入緩沖器結(jié)構(gòu)的電路方塊圖。
圖7說明圖6所示的輸入緩沖器運行的時間圖。
圖8表示現(xiàn)有的DRAM輸入緩沖器結(jié)構(gòu)的電路圖。
圖9表示圖8所示的“或非”門結(jié)構(gòu)的電路圖。
符號說明1～4控制信號輸入端子，5行地址信號輸入端子群，6列地址信號輸入端子群，7數(shù)據(jù)輸入端子，8數(shù)據(jù)輸出端子，10內(nèi)部電路，11輸入緩沖器群，11a，30，40，60，80輸入緩沖器，12控制電路，12aOEM發(fā)生電路，13存儲單元陣列，14行地址緩沖器群，15行譯碼器，16列地址緩沖器群，17列譯碼器，18讀出放大器+輸入/輸出控制電路，19輸入/輸出電路，19a輸出緩沖器，20，31，32，41～43，61，81“或非”門，21～24，38，39，48，49，65～67，83，91，92P溝道MOS晶體管，25，26，93，94N溝道MOS晶體管，27，28，34～37，45～47，64，82反相器，33，34，62“與非”門，50，51傳輸門，63延遲電路。
發(fā)明的實施形式在說明實施例之前，首先說明本發(fā)明的原理。圖1表示讀出操作時的DRAM結(jié)構(gòu)方框圖。
參照圖1，輸入緩沖器11a根據(jù)外部信號/EXT而產(chǎn)生內(nèi)部信號/INT，并提供給內(nèi)部電路10。內(nèi)部電路10根據(jù)內(nèi)部信號/INT，將由存儲單元陣列讀出的數(shù)據(jù)，經(jīng)總信號輸入/輸出線對GIO提供給輸出緩沖器19a。包含在內(nèi)部電路10內(nèi)的OEM發(fā)生電路12a把允許輸出信號OEM在規(guī)定的時間提供給輸出緩沖器19a。輸出緩沖器19a，響應(yīng)允許輸出信號OEM，放大由內(nèi)部電路10提供的數(shù)據(jù)，并向外部輸出。
在此數(shù)據(jù)輸出期間，發(fā)生電源噪聲，輸入緩沖器11a易發(fā)生誤動作(VIL故障)。因此，本發(fā)明把允許輸出信號OEM提供給輸入緩沖器11a，為的是在輸入緩沖器11a的初級反相器的充電電流與放電電流之比隨允許輸出信號OEM而增大，或半鎖存電路的鎖存能力響應(yīng)允許輸出信號OEM而增大，從而防止了數(shù)據(jù)輸出期間輸入緩沖器11a的誤動作。
以下用圖詳細說明本發(fā)明。
實施形式1圖2表示本發(fā)明實施例1的DRAM結(jié)構(gòu)方框圖。參照圖1，這個DRAM裝備有控制信號輸入端子1～4，行地址信號輸入端子群5，列地址信號輸入端子群6，數(shù)據(jù)輸入端子7及數(shù)據(jù)輸出端子8。此外，這個DRAM還裝備有輸入緩沖器群11，控制電路12，存儲單元陣列13，行地址緩沖器群14，行譯碼器15，列地址緩沖器群16，列譯碼器17，讀出放大器+輸入/輸出控制電路18和輸入/輸出電路19。
輸入緩沖器群11包含有與各控制信號輸入端子1～4對應(yīng)設(shè)置的輸入緩沖器11a，通過控制信號輸入端子1～4把外部提供的控制信號ext/RAS，ext/CAS，ext/WE，ext/OE分別變換為內(nèi)部信號，提供給控制電路12?？刂齐娐?2基于由輸入緩沖器群11提供的內(nèi)部信號，選擇規(guī)定的工作模式，控制DRAM整體。
存儲單元陣列13包含多個存儲單元，各存儲1比特(bit)數(shù)據(jù)。各存儲單元配置在由行和列地址決定的規(guī)定地址上。
行地址緩沖器群14通過行地址信號輸入端子群5，把外部提供的行地址信號變換為內(nèi)部行地址信號，并提供給行譯碼器15。行譯碼器15，響應(yīng)由行地址緩沖器群14提供的內(nèi)部行地址信號，指定存儲單元陣列13的行地址。
列地址緩沖器群16，通過列地址信號輸入端子群6，把外部提供的列地址信號變換為內(nèi)部列地址信號并提供給列譯碼器17。列譯碼器17，響應(yīng)由列地址緩沖器群16提供的內(nèi)部列地址信號，指定存儲單元陣列13的列地址。
讀出放大器+輸入/輸出控制電路18把由行譯碼器15和列譯碼器17指定的地址的存儲單元連接到總信號輸入/輸出線對GIO的一端。
總信號輸入/輸出線對GIO的另一端連接到輸入/輸出電路19上。輸入/輸出電路19在寫入操作時，把從數(shù)據(jù)輸入端子7輸入的數(shù)據(jù)通過總信號輸入/輸出線對GIO，提供給所選擇的存儲單元，而在讀出操作時，由所選擇的存儲單元來的讀出數(shù)據(jù)，在數(shù)據(jù)輸出端子8上輸出。
順便指出，圖1的輸入緩沖器11a是包含在圖2的輸入緩沖器群11內(nèi)的電路。圖1的OEM發(fā)生電路12a是包含在圖2的控制電路12內(nèi)的電路，圖1的輸出緩沖器19a是包含在圖2的輸入/輸出電路19內(nèi)的電路，而圖1的內(nèi)部電路10表示除圖2的電路中的輸入緩沖器群11及輸入/輸出電路19以外的一切電路。
圖3是表示輸入緩沖器11a結(jié)構(gòu)的電路圖。參照圖3，此輸入緩沖器11a包含有P溝道MOS晶體管21～24，N溝道MOS晶體管25，26，以及反相器27，28而P溝道MOS晶體管21，22以及N溝道MOS晶體管25，26構(gòu)成“或非”門20。
P溝道MOS晶體管21和22串聯(lián)連接在電源線70和結(jié)點N22之間，N溝道MOS晶體管25和26并聯(lián)連接在結(jié)點N22和接地線71之間。MOS晶體管22和25的柵極兩者接收外部信號/EXT(ext/RAS，ext/CAS，ext/WE或ext/OE)。MOS晶體管21和26的柵極兩者都接地。
P溝道MOS晶體管23和24串聯(lián)連接在電源線70和結(jié)點N22之間。允許輸出信號OEM通過反相器27輸入到P溝道MOS晶體管23的柵極上。P溝道MOS晶體管24的柵極接到MOS晶體管22，25的柵極上。反相器28的輸入結(jié)點接到結(jié)點N22上，其輸出成為內(nèi)部信號/INT。
以下說明圖3所示的輸入緩沖器11a的工作。允許輸出信號OEM處在非激活電壓的“L”電平，在輸出緩沖器19a并不輸出數(shù)據(jù)期間，P溝道MOS晶體管23非導(dǎo)通。因此，當外部信號處于“H”電平時，結(jié)點N22的電荷通過N溝道MOS晶體管25流到接地線71，結(jié)點N22放電到“L”電平，內(nèi)部信號/INT成為“H”電平。此外，當外部信號/EXT處于“L”電平時，電荷由電源線70通過P溝道MOS晶體管21，22流入結(jié)點N22，結(jié)點N22充電到“H”電平，內(nèi)部信號/INT成為“L”電平。
此外，當允許輸出信號OEM成為活性化電平的“H”電平，在由輸出緩沖器19a輸出數(shù)據(jù)期間，P溝道MOS晶體管23導(dǎo)通。因此，在外部信號/EXT處于“H”電平時，結(jié)點N22的電荷通過N溝道MOS晶體管25流到接地線71，結(jié)點N22放電到“L”電平，內(nèi)部信號/INT成為“H”電平。此外，當外部信號/EXT到達“ L”電平時，電荷由電源線70通過P溝道MOS晶體管21，22，流入結(jié)點N22的同時，通過P溝道MOS晶體管23，24，電荷流入結(jié)點N22，結(jié)點N22充電到“H”電平，內(nèi)部信號/INT成為“L”電平。
在本實施例中，因為在數(shù)據(jù)輸出期間用于結(jié)點N22充電的晶體管由通常的一個(P溝道MOS晶體管22)增加到二個(P溝道MOS晶體管22和24)，充電能力增加，因此，即使在數(shù)據(jù)輸出期間，電源電位Vcc暫時降低，結(jié)點N22也可以充分充電。于是，即使在數(shù)據(jù)輸出期間，也可以促使內(nèi)部信號/INT穩(wěn)定地產(chǎn)生，能防止內(nèi)部電路10的誤動作。
實施例2圖4是表示本發(fā)明實施例2的DRAM的輸入緩沖器30的結(jié)構(gòu)的電路圖。
參照圖4，該輸入緩沖器30包含“或非”門31，32，“與非”門33，反相器34～37以及P溝道MOS晶體管38，39?！盎蚍恰遍T31的充電電流和放電電流之比設(shè)定為比“或非”門32的大。具體而言，“或非”門31充電用的P溝道MOS晶體管(見圖3的P溝道MOS晶體管21，22)的驅(qū)動能力也設(shè)定為比“或非”門32的大。換言之，“或非”門31對外部信號/EXT的閾值(VIL電平)也設(shè)定為比“或非”門32的閾值高?！盎蚍恰遍T31的閾值，在數(shù)據(jù)輸出期間，設(shè)定為最佳值，而“或非”門32的閾值，在上述時間之外的期間，設(shè)定為最佳值。
外部信號/EXT輸入到“或非”門31，32一個輸入結(jié)點。在允許輸出信號OEM通過反相器34輸入到“或非”門31的另一個輸入結(jié)點的同時，直接輸入到“或非”門32的另一個輸入結(jié)點?！盎蚍恰遍T31的輸出，通過反相器35，輸入到“與非”門33的一個輸入結(jié)點。P溝道MOS晶體管38接在電源線70和反相器35的輸入結(jié)點之間，其柵極接收反相器35的輸出。反相器35和P溝道MOS晶體管38構(gòu)成半鎖存電路?！盎蚍恰遍T32的輸出通過反向器36輸入到“與非”門33的另一個輸入結(jié)點。P溝道MOS晶體管39接在電源線70和反相器36的輸入結(jié)點之間，其柵極接收反相器36的輸出。反相器36和P溝道MOS晶體管39構(gòu)成半鎖存電路?！芭c非”門33的輸出，輸入到反相器37上。反相器37的輸出構(gòu)成內(nèi)部信號/INT。
以下說明圖4所示輸入緩沖器30的工作。允許輸出信號OEM處在“L”電平，在輸出緩沖器19未輸出數(shù)據(jù)期間，“或非”門31的輸出固定在“L”電平，“與非”門33，相對反相器36的輸出，作為反相器運行。而“或非”門32，相對外部信號/EXT，作為反相器運行。因此，當外部信號/EXT處于“H”電平時，“或非”門32的輸出結(jié)點N32放電到“L”電平，內(nèi)部信號/INT成為“H”電平。當外部信號/EXT成為“L”電平時，“或非”門32的輸出結(jié)點N32充電到“H”電平，而內(nèi)部信號/INT到達“L”電平。
在允許輸出信號OEM處于“H”電平，輸出緩沖器19a輸出數(shù)據(jù)期間，“或非”門32的輸出固定在“L”電平，“與非”門33相對反相器35的輸出，作為反相器運行，而“或非”門31相對外部信號/EXT，作為反相器運行。因此，當外部信號/EXT處在“H”電平時，“或非”門31的輸出結(jié)點N31放電到“L”電平，內(nèi)部信號/INT到達“H”電平。此外，當外部信號/EXT到達“L”電平時，“或非”門31的輸出結(jié)點N31充電到“H”電平，內(nèi)部信號/INT到達“L”電平。
在本實施例中，在數(shù)據(jù)輸出期間，使用大比值的“或非”門31，在其它時間，使用小比值的“或非”門32，所以，在各個期間，內(nèi)部信號/INT能穩(wěn)定地產(chǎn)生，防止了內(nèi)部電路10的誤動作。
實施例3圖5是表示本發(fā)明實施例3的DRAM輸入緩沖器40結(jié)構(gòu)的電路圖。
參照圖5，這個輸入緩沖器40包含有“或非”門41～43，“與非”門44，反相器45～47，P溝道MOS晶體管48，49以及傳輸門50，51。設(shè)定“或非”門41的充電電流與放電電流的比率也比“或非”門42的大。
“或非”門41，42各自的一個輸入結(jié)點都接收外部信號/EXT，各自的另一個輸入結(jié)點都接地?！盎蚍恰遍T41的輸出通過反相器45，輸入到“或非”門43和“與非”門44的一個輸入結(jié)點。“或非”門42的輸出通過反相器46，輸入到“或非”門43以及“與非”門44的另一個輸入結(jié)點。P溝道MOS晶體管48接在電源線70和反相器45的輸入結(jié)點之間，其柵極接收反相器45的輸出。P溝道MOS晶體管49接在電源線70和反相器46的輸入結(jié)點之間，其柵極接收反相器46的輸出。
傳輸門50接在“或非”門43的輸出結(jié)點和反相器47的輸入結(jié)點之間，它在P溝道MOS晶體管一側(cè)柵極50a接收信號OEM，而它在N溝道MOS晶體管一側(cè)的柵極50b接收信號OEM的反相信號/OEM。傳輸門51接在“與非”門44的輸出結(jié)點和反相器47的輸入結(jié)點之間，它在P溝道MOS晶體管一側(cè)的柵極51a接收信號OEM的反相信號/OEM，而它在N溝道MOS晶體管一側(cè)的柵極51b接收信號OEM。反相器47的輸出成為內(nèi)部信號/INT。
以下說明圖5所示的緩沖器40的運行。允許輸出信號OEM處在“L”電平，在輸出緩沖器19a未輸出數(shù)據(jù)期間，傳輸門50導(dǎo)通，而傳輸門51不導(dǎo)通。因此，外部信號/EXT到達“L”電平，“或非”門41，42的輸出都成為“H”電平時，內(nèi)部信號/INT成為“L”電平。
此外，在允許輸出信號OEM處在“H”電平，輸出緩沖器19a輸出數(shù)據(jù)期間，傳輸門51導(dǎo)通，傳輸門50非導(dǎo)通。因此，外部信號/EXT成為“L”電平，“或非”門41，42的輸出中至少有一個成為“H”電平時，內(nèi)部信號/INT成為“ L”電平。
在本實施例中，除了可以獲得與實施例2相同效果外，在數(shù)據(jù)輸出期間可以迅速地把內(nèi)部信號/INT提供給內(nèi)部電路10，而在其它時間，可以把內(nèi)部信號可靠地提供給內(nèi)部電路10。
實施例4圖6是表示本發(fā)明實施例4的DRAM的輸入緩沖器60結(jié)構(gòu)的電路方框圖。
參照圖6，這個輸入緩沖器60包含“或非”門61，“與非”門62，延遲電路63，反相器64以及P溝道MOS晶體管65～67?！盎蚍恰遍T61的一個輸入結(jié)點接收外部信號/EXT，而另一個輸入結(jié)點接地，其輸出，輸入到反相器64上。反相器64的輸出成為內(nèi)部信號/INT。
P溝道MOS晶體管65接在電源線70和反相器60的輸入結(jié)點N61之間，其柵極接收反相器64的輸出。P溝道MOS晶體管67，66串聯(lián)連接在電源線70和反相器64的輸入結(jié)點N61之間，P溝道MOS晶體管66的柵極接收反相器64的輸出。
信號OEM，通過延遲電路63，輸入到“與非”門62的一個輸入結(jié)點上，同時，直接輸入到“與非”門62的另一個輸入結(jié)點上?！芭c非”門62的輸出62輸入到P溝道MOS晶體管67的柵極上。
延遲電路63包含串聯(lián)連接的奇數(shù)個反相器，其延遲時間為5ns?！芭c非”門62和延遲電路63構(gòu)成脈沖發(fā)生電路，相應(yīng)于信號OEM由“L”電平上升到“H”電平(如圖7所示)，輸出脈沖寬度為5ns的負脈沖。
以下說明這個輸入緩沖器60的運行。允許輸出信號OEM處于“L”電平，在輸出緩沖器19a未輸出數(shù)據(jù)期間，“與非”門62的輸出62達到“H”電平，P溝道MOS晶體管63成為非導(dǎo)通。這時，輸入緩沖器60成為與圖8所示的現(xiàn)有輸入緩沖器80相同的結(jié)構(gòu)。
其次，當允許輸出信號OEM由“L”電平上升到“H”電平，輸出緩沖器19a開始輸出數(shù)據(jù)時，“與非”門62輸出負脈沖，在5ns時間，P溝道MOS晶體管導(dǎo)通。所以在這5ns期間，外部信號/EXT由“H”電平下降到“L”電平時，反相器64的輸入結(jié)點N61通過P溝道MOS晶體管65和P溝道MOS晶體管66，67兩個通道充電。在經(jīng)過5ns之后，P溝道MOS晶體管67成為非導(dǎo)通，反相器64的輸入結(jié)點N61的充電只經(jīng)過P溝道MOS晶體管65進行。
采用本實施例，由數(shù)據(jù)輸出開始，在5ns時間內(nèi)，為反相器64的輸入結(jié)點N61充電用的晶體管由一般一只(P溝道MOS晶體管65)增加到二只(P溝道MOS晶體管65和66)，充電能力增加，因此，即使在此期間，電源電位Vcc下降，也可以對反相器64的輸入結(jié)點N61充分充電。因此，內(nèi)部信號/IND可以穩(wěn)定地產(chǎn)生，防止了內(nèi)部電路的誤動作。
如上所述，在權(quán)利要求1所涉及的發(fā)明中，設(shè)置充電用的第一和第三晶體管及放電用的第二晶體管，通常只使用第一和第二晶體管，在數(shù)據(jù)輸出期間使用第一～第三晶體管。因此，即使在數(shù)據(jù)輸出期間電源電位暫時下降，也能對輸出結(jié)點充分充電。從而能穩(wěn)定地產(chǎn)生內(nèi)部信號，能防止內(nèi)部電路的誤動作。
此外，在與權(quán)利要求2有關(guān)的發(fā)明中，設(shè)置有在數(shù)據(jù)輸出期間被激活的輸出容易反相的第一反相電路以及在其它時間被激活的輸出難以反相的第二反相電路，相應(yīng)于第一及第二反相電路中至少一種電路的輸出反相，而產(chǎn)生內(nèi)部信號。所以，即使在輸出數(shù)據(jù)期間電源電位暫時下降，也可以按照第一倒相電路的輸出穩(wěn)定地產(chǎn)生內(nèi)部信號，能防止內(nèi)部電路的誤動作。
在權(quán)利要求3所涉及的發(fā)明中，設(shè)置有輸出容易倒相的第一倒相電路和輸出難以倒相的第二倒相電路，在數(shù)據(jù)輸出期間，對應(yīng)于第一和第二倒相電路的輸出中至少一個輸出倒相而產(chǎn)生內(nèi)部信號在其他期間對應(yīng)于第一和第二倒相電路兩者的輸出都倒相而產(chǎn)生內(nèi)部信號。因此，即使在數(shù)據(jù)輸出期間電源電位暫時下降，也能按照第一倒相電路的輸出穩(wěn)定地產(chǎn)生內(nèi)部信號，能防止內(nèi)部電路誤動作。
在權(quán)利要求4所涉及的發(fā)明中，設(shè)置有用以使半鎖存電路的輸入結(jié)點充電的第一和第二晶體管，在開始輸入數(shù)據(jù)中輸出脈沖信號的脈沖發(fā)生裝置，在脈沖發(fā)生裝置輸出脈沖期間使用第一和第二晶體管，在其它期間只使用第一晶體管。因此即使在數(shù)據(jù)輸出開始時電源電位暫時下降，半鎖存電路的輸入結(jié)點也能充分充電。因而能穩(wěn)定地產(chǎn)生內(nèi)部信號，能防止內(nèi)部電路的誤動作。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置的輸入電路，它按照在某一時刻由第一邏輯電位變化到第二邏輯電位的外部信號而產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路，本發(fā)明所述的半導(dǎo)體存儲裝置的輸入電路包括連接在第一電源電位線和輸出結(jié)點之間，其輸入電極接收上述外部信號，相應(yīng)于上述外部信號從上述第一邏輯電位變化到上述第二邏輯電位而導(dǎo)通的第一通導(dǎo)型的第一晶體管；連接在與上述第一電位線相異的第二電源電位線和上述輸出結(jié)點之間，其輸入電極接收上述外部信號，相應(yīng)于上述外部信號從上述第一邏輯電位變化到上述第二邏輯電位而成為非導(dǎo)通的第二通導(dǎo)型的第二晶體管；在其輸入電極接收上述外部信號的第一通導(dǎo)型的第三晶體管；以及在上述半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間，把上述第三晶體管連接在上述第一電源電位線和上述輸出結(jié)點之間的連接裝置。
2.一種半導(dǎo)體存儲裝置的輸入電路，它按照在某一時間由第一邏輯電位變化到第二邏輯電位的外部信號產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路，本發(fā)明所述的半導(dǎo)體存儲裝置的輸入電路包括在上述半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間啟動的第一倒相電路，它具有在上述第一邏輯電位和上述第二邏輯電位之間的第一閾值電位，并輸出上述外部信號的反相信號，在上述半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間之外的期間啟動的第二倒相電路，它具有在上述第一閾值電位和上述第二邏輯電位之間的第二閾值電位，并輸出上述外部信號的反相信號，以及由上述第一及第二倒相電路中至少一種電路產(chǎn)生與上述第一邏輯電位的輸出相應(yīng)的上述內(nèi)部信號的邏輯電路。
3.一種半導(dǎo)體存儲裝置的輸入電路，它按照在某一時刻由第一邏輯電位變化到第二邏輯電位的外部信號產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路，它包括具有上述第一邏輯電位和上述第二邏輯電位之間的第一閾值電位，輸出上述外部信號的反相信號的第一倒相電路；具有上述第一閾值電位和上述第二邏輯電位之間的第二閾值電位，輸出上述外部信號的反相信號的第二倒相電路；相應(yīng)于由上述第一及第二倒相電路中至少一種輸出的上述第一邏輯電位，而產(chǎn)生上述內(nèi)部信號的第一邏輯電路，相應(yīng)于由上述第一及第二倒相電路兩者輸出的上述第一邏輯電位，而產(chǎn)生上述內(nèi)部信號的第二邏輯電路；以及轉(zhuǎn)換裝置，其功能為在上述半導(dǎo)體存儲裝置的數(shù)據(jù)輸出期間，使上述內(nèi)部電路與上述第一邏輯電路結(jié)合，而在其它期間，使上述內(nèi)部電路與上述第二邏輯電路結(jié)合。
4.一種半導(dǎo)體存儲裝置的輸入電路，它按照在某一時間從第一邏輯電位變化到第二邏輯電位的外部信號，產(chǎn)生內(nèi)部信號，并把這個內(nèi)部信號提供給內(nèi)部電路；它包括串聯(lián)連接的第一和第二倒相電路；用于按照上述外部信號產(chǎn)生上述內(nèi)部信號，連接在規(guī)定的電位線和上述第二倒相電路輸入結(jié)點之間，其輸入電極接到上述第二倒相電路的輸入結(jié)點上，相應(yīng)于上述第二倒相電路的輸出從上述第一邏輯電位變化為上述第二邏輯電位而導(dǎo)通，并把上述第二倒相電路的輸出固定在上述第二邏輯電位的第一晶體管；其輸入電極接到上述第二倒相電路的輸出結(jié)點上并具有與上述第一晶體管相同通導(dǎo)形式的第二晶體管；相應(yīng)于從上述半導(dǎo)體存儲裝置開始輸出數(shù)據(jù)，而輸出具有規(guī)定脈沖寬度的脈沖信號的脈沖發(fā)生裝置，以及只在由上述脈沖裝置輸出上述脈沖信號期間，把上述第二晶體管連接在上述電源電位線和上述第二倒相電路的輸入結(jié)點之間的連接裝置。
全文摘要
即使在數(shù)據(jù)輸出期間也能提供穩(wěn)定運行的半導(dǎo)體存儲裝置的輸入電路。P溝道MOS晶體管24和23串聯(lián)連接在輸入緩沖器11a的“或非”門20的輸出結(jié)點N22和電源線70之間。MOS晶體管24的柵極接收外部信號/EXT，MOS晶體管23的柵極接收允許輸出信號的反相信號。在數(shù)據(jù)輸出期間，信號OEM成為“H”電平，MOS晶體管23導(dǎo)通，因此，在數(shù)據(jù)輸出期間，即使電源電位Vcc低下，也可以對結(jié)點N22充分充電，可以穩(wěn)定地產(chǎn)生內(nèi)部信號/INT。
文檔編號H03K19/01GK1166725SQ96121880
公開日1997年12月3日 申請日期1996年12月5日 優(yōu)先權(quán)日1996年5月24日
發(fā)明者山岡茂, 池田豐 申請人:三菱電機株式會社