專利名稱：接口電路和設定其確定電平的方法
技術領域：
本發(fā)明涉及用于處理小幅度信號的接口電路。
近年來，CPU的工作速度正在提高，經(jīng)常在CPU和存儲器或外部設備之間傳送數(shù)百MHz的信號。然而，在0-5V系統(tǒng)的現(xiàn)有邏輯電路中，輸出不能跟隨輸入，或需要高功率來跟隨，導致大量不希望的噪聲輻射或終端反射波。為解決該問題，需要設置被稱為LVTTL(低壓晶體管晶體管邏輯電路)或SSTL(短系列終端邏輯電路)的接口電路用來在設備的輸入／輸出部分處理小幅度高速信號并將其連接到內部邏輯電路?；贚VTTL的信號具有以1．4V參考電壓為中心的±0．6V的幅度?；赟STL標準的信號具有以1．5V參考電壓為中心的±0．2V的幅度。
象CPU或存儲器這樣的設備目前經(jīng)常用在諸如便攜式個人計算機之類的電池驅動設備中。這種裝置的電池電壓通常為6V，近來降低到4．5V或3V。因此，也需要該設備在低壓下工作，因此必須設計該設備即使在設備中穩(wěn)定的內部電源電壓低到3．3V或2V時也能工作。
圖8示出這種接口電路(下文稱之為現(xiàn)有技術1)的結構。參考圖8，參考符號P1至P4表示p型晶體管；N1至N3表示N型晶體管。在圖8中，3．3V的電壓作為電源電壓Vcc。設定1．4V的參考電壓VREF。將要輸入的輸入信號IN的幅度是VREF±0．6V。
下面將描述圖8所示電路中的連接關系。
p型晶體管P1和P3的源極連接到電源，柵極連接到省電信號PD，漏極分別連接到構成電流鏡像的p型晶體管P2和P4的源極。構成電流鏡像的p型晶體管P2和P4的柵極連接到晶體管P2的漏極。n型晶體管N1的漏極連接到晶體管P2的漏極，柵極連接到參考電壓，源極接地。n型晶體管N2的漏極連接到晶體管P4的漏極和輸出端OUT，柵極連接到輸入端IN，源極接地。n型晶體管N3的漏極連接到輸出端OUT，柵極連接到省電信號PD，源極接地。
下面描述圖8所示電路的工作。
晶體管P1、P3、和N3防止該接口電路在不工作或備用狀態(tài)流過電流。這些晶體管的控制信號從CPU(未示出)或類似裝置輸出。當省電信號PD為高電平時，晶體管P1和P3截止，而晶體管N3導通。沒有電流流過接口電路，輸出端OUT被設定在低電平。另一方面，當省電信號PD為低電平時，晶體管P1和P3導通，而晶體管N3截止。跟隨輸入信號IN的信號從輸出端OUT輸出接入例如存儲電路(未示出)。在下面的描述中，假設省電信號PD為低電平，即晶體管P1和P3導通，而晶體管N3截止，除非另外指明。
將例如1．4V的參考電壓VREF輸入到晶體管N1的柵極，與該電壓對應的電流流入漏極。晶體管P2和P4的柵極連接到晶體管P2的漏極以構成所謂的電流鏡像電路。通過該結構，從晶體管P4的漏極輸出與晶體管N1的漏極電流成正比的電流。
輸入信號IN輸入到晶體管N2的柵極。當輸入信號IN具有等于或低于1．4V參考電壓VREF的電壓時，晶體管N2的電流引出能力低于晶體管P4的電流供給能力。因此，輸出端OUT設定在高電平。當接收的輸入信號IN的電平等于或高于1．4V參考電壓VREF時，晶體管N2的電流引出能力高于晶體管P4的電流供給能力。因此輸出端OUT設定在低電平。
在圖8所示的接口電路中，內部電源電壓Vcc趨于約2V，以便即使在相對低的電池電壓下也允許工作。
在現(xiàn)有技術1中，晶體管P1和P2串聯(lián)在晶體管N1的漏極和電源之間。這樣產(chǎn)生與晶體管P1和P2的閾值VT總和對應的電壓降，因此晶體管N1的漏極電壓低于電源電壓。另一方面，根據(jù)該標準將參考電壓VREF設定在1．4V并且不能改變。如果晶體管P1和P2的閾值VT改變并超過0．3V，晶體管N1的漏極電壓則變得低于1．4V，晶體管N1不能工作，這種情況同樣適應于晶體管N2。
為允許在這種情況下工作并同時滿足接口電路的DC特性，必須增加晶體管P2與晶體管N1的門信號(門區(qū))寬度比和晶體管P4與晶體管N2的門信號寬度比。
然而，當晶體管P4的門區(qū)增加以使DC工作點最佳時，晶體管N2漏極側的寄生電容增加，使得接口電路不能高速工作。
這樣會延遲從接口電路對諸如存儲電路之類的內部電路的存取。當輸入200MHz的高速信號作為輸入信號IN時，接口電路不能工作。還提出了另一個問題。
輸入信號的參考電壓依據(jù)該線路結構改變并設定在1V、1．4V、或1．5V。常規(guī)地，在一個設備中形成了各種線路結構的接口電路并根據(jù)需要切換。然而，必須在輸入／輸出端的單元中設置接口電路。當在具有許多輸入／輸出端的設備中形成對應于各種線路結構的電路時，芯片尺寸增加。因此，需要使接口電路可與任何線路結構兼容。
為滿足該要求，在日本專利特開No．7-240679(下文稱之為現(xiàn)有技術2)中，響應參考電壓中的變化改變差動放大電路的恒定電流量，從而防止即使在參考電壓升高時電路電流增加。
日本專利特開No．5-67951(下文稱之為現(xiàn)有技術3)中公開了另一種已知裝置，通過低通濾波器對來自接口電路的輸出積分，并反饋積分電壓。該結構即使在輸入信號的DC電平或輸入電路的閾值電壓變化時也允許進行自校正。
雖然現(xiàn)有技術2公開了即使在參考電壓改變時保持電流消耗恒定的技術，但沒有公開針對電源電壓降低的測量。一般來說，當電源電壓降低時，恒流電路的電流降低，差動放大電路的增益下降，高頻特性的響應時間也延長。
在現(xiàn)有技術3中，即使在參考電壓下降時允許校正到最佳工作點。然而，在該設備工作時，低通濾波器或反饋電路必須保持工作，導致能耗增加。
本發(fā)明的第一個目的是提供一種接口電路，用于即使在接口電路的內部電源電壓降低時也能輸出跟隨高速輸入信號的輸出信號。
本發(fā)明的第二個目的是提供一種接口電路，即使在晶體管特性改變時也能允許自校正到最佳工作點。
本發(fā)明的第三個目的是提供一種接口電路，即使在采用不同參考電壓的多個傳輸線路中也能允許自校正到最佳工作點。
本發(fā)明的第四個目的是提供一種接口電路，即使在自校正時也能防止功耗增加。
為實現(xiàn)上面的目的，根據(jù)本發(fā)明提供一種接口電路，包括分別具有一個電流輸入端和一個電流輸出端的第一和第二電流鏡像電路；一個具有第一晶體管的第一輸入電路，第一晶體管具有輸入輸入信號的柵極和連接到第一電流鏡像電路的電流輸出端的漏極；一個具有第二晶體管的第二輸入電路，第二晶體管具有輸入預定參考電壓的柵極和連接到第二電流鏡像電路的電流輸出端的漏極；和連接到電流輸入端的參考設定裝置，用于將流入電流輸出端的電流量設定為第一晶體管的邏輯確定電平。


圖1是根據(jù)本發(fā)明第一實施例的接口電路的電路圖；圖2是根據(jù)第二實施例的接口電路的方框圖；圖3是圖2所示接口電路的電路圖；圖4A至4P是圖3所示電路各個部分的工作定時圖。
圖5是根據(jù)第三實施例的接口電路的電路圖；圖6A至6P是圖5所示電路各個部分的工作定時圖。
圖7是根據(jù)第四實施例的接口電路的方框圖；圖8是常規(guī)接口電路的電路圖。
下面將參考附圖描述本發(fā)明。
圖1示出根據(jù)本發(fā)明第一實施例的接口電路。在圖1所示的電路中，一對p型晶體管P2和P4構成一個電流鏡像電路。晶體管P2和P4的源極連接到電源。晶體管P2和P4的柵極相互連接并且還連接到晶體管P2的漏極。晶體管P2的漏極被稱為電流輸入端，晶體管P4的漏極被稱為電流輸出端。
下面將描述圖1所示電路中的連接關系。
p型晶體管P2和P4的漏極分別連接到一對n型晶體管N1和N2的漏極。晶體管N2的漏極也連接到輸出端OUT。晶體管N1的柵極連接到參考電壓VREF端。晶體管N2的柵極連接到輸入信號IN端。晶體管N1和N2的源極分別連接到n型晶體管N11和N12的漏極。n型晶體管N11和N12的源極接地，這些晶體管的柵極通過一個倒相器IN1連接到省電信號PD端。p型晶體管P5的漏極連接到電源，柵極連接到晶體管N12的柵極，源極連接到輸出端OUT。晶體管P2、N1、和N11構成第一串聯(lián)電路(第一電路)，晶體管P4、N2、和N12構成第二串聯(lián)電路。
在該接口電路中，用于根據(jù)信號PD設定接口電路為工作或不工作狀態(tài)的電路電流截止晶體管N11和N12串聯(lián)(級連的)到分別用于接收參考電壓VREF和輸入信號IN的n型晶體管N1和N2。晶體管N11和N12的每一個由一個n型晶體管構成。
參考標號P5表示p型晶體管；IN1表示倒相器。圖1中，信號PD設定電路處在不工作狀態(tài)并被稱為備用信號，電流截止信號，或省電信號。該信號PD在設備中或設備外，即CPU側產(chǎn)生。
下面將描述圖1中所示接口電路的工作。
當省電信號PD為高電平時，來自倒相器IN1的輸出被設定為低電平，以使晶體管N11和N12截止，沒有電流流過第一和第二串聯(lián)電路。結果是，可降低不工作狀態(tài)下的電流消耗。此時，p型晶體管P5導通以防止來自處在不工作狀態(tài)中的輸出端OUT的輸出中的變化。
另一方面，當省電信號PD為低電平時，來自倒相器IN1的輸出被設定為高電平，以使晶體管N11和N12二者導通。所希望的電流流過第一和第二串聯(lián)電路。由于p型晶體管P5截止，來自第二串聯(lián)電路的輸出直接輸出到輸出端OUT。下面說明其操作，除非另有說明，否則即假設省電信號PD處在低電平，即處在工作狀態(tài)下。
當參考電壓VREF輸入到晶體管N1的柵極時，與晶體管N1的特性對應的漏極電流流過。該電流輸入到由晶體管P2和P4構成的電流鏡像電路的電流輸入端n1，并從電流輸出端n2輸出與該電流成正比的電流。通過改變晶體管P2與晶體管P4的尺寸比可自由選擇電流輸入端n1處的電流i1與電流輸出端n2處的電流i2之比。這種情況下，假設流過具有相同值的電流。
接下來，輸入信號輸入到輸入端IN。當輸入信號的電壓低于參考電壓VREF時，流入晶體管N2的電流小于電流i2，因此輸出設定在高電平。反之，當輸入電壓IN高于參考電壓VREF時，流入晶體管N2的電流高于電流i2，因此輸出設定在低電平。
通過該結構，即使由晶體管P2、N1、和N11構成的第一電路的電源電壓(內部電源電壓)Vcc變?yōu)槔缂s2V這樣低，晶體管N1的漏極電壓僅下降p型晶體管P2的閾值電壓VT。為此，即使在閾值VT改變?yōu)?．3V時，可確保1．7V的電壓作為晶體管N1的漏極電壓，并可防止柵極和漏極之間的電壓倒相。這也適用于晶體管N2。因此，可輸出跟隨高速輸入信號IN的輸出信號OUT。
由于n型晶體管N1和N11組以及n型晶體管N2和N12組的每一個具有n級聯(lián)結構，可降低構成第一電路的晶體管P2與晶體管N1的門信號寬度比。因此，可獲得跟隨高速輸入信號IN的輸出信號，應指出，電源電壓Vcc被設定為3．3或2V。
在SSTL中，將要提供給第一電路的晶體管N1的參考電壓VREF必須設定在1．5V，在1．3至1．7V的范圍內。另外，將要輸入的輸入信號IN的幅度必須是VREF±0．2V。
晶體管N1和N2不采用差動放大線路，但分別通過獨立晶體管N11和N12接地。在晶體管N1和N2的源極共同連接到低電流晶體管的結構中，當噪聲疊加在輸入到晶體管N2的輸入端IN的信號上時，噪聲通過晶體管N1和N2的源極傳送到晶體管N1的柵極，然后通過參考電壓互連線傳送到另一個接口電路。這樣改變了參考電壓，導致錯誤工作。在該實施例的接口電路中，由于晶體管N1和N2獨立接地，噪聲很難傳送到參考電壓側，因此不容易產(chǎn)生錯誤操作。
另外，晶體管P2和P4或晶體管N1和N2不必具有相同尺寸。由于與輸出驅動能力無關的晶體管P2和N1可比晶體管P4和N2小，可減小芯片尺寸。此外，由于晶體管N1和N2獨立接地。與差動放大線路相比可便于設計。
圖2示出根據(jù)第二實施例的接口電路。通過設定接口電路的最佳工作點，即使在電源電壓降低或參考電壓與另一種信號線路相對應改變時可輸出跟隨高速輸入信號的信號。
在圖2的方框圖中，參考標號1表示作為接口電路的輸入電路(第一輸入電路)；2表示仿真輸入電路(第二輸入電路)；3表示校正電路；4表示調節(jié)電路；5表示參考電壓產(chǎn)生電路；6表示控制電路；7表示用于產(chǎn)生時鐘信號的振蕩電路；8表示最佳值保持電路；9表示緩沖電路。用于產(chǎn)生所希望電壓VREF2的參考電壓產(chǎn)生電路5與第一實施例中的參考電壓VREF起不同作用。具體地說，電壓VREF2提供給仿真輸入電路2的輸入端作為預定參考電壓。然而，參考電壓VREF2還輸入到校正電路3和調節(jié)電路4以限定流入每個晶體管陣列(后面描述)的電流量。因此，電壓VREF2不必總是后面電路的參考電壓。
調節(jié)電路4不必總是具有與校正電路3相同的結構。
仿真輸入電路2具有幾乎與輸入電路1相同的結構。由仿真輸入電路2、緩沖電路9、最佳值保持電路8、校正電路3、和調節(jié)電路4構成的電路組向輸入電路1提供最佳校正電流值REFFL2作為工作電流。
接收到輸入信號SGIN時，輸入電路1根據(jù)由校正電路3校正的電流值REFFL2在輸入信號SGIN的高電平和低電平之間辨別，并輸出一個輸出信號SGOUT。
接口電路有三個工作步驟。
在第一步驟，接口電路在操作開始找到最佳工作點。在第二步驟中，為校正電路設定最佳工作點。在第三步驟，仿真輸入電路2停止其工作，輸入電路1開始正常工作。
下面將描述第一步驟。
當電源接通時，復位信號RST反相，控制電路6截止時鐘停止信號CLKST，以使振蕩電路7開始其工作，輸出時鐘信號CLKIN?？刂齐娐?開始向最佳值保持電路8提供時鐘CLK并反相省電信號PD1以便將仿真輸入電路2設定在工作狀態(tài)中。
最佳值保持電路8由n個數(shù)據(jù)鎖存電路構成并具有n個二進制輸出端DFF1至DFFn。最佳值保持電路8初始設定在隨機輸出狀態(tài)。調節(jié)電路4根據(jù)最佳值保持電路8的輸出值確定從仿真輸入電路2的電流輸入端流入的電流量REFFL1。
與輸入信號SGIN的信號線路圖對應的參考電壓VREF2輸入到仿真輸入電路2的輸入端，由調節(jié)電路4調節(jié)的電流量REFFL1輸入到仿真輸入電路2的電流輸入端。仿真輸入電路向輸出端INFL1輸出高電平或低電平信號。例如，當規(guī)定參考電壓VREF2輸入到晶體管N2′的柵極，并且經(jīng)調節(jié)的電流量REFFL1大于在最佳工作點的電流值時，輸出一高電平信號；否則，輸出低電平信號。對輸出INFL1倒相并通過緩沖電路9放大和輸入到最佳值保持電路8作為信號DFFIN。當時鐘CLK升高時，由最佳值保持電路8保持信號DFFIN，輸出DFF1至DFF7分別移位到DFF2至DFF8。
用信號DFFIN重寫最佳值保持電路8的n個二進制輸出DFF1至DFFn之一，在該狀態(tài)下，再次設定調節(jié)電路4以改變電流量REFFL1。在該狀態(tài)下，再次確定來自仿真輸入電路2的輸出INFL1是高電平還是低電平，將所調節(jié)的信號DFFIN通過緩沖電路9輸入到最佳值保持電路8。在時鐘CLK的上升沿存儲校正的信號DFFIN。
通過重復該操作至少n次，工作點可集中到最佳工作點，第一步驟結束。通過對時鐘CLK計數(shù)預定次數(shù)產(chǎn)生結束信號。作為替換，在存儲器中，電源接通后檢測到信號RAS中第一次改變時可產(chǎn)生結束信號。
在第二步驟中，在第一步驟中獲得的來自最佳值保持電路8的輸出被傳送到校正電路3，與電流量REFFL1相等的電流量REFFL2流到校正電路3。
在第三步驟中，為校正電路3設定的最佳電流量REFFL2提供給輸入電路1，在最佳工作點確定輸入信號SGIN的邏輯電平，并從輸出端SGOUT輸出該結果?？刂齐娐?倒相時鐘控制信號CLKST，以使振蕩電路7停止振蕩并且還倒相省電信號PD1，以便將仿真輸入電路2設定在不工作狀態(tài)。
為重新開始第一至第三步驟，從CPU或類似裝置輸入與復位信號RST對應的信號。通過該操作，可對時鐘停止信號CLKST和省電信號PD1倒相以再次進行校正操作。
如上所述，當根據(jù)給定的電源電壓或參考電壓將工作點校正到最佳點時，可由高頻信號滿意地操作接口電路。
在現(xiàn)有技術3中，由于是進行模擬校正，反饋電路必須一直保持工作，導致電路的功耗增加。在第二實施例中，在限定的電源接通周期中進行檢測校正量的操作或從備用狀態(tài)恢復。在剩余周期中，由省電功能截止流到仿真輸入電路2的電流，故此幾乎不增加電流消耗。另外，曾經(jīng)檢測的校正量數(shù)字化地存儲在最佳值保持電路8中并且在整個時間中不改變。
圖3示出圖2所示接口電路的細節(jié)。在圖3中，除由p型晶體管P2和P4構成的第一電流鏡像電路的電流輸入端連接到校正電路3的輸出REFFL2外，輸入電路1與圖8所示的常規(guī)接口電路具有相同結構。輸入電路1具有四個p型晶體管P1至P4、兩個n型晶體管N1和N2、和一個倒相器IN2。電源電壓Vcc提供給晶體管P1和P3的源極。省電信號PD2提供給晶體管P1的柵極。參考電壓VREF2提供給晶體管N1的柵極，從晶體管N1的漏極輸出預定電流。由校正電路3將該漏極，即電流鏡像電路的電流輸入端校正到最佳電流量REFFL2。通過該操作，校正了電流鏡像電路的電流量，流到晶體管P2的電流量為最佳。即使施加到第一電路的晶體管N1的內部電壓降低，晶體管P4導通，以便向晶體管N2提供工作電壓。這種情況下，當信號SGIN輸入到晶體管N2的柵極時，晶體管N2根據(jù)校正電流量REFFL2確定輸入信號SGIN的電平?？赏ㄟ^倒相器IN2從漏極，即晶體管P4和N2之間的連接點輸出跟隨輸入信號SGIN的信號SGOUT。
仿真輸入電路2具有四個p型晶體管P1′至P4′和兩個n型晶體管N1′和N2′，與輸入電路1一樣。而在該仿真輸入電路2中，電源電壓Vcc提供給晶體管P1′和P3′的源極，省電信號PD1提供給P1′和P3′的柵極。晶體管P1′和P3′的漏極分別連接到晶體管N1′和N2′的漏極。參考電壓VREF2提供給晶體管N1′和N2′的柵極，并從漏極輸出預定電流。由調節(jié)電路4調節(jié)構成具有晶體管P2′和P4′的第二電流鏡像電路的晶體管P2′的漏極電流并作為電流量REFFL1給出。經(jīng)校正的電流還流到電流鏡像電路的電流輸出端，即晶體管P4′的漏極，然后流到晶體管N2′。一般來說，晶體管P2′或P4′的源極和漏極之間的電壓降取決于漏極電流，并隨著漏極電流變大而變小。因此，當電源電壓Vcc降低，并且流到電流鏡像電路的電流較小時，晶體管N1′和N2′的漏極電壓降低以停止電路的工作。該狀態(tài)下，當所調節(jié)的電流量REFFL1為0時，由于參考電壓VREF2連接到晶體管N2′的柵極，從晶體管N2′的漏極引出一些電流。由于來自晶體管P4′漏極的電流供給量比電流引出量小，輸出INFL1降低。來自緩沖器9的輸出DFFIN倒相成高電平。
反之，當經(jīng)調節(jié)的電流量REFFL1太大時，來自晶體管P4′的電流供給量比晶體管N2′的電流引出量大，輸出INFL1升高。來自緩沖器9的輸出DFFIN設定在低電平。信號DFFIN提供給最佳值保持電路8并保持。
在該實施例中，校正電路3和調節(jié)電路4具有相同結構。兩個n型晶體管串聯(lián)以形成一串聯(lián)電路，八個串聯(lián)電路并聯(lián)。每個串聯(lián)電路上邊的晶體管N21和N21′的漏極分別連接到電流輸出端，以確定從漏極到輸入電路1或2的校正電流量REFFL1或REFFL2。參考電壓VREF2提供給每個串聯(lián)電路上邊晶體管的漏極，以確定流到晶體管的電流量。在該實施例中，使用參考電壓VREF2。然而，該電壓不必總是參考電壓，只要它是一個預定電壓。而只要最佳值保持電路8的輸出電壓不改變，可省略上邊的晶體管。這種情況下，下邊的晶體管N22和N22′的漏極分別連接到電流輸出端。
最佳值保持電路8由八個D型觸發(fā)電路(下文稱之為FF電路)FF1至FF8構成。FF電路的每個輸出端DFF1至DFF8連接到對應于校正電路3和調節(jié)電路4中的晶體管串聯(lián)電路的下邊晶體管的柵極。在該實施例中使用FF電路。然而，也可使用移位寄存器或類似電路。
來自最佳值保持電路8中FF電路FF1至FF7的輸出DFF1至DFF7分別輸入到FF電路FF2至FF8。FF電路FF2至FF8與時鐘CLK同步鎖存這些輸入。同時，從緩沖電路9接收信號DFFIN時，F(xiàn)F電路FF2至FF8的每一個鎖存與輸入信號對應的電平的信號。從FF電路FF1至FF8的每一個的輸出分別輸入到校正電路3和調節(jié)電路4中相應的晶體管串聯(lián)電路的下邊電路的柵極。通過這種結構，控制校正電路3和調節(jié)電路4中下邊晶體管通／斷。此時，由參考電壓VREF2設定校正電路3和調節(jié)電路4中的上邊晶體管處在允許流過預定電流的狀態(tài)。因此，校正電路3和調節(jié)電路4中每個晶體管串聯(lián)電路的通／斷取決于來自對應FF電路的輸出是高電平還是低電平。因此，由校正電路3和調節(jié)電路4中處在導通或截止狀態(tài)的晶體管串聯(lián)電路的數(shù)量確定分別將要從校正電路3和調節(jié)電路4提供給輸入電路1和2的電流量REFFL2和REFFL2。隨著導通晶體管的數(shù)量增加，流到校正電路3和調節(jié)電路4的電流量REFFL2和REFFL1增加。
圖4A至4P示出圖2和3中所示接口電路各個部分的工作波形。下面參考定時圖描述接口電路的工作。
在時間T0，當電路通電時，電源電壓Vcc逐漸增加(圖4A)。剛好在T1之前，假設來自最佳值保持電路8的所有輸出為低電平，調節(jié)電路4所有下邊的晶體管截止，調節(jié)電流量REFFL1是0。由于參考電壓VREF2正輸入到晶體管N2′的柵極，晶體管N2′的電流引出量大于晶體管P4′的電流供給量，因此輸出INFL1設定在低電平。該輸出被緩沖電路9倒相成高電平(圖4E中的時間T0)。
復位電路(未示出)響應電源電壓Vcc的增加開始工作并產(chǎn)生復位信號RST(圖4B)。由復位信號RST復位控制電路6，然后中止時鐘停止信號CLKST和省電信號PD1，以便將振蕩電路7和仿真輸入電路2設定在工作狀態(tài)。從振蕩電路7接收到時鐘CLKIN時，控制電路6向最佳值保持電路8輸出時鐘CLK(圖4C)。
在時間T1，當時鐘CLK上升時，由最佳值保持電路8的第一FF電路DFF1保持來自緩沖電路9的輸出DFFIN，并將輸出DFF1設定在高電平(圖4G)。當時鐘在時間T1達到高電平時，來自FF電路FF1至FF7每一個的輸出Q傳送到對應于后面的FF電路FF2至FF8之一的輸入端D并鎖定。結果是，F(xiàn)F電路FF1保持在高電平，F(xiàn)F電路FF2至FF8保持在低電平。
來自FF電路的輸出DFF1至DFF8送到調節(jié)電路4和校正電路3。僅有八個晶體管串聯(lián)電路之一，即對應于輸出DFF1的晶體管串聯(lián)電路導通。設ia是流到一個晶體管，即晶體管N1′的電流，ib是流到晶體管N2′的電流。結果是，作為經(jīng)調節(jié)的電流量REFFL1，流過與一個晶體管串聯(lián)電路相應的電流ia(圖4D)。從電流鏡像電路的電流輸入端流過的電流具有通過將晶體管N1′的漏極電流ia加到經(jīng)調節(jié)的電流量REFFL1=ia獲得的值，即2*ia。因此，在電流鏡像電路的電流輸出端的電流，即晶體管P4′的漏極電流是2*ia，輸出電壓INFL1的電平略有上升(圖4E)。然而，由于晶體管N2′的電流引出量ib仍占優(yōu)勢(2*ia＜ib)，來自仿真輸入電路2的輸出保持在低電平，來自緩沖電路9的輸出保持在高電平(圖4F)。
在時間T2，當時鐘CLK再次達到高電平時，到FF電路FF1至FF7的輸入移位到后面的FF電路，如同在時間T1。來自FF電路FF1和FF2的輸出設定在高電平，而來自FF電路FF3至FF8的輸出設定在低電平。這些輸出送到調節(jié)電路4和校正電路3以將八個晶體管串聯(lián)電路中的兩個導通。結果是，晶體管P4′的漏極電流增加到3*ia，輸出電壓INFL1的電平也略有升高(圖4E)。然而，由于晶體管N2′的電流引出量ib仍占優(yōu)勢(3*ia＜ib)，來自仿真輸入電路2的輸出保持在低電平，來自緩沖電路9的輸出保持在高電平(圖4F)。
從時間T3到時間T5重復該操作。在時間T6，來自FF電路的八個輸出DFF1至DFF8中的六個為高電平，剩余的兩個輸出是低電平。結果是，具有對應于六個晶體管串聯(lián)電路的6*ia值的電流作為經(jīng)調節(jié)的電流量REFFL1流過。由于正在流到晶體管N1′的電流ia增加，晶體管P4′的漏極電流也增加到6*ia。由于漏極電流超過了晶體管N2′的電流引出量(6*ia＞ib)，輸出電壓INFL1的電平有較大增加(圖4E)。為此，來自仿真輸入電路2的輸出變?yōu)楦唠娖剑瑏碜跃彌_電路9的輸出變?yōu)榈碗娖?圖4F)。
從時間T6至時間T8，來自FF電路的輸出DFF1至DFF8中的兩個保持低電平，剩余的六個輸出保持高電平。
從時間T9起，三個輸出保持低電平，剩余的五個輸出保持高電平(未示出從時間T12起的波形)。
在該實施例中，經(jīng)調節(jié)的電流量REFFL1的最佳值出現(xiàn)在5*ia和6*ia之間，如所示出的那樣。(圖4D)。
在時間T10，當輸入調節(jié)結束信號DFFST時，時鐘停止信號CLKST輸出到振蕩電路7以停止振蕩，因此振蕩電路7停止輸出時鐘CLK。另外，省電信號PD1設定在高電平并輸入到仿真輸入電路2，從而終止流到仿真輸入電路2和調節(jié)電路4的電流。
在檢測到來自振蕩電路7的時鐘CLK計數(shù)到預定次數(shù)時產(chǎn)生調節(jié)結束信號DFFST。在DRAM中，可將通過第一次倒相行地址選擇信號RAS獲得的信號作為調節(jié)結束信號DFFST。
甚至在時間T11之后，來自最佳值保持電路8的輸出DFF1至DFF8中的三個連續(xù)保持低電平，剩余的五個輸出保持高電平，在下一個調節(jié)操作前不改變該狀態(tài)。
來自最佳值保持電路8的輸出DFF1至DFF8還輸出到校正電路3，以導通八個晶體管串聯(lián)電路中的五個并流過等于5*ia的電流作為校正電流量REFFL2。流過等于6*ia的電流作為構成輸入電路1的電流鏡像電路的晶體管P2和P4的漏極電流。
在該實施例中，可省略晶體管N1和N1′或用校正電路3或調節(jié)電路4中的晶體管陣列代替。與信號圖對應的參考電壓僅需要施加到晶體管N2′的柵極。將要提供給剩余電路的參考電壓VREF2不必總是預定參考電壓，只要具有預定值即可。在該實施例中，校正電路3或調節(jié)電路4中的每個晶體管陣列組成元件具有兩級結構，其中上和下邊的兩個晶體管串聯(lián)，在來自最佳值保持電路8的輸出提供給下邊晶體管的同時參考電壓提供給上側晶體管的柵極。然而，參考電壓可提供給下邊晶體管的柵極，來自最佳值保持電路8的輸出可提供給上邊晶體管。每個晶體管陣列組成元件可由一個晶體管組成，晶體管的柵極可連接到來自最佳值保持電路8的輸出端，同時漏極連接到電流輸入端。
這樣，可調節(jié)流到作為接口電路的輸入電路1的電流鏡像電路的電流量。通過該結構，即使在輸入電路1的電源Vcc從3．3V降低到例如2．0V，可向輸入電路1提供適應于電源電壓的最佳電流量REFFL2。即使在輸入信號圖改變時該結構也能有效地起作用，以改變參考電壓或改變晶體管特性。
由于最佳電流提供給輸入電路1中晶體管P2的漏極，晶體管P4和N2設定在最佳工作點，晶體管N2可輸出跟隨高速輸入信號SGIN的高速輸出信號SGOUT。
圖5示出根據(jù)本發(fā)明第三實施例的接口電路。
在該接口電路中，減少了構成圖3所示校正電路3的晶體管數(shù)量以及校正電路3和最佳值保持電路8之間的連接信號線的數(shù)量。
在圖5所示電路中，由緩沖電路9、最佳值保持電路8、調節(jié)電路4構成的電路組與圖3中所示的相同。最佳電流量REFFL1可提供給仿真輸入電路2，如圖3中一樣。
在該實施例中，輸入電路1和仿真輸入電路2與第一實施例中的結構相同。加入倒相器IN3和IN4，以使省電信號PD1和PD2的極性與第二實施例中的匹配。
該實施例的校正電路3A使用三個晶體管串聯(lián)電路。通常，設n是最佳值保持電路8的FF電路的數(shù)量，m是校正電路3A中并聯(lián)的晶體管串聯(lián)電路的數(shù)量，需保持關系n=2m。
第一和第二開關電路121和122連接在緩沖電路9和最佳值保持電路8之間。第一開關電路121在來自緩沖電路9的輸出和來自FF電路FF8的輸出之間切換，并將選擇的信號輸入到FF電路FF1作為DFFIN。第二開關電路122在時鐘CLK和來自N時鐘產(chǎn)生電路11的輸出之間切換并將所選擇的時鐘提供給最佳值保持電路8和類似電路。
N時鐘產(chǎn)生電路11產(chǎn)生數(shù)量等于最佳值保持電路8中FF電路的數(shù)量n的時鐘。在該實施例中，N時鐘產(chǎn)生電路11產(chǎn)生八個時鐘。當?shù)诙_關電路122切換到端子d側時，來自N時鐘產(chǎn)生電路11的輸出提供給最佳值保持電路8和加法器電路10。
來自最佳值保持電路8的輸出連接到調節(jié)電路4和加法器電路10。加法器電路10對來自最佳值保持電路8的高電平輸出的數(shù)量進行二進制加法運算。來自加法器電路11的輸出連接到校正電路3A。
最佳值保持電路8中的每個FF電路與時鐘NCLK同步從輸出端Q輸出與輸入到端子D的輸入信號電平一致的信號。輸出數(shù)據(jù)移到圖5中所示的左側。加法器電路10對來自第一FF電路DFF1的高電平輸出計數(shù)，并每當輸入時鐘NCLK時將其相加。加法器電路10輸出與晶體管串聯(lián)電路的下邊晶體管柵極的總和對應的代碼輸出，晶體管的柵極分別連接到校正電路3A中的輸出端A0至A2。具體地說，加法器電路10從最佳值保持電路8中的FF電路FF1至FF8連續(xù)接收八次高電平輸出的數(shù)量，對高電平輸出的數(shù)量計數(shù)，并將計數(shù)結果作為二進制數(shù)輸出。
在該實施例中，可省略晶體管N1和N1′或用校正電路3A或調節(jié)電路4中的晶體管陣列代替。與信號圖對應的參考電壓僅需施加到晶體管N2′的柵極。將要提供給剩余電路的參考電壓VREF2不必總是預定參考電壓，只要具有預定值即可。在該實施例中，校正電路3A或調節(jié)電路4中的每個晶體管陣列組成元件具有兩級結構，其中上和下邊的兩個晶體管串聯(lián)，在來自最佳值保持電路8的輸出提供給下邊晶體管的同時參考電壓提供給上邊晶體管的柵極。然而，參考電壓可提供給下邊晶體管的柵極，來自最佳值保持電路8的輸出可提供給上邊晶體管。每個晶體管陣列組成元件可由一個晶體管組成，晶體管柵極可連接到來自最佳值保持電路8的輸出端，而漏極可連接到電流輸入端。
如上所述，在該實施例中，由于最佳值保持電路8由八個FF電路FF1至FF8構成，加法器電路10可將一個3比特代碼輸出作為與FF電路數(shù)量對應的八種輸出之一從輸出端A0至A2提供給校正電路3A。因此，與圖3所示的結構相比，可減少電路間的互連線數(shù)量，并易于設計電路布局。
校正電路3A中連接到加法器電路10的輸出端A0至A2的晶體管串聯(lián)電路的晶體管具有不同尺寸。假設連接到輸出端A0的晶體管串聯(lián)電路的晶體管尺寸是″1″，連接到輸出端A1的晶體管串聯(lián)電路的晶體管尺寸設定為″2″，連接到輸出端A2的晶體管串聯(lián)電路的晶體管尺寸設定″4″。這樣，晶體管尺寸(區(qū)域)按順序改變一倍。通過該結構，可將與從圖3中的校正電路3輸出的校正電流量REFFL2相等的電流REFFL3提供給輸入電路1。
圖6A至6P示出圖5所示接口電路各個部分的操作。
圖6A至6L中從時間T1到時間T10的操作與參考圖4A至4L描述的那些操作相同，下面省略其詳細描述。
在時間T11，當完成最佳值的檢測時，到最佳值保持電路8的調節(jié)結束信號DFFST變?yōu)榈碗娖?圖6K)，時鐘停止信號CLKST送到振蕩電路7以停止振蕩電路7的振蕩。到仿真輸入電路2的省電信號PD1設定為高電平以停止流到仿真輸入電路2的電流(圖6L)。第一開關電路121和122分別從端子a和c側切換到端子b和d側，以便將時鐘NCLK從N時鐘產(chǎn)生電路11提供給最佳值保持電路8中的FF電路和加法器電路10(圖6M)。此時，到最佳值保持電路8的第一FF電路FF1的輸入被從來自緩沖電路9的輸出切換到來自最終FF電路FF8的輸出。通過該操作，設定在FF電路FF1至FF8中的電平通過第一FF電路FF1的輸出端輸出到加法器電路10。每當輸入時鐘CLK，和當來自第一FF電路FF1的輸出為高電平時，加法器電路10加1。就是說，加法器電路10對FF電路FF1至FF8中設定的高電平信號的數(shù)量計數(shù)，并從輸出端A0至A2輸出與計數(shù)結果對應的值(圖6N至6P)。在該實例中，由于到時間T18為止八個FF電路中的五個輸出高電平信號，從輸出端A0至A2向校正電路3A輸出值″101″。
在該實施例中，最佳值保持電路8有八個FF電路，校正電路3A有三組晶體管。然而，可按2m階數(shù)改變FF電路或晶體管的數(shù)量。
在該實施例中，來自FF電路FF1的輸出連接到加法器電路。然而，來自FF電路FF8的輸出可直接連接到加法器電路而不使用第一開關電路121的端子a和b。
圖7示出根據(jù)第四實施例的接口電路。將并／串行轉換電路13和串／并行電路14加到圖3所示的接口電路中以進一步減少最佳值保持電路8和校正電路3之間的連接信號線數(shù)量。由并／串行轉換電路13將從最佳值保持電路8的FF電路分別輸出的n個信號比特轉換成串行數(shù)據(jù)并通過一條傳輸線傳送到串／并行轉換電路14。串／并行轉換電路14將串行數(shù)據(jù)轉換成m個信號比特的并行數(shù)據(jù)并將該信號比特提供給m-比特校正電路3。通過該結構，由于最佳值可從最佳值保持電路8傳送到校正電路3作為串行數(shù)據(jù)，可大量減少最佳值保持電路8和校正電路3之間的互連線數(shù)量，并易于設計電路布局。
當校正電路3和調節(jié)電路4具有與第一實施例相同的結構時，n=m。這種情況下，最佳值保持電路8也可作為并／串行轉換電路13。
當校正電路具有與第三實施例的校正電路3A相同的結構時，由加法器電路10對來自最佳值保持電路8的輸出計數(shù)，然后進行并／串行轉換。通過該結構，可在短時間內傳送數(shù)據(jù)。另外，并／串行轉換電路13和串／并行轉換電路14的規(guī)?？勺龅幂^小。
圖2至7所示的輸入電路1和仿真輸入電路不限于這種類型，而可以是不同放大類型。
輸入電路1和仿真輸入電路2分開設置，校正電路3和調節(jié)電路4也是這樣。然而，一個電路可用于兩種應用目的。例如，在輸入電路1的輸入端和輸出端之間插入一個轉換開關。在最佳值檢測期間，輸入端連接到參考電壓VREF2，而輸出端連接到緩沖電路9。在穩(wěn)定狀態(tài)，輸入端和輸出端分別連接到輸入SGIN和輸出SGOUT。
最佳值保持電路8由八個FF電路構成。然而，可根據(jù)需要改變FF電路的數(shù)量。上面已經(jīng)描述了接口電路用作存儲電路接口的假設。然而，接口電路不限于存儲電路，并可應用于以高速工作的另一種電路。
如上所述，根據(jù)本發(fā)明，用于接口電路省電的第二和第四n型晶體管分別串聯(lián)到用于輸入?yún)⒖茧妷旱牡谝籲型晶體管和用于輸入／輸出信號的第三n型晶體管，并且還接地。通過該結構，即使接口電路的內部電源電壓降低，第三晶體管可確保足夠的工作電壓并產(chǎn)生跟隨高速輸入信號的高速輸出信號。
設置第一輸入電路(接口電路)、用于校正第一輸入電路電流量的校正電路、和具有與第一輸入電路相同結構的第二輸入電路。對于第二輸入電路，最佳值保持電路和調節(jié)電路檢測最佳工作電流量并設定校正電路中的電流量。通過該結構，即使第一輸入電路的電源電壓降低，第一輸入電路工作在不同的參考電壓，或是第一輸入電路的晶體管特性改變，也可獲得最佳工作電流，并可輸出跟隨高速輸入信號的信號。
權利要求
1．一種接口電路，其特征在于包括分別具有一個電流輸入端(n1)和一個電流輸出端(n2)的第一和第二電流鏡像電路(P2，P4，P2′，P4′)；一個具有第一晶體管(N2)的第一輸入電路(1)，所述第一晶體管具有輸入輸入信號的柵極和連接到所述第一電流鏡像電路的所述電流輸出端的漏極；一個具有第二晶體管(N2′)的第二輸入電路(2)，所述第二晶體管具有輸入預定參考電壓的柵極和連接到所述第二電流鏡像電路的所述電流輸出端的漏極；和連接到所述電流輸入端的參考設定裝置(3，4，8，N1)，用于將流入所述電流輸出端的電流量設定為所述第一晶體管的邏輯確定電平。
2．根據(jù)權利要求1所述的電路，其中所述電流鏡像電路包括一個第三晶體管(P2，P2′)和一個第四晶體管(P4，P4′)，所述第三晶體管的柵極連接到所述第四晶體管的柵極；所述電流輸入端連接到所述第三晶體管的一個柵極和漏極；和所述電流輸出端連接到所述第四晶體管的一個漏極。
3．根據(jù)權利要求1所述的電路，其中所述參考設定裝置包括電流量設定裝置(3，4，8)，和邏輯電平確定裝置(N1，N1′)，用于確定來自所述電流量設定裝置的輸出并向所述電流量設定裝置反饋一個結果。
4．根據(jù)權利要求3所述的電路，其中所述電流量設定裝置包括一個最佳值保持電路(8)，用于根據(jù)來自所述邏輯電平確定裝置的一個輸出結果校正將要保持的信息，和一個調節(jié)電路(3，4)，用于根據(jù)來自所述最佳值保持電路的一個輸出增加／降低電流量。
5．根據(jù)權利要求4所述的電路，其中所述最佳值保持電路(8)包括多個鎖存電路(DFF)。
6．根據(jù)權利要求4所述的電路，其中所述最佳值保持電路(8)包括多個移位寄存器。
7．根據(jù)權利要求5所述的電路，其中所述多個鎖存電路的數(shù)量是2m(m是正整數(shù))。
8．根據(jù)權利要求6所述的電路，其中所述多個移位寄存器的數(shù)量是2m。
9．根據(jù)權利要求4所述的電路，其中所述調節(jié)電路(3，4)包括通過并聯(lián)多個晶體管組成元件形成的一個晶體管陣列，和所述晶體管陣列的漏極并聯(lián)到所述電流輸入端，柵極分別連接到所述最佳值保持電路的輸出端。
10．根據(jù)權利要求9所述的電路，其中所述所述晶體管組成元件的每一個包括第五和第六晶體管(N21，N22，N21′，N22′)，所述第五晶體管的一個漏極連接到所述電流輸入端，所述第五晶體管的一個源極連接到所述第六晶體管的一個漏極，和所述第五和第六晶體管之一的一個柵極連接到所述最佳值保持電路的對應輸出之一，而將一個預定電壓提供給另一個晶體管的一個柵極。
11．根據(jù)權利要求3所述的電路，其中所述邏輯電平確定裝置包括所述第二輸入電路(2)，用于輸出在根據(jù)由所述電流量設定裝置設定的電流量確定預定參考電壓時獲得的結果，和一個緩沖電路(9)，用于放大來自所述第二輸入電路的輸出并將該輸出反饋到所述電流量設定裝置。
12．一種接口電路，其特征在于包括一個電流鏡像電路(P2，P4)，具有一個電流輸入端(n1)和一個電流輸出端(n2)；一個第一晶體管(N2)，具有一個輸入輸入信號的柵極和一個連接到所述電流輸出端的漏極，以確定輸入信號的邏輯電平；和連接到所述電流輸入端(n1)的參考設定裝置(N1)，用于設定流到所述電流輸出端(n2)的電流量作為所述第一晶體管的邏輯確定電平。
13．一種接口電路，其特征在于包括一個第一電路，由源極連接到電源而柵極和漏極相互連接的一個第一p型晶體管(P2)，漏極連接到所述第一p型晶體管(P2)的所述漏極和柵極被提供參考電壓的一個第一n型晶體管(N1)，和漏極連接到所述第一n型晶體管(N1)的源極而源極接地的一個第二n型晶體管(N11)構成；和一個第二電路，由源極連接到所述電源而柵極連接到所述第一p型晶體管的所述柵極的一個第二p型晶體管(P4)，漏極連接到所述第二p型晶體管(P4)的漏極以及從柵極接收信號并從所述漏極產(chǎn)生輸出信號的一個第三n型晶體管(N2)，和漏極連接到所述第三n型晶體管(N2)，源極接地，柵極連接到所述第二n型晶體管(N11)的柵極的一個第四n型晶體管(N12)構成，其中導通／截止所述第二和第四n型晶體管，以便對所述第一和第二電路的工作進行導通／截止控制。
14．一種為接口電路設定確定電平的方法，該接口電路包括分別具有一個電流輸入端(n1)和一個電流輸出端(n2)的第一和第二電流鏡像電路(P2，P4，P2′，P4′)；一個具有第一晶體管(N2)的第一輸入電路(1)，所述第一晶體管具有輸入輸入信號的柵極和連接到所述第一電流鏡像電路(P2，P4)的所述電流輸出端的漏極，以便根據(jù)在所述電流輸入端設定的電流量確定輸入信號的邏輯電平，和一個具有第二晶體管(N2′)的第二輸入電路(2)，所述第二晶體管具有輸入預定參考電壓的柵極和連接到所述第二電流鏡像電路(P2′，P4′)的所述電流輸出端的漏極，該方法特征在于包括步驟S1，設定一個預定電流量作為在所述第二電流鏡像電路的所述電流輸入端的電流；步驟S2，向所述第二晶體管輸入一個預定參考電壓；步驟S3，使該預定電流量流到所述第二晶體管，以便在輸入該預定參考電壓時確定一個輸出；步驟S4，將步驟S3中的確定結果存儲在最佳值保持裝置(8)中；步驟S5，根據(jù)該存儲結果復位在所述電流鏡像電路的所述電流輸入端的電流量；和步驟S6，把從步驟S2到步驟S5的處理重復至少與所述最佳值保持電路(8)的數(shù)量相等的次數(shù)。
15．根據(jù)權利要求14所述的方法，其中當所述電路接通電源時執(zhí)行從步驟S1到步驟S6的處理。
16．根據(jù)權利要求14的所述方法，其中當從備用狀態(tài)重新開始工作時執(zhí)行從步驟S1到步驟S6的處理。
17．根據(jù)權利要求14的所述方法，進一步包括，在步驟S6之后，阻止電流流向所述第二輸入電路的步驟。
18．根據(jù)權利要求14的所述方法，其中步驟S5包括二進制轉換設定數(shù)據(jù)和將該數(shù)據(jù)傳送到所述第一輸入電路的校正電路(3)。
19．根據(jù)權利要求14的所述方法，其中步驟S5包括串行轉換設定數(shù)據(jù)和將該數(shù)據(jù)傳送到所述第一輸入電路的校正電路(3)。
全文摘要
一種接口電路包括第一和第二電流鏡像電路,第一和第二輸入電路,和一個參考設定單元。第一和第二電流鏡像電路各具有一個電流輸入端和一個電流輸出端。第一輸入電路的第一晶體管具有輸入輸入信號的柵極和連接到第一電流鏡像電路電流輸出端的漏極。第二輸入電路的第二晶體管具有輸入預定參考電壓的柵極和連接到第二電流鏡像電路電流輸出端的漏極。參考設定單元連接到電流輸入端,以設定第一晶體管的邏輯確定電平。還公開了為接口電路設定確定電平的方法。
文檔編號H03K5/08GK1204893SQ9810251
公開日1999年1月13日 申請日期1998年6月17日 優(yōu)先權日1997年6月17日
發(fā)明者永田恭一 申請人:日本電氣株式會社