專利名稱：產(chǎn)生特定頻率的時鐘信號的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子時鐘電路。尤其涉及產(chǎn)生頻率為振蕩器頻率除以一個分?jǐn)?shù)的時鐘信號的方法和設(shè)備。
便攜式電子裝置，如膝上式計算機(jī)通常與外圍裝置和其他計算機(jī)共享數(shù)據(jù)。共享數(shù)據(jù)的一種方式是經(jīng)過連接兩個裝置的一條電纜。這是麻煩的而且有時是不可能的。紅外數(shù)據(jù)協(xié)會(IRDA)建立了使用紅外串行數(shù)據(jù)作為通訊的無線手段的標(biāo)準(zhǔn)。初始的IRDA標(biāo)準(zhǔn)基于標(biāo)準(zhǔn)的個人計算機(jī)串行端口。一個附加的IRDA標(biāo)準(zhǔn)包括對于接口的一個每秒1.152兆比特和一個每秒4兆比特模式。在實(shí)施IRDA標(biāo)準(zhǔn)中，最好以一個單個的系統(tǒng)時鐘，如32MHz時鐘實(shí)現(xiàn)所有的計時標(biāo)準(zhǔn)。然而，現(xiàn)有技術(shù)不能通過從一個單個的32MHz時鐘分頻輸入的信號來產(chǎn)生具有所有相應(yīng)于IRDA標(biāo)準(zhǔn)的頻率的時鐘信號，因為32MHz不能由相應(yīng)于IRDA標(biāo)準(zhǔn)的頻率均勻地分頻。
公共串行端口數(shù)據(jù)傳輸速度是每秒9600位的倍數(shù)。一個3.6864MHz的時鐘頻率一般用作為數(shù)據(jù)傳輸?shù)幕绢l率。通過使用一個頻率等于基本頻率的時鐘電路和一個分頻電路確定數(shù)據(jù)速率。一般地，使用基本時鐘頻率的倍數(shù)作為一個采樣時鐘以計算裝置之間的相位、抖動和頻率變化。
對于一個IRDA每秒4兆比特的通訊接口，頻率和抖動容限是很小的。因此，必須使用一個準(zhǔn)確的比特率倍數(shù)的采樣頻率。為了具有每位時間至少四個采樣，用于一個每秒4兆比特系統(tǒng)的最小時鐘頻率是32MHz。
IRDA每秒1.152兆比特標(biāo)準(zhǔn)使用一個在2K字節(jié)(或更少)幀長度內(nèi)的不歸零編碼。零插入技術(shù)保證了一個可檢測脈沖以至少每五個位時間傳送。這使得可能使用一個32MHz采樣時鐘創(chuàng)建一個接收機(jī)電路，因為零插入保證了重新同步周期性地進(jìn)行。然而，基于32MHz時鐘的傳送是不可能的，因為累加的誤碼將在幀長度上發(fā)生并且違反了IRDA規(guī)定。
假定IRDA4兆比特接口要求在時鐘電路上非常緊湊的容限，希望采用一個32MHz時鐘使得使用最小可能的操作頻率，減少開關(guān)電流和使用一個單個的同步時鐘設(shè)計。
存在若干現(xiàn)有的單個時鐘方法。然而它們具有要求高速系統(tǒng)時鐘(例如48MHz或更高的時鐘)的缺點(diǎn)，這導(dǎo)致了電磁兼容和傳輸效應(yīng)問題。此外，現(xiàn)有的單個時鐘方法具有依賴產(chǎn)生取決于幀長度的非零累積誤碼的缺點(diǎn)，隨著幀長度的擴(kuò)展這變得不可容忍。
本發(fā)明克服了上述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的一個方面是用于響應(yīng)來自振蕩器的一系列周期性脈沖產(chǎn)生一個脈沖時鐘信號的設(shè)備，該周期性脈沖具有一個振蕩器頻率，脈沖時鐘信號具有一個等于振蕩器頻率除以一個帶有分子和分母的分?jǐn)?shù)的平均頻率。該設(shè)備具有一個計數(shù)電路，該電路具有一個等于分子的第一數(shù)目的狀態(tài)并且能夠根據(jù)檢測來自振蕩器的每個周期性脈沖改變狀態(tài)。一個響應(yīng)計數(shù)電路的電路在第一數(shù)目的狀態(tài)的預(yù)選的第二數(shù)目期間產(chǎn)生多個準(zhǔn)周期性脈沖，該第二數(shù)目等于分母，準(zhǔn)周期性脈沖具有一個等于振蕩器頻率除以該分?jǐn)?shù)的平均頻率。
另一方面，本發(fā)明包括一個第一計數(shù)單元，具有第一種多個狀態(tài)，響應(yīng)來自振蕩器的振蕩器輸入和一個使能信號輸入，用于產(chǎn)生第一種多個輸出位，第一計數(shù)單元能夠以第一預(yù)確定的序列不斷地遞增經(jīng)過第一種多個狀態(tài)。第二計數(shù)單元，具有第二數(shù)目的狀態(tài)，響應(yīng)來自振蕩器的振蕩器輸入和一個復(fù)位信號輸入。第二計數(shù)單元產(chǎn)生第二輸出位并且能夠以第二預(yù)確定的序列不斷地遞增經(jīng)過第二種多個狀態(tài)。第一計數(shù)單元響應(yīng)第二計數(shù)單元的第二輸出位并且第二計數(shù)單元的復(fù)位信號輸入響應(yīng)來自第一計數(shù)單元的第一種多個輸出位中至少一個，使得當(dāng)振蕩器信號被確認(rèn)和第二計數(shù)單元計數(shù)經(jīng)過第二種多個狀態(tài)中每一個時，或者當(dāng)振蕩器信號被確認(rèn)和復(fù)位信號輸入被確認(rèn)以及第二計數(shù)單元已經(jīng)遞增經(jīng)過第二種多個狀態(tài)的一個預(yù)選擇數(shù)目時，第二計數(shù)單元復(fù)位到初始狀態(tài)。每當(dāng)振蕩器信號和使能信號輸入被確認(rèn)時第一計數(shù)單元遞增。第一計數(shù)單元和第二計數(shù)單元相結(jié)合具有預(yù)確定的第三數(shù)目的狀態(tài)。一個響應(yīng)來自第一計數(shù)單元的第一種多個輸出位和來自第二計數(shù)單元的第二輸出位的電路在第三數(shù)目的狀態(tài)的預(yù)選擇子集期間確認(rèn)準(zhǔn)周期性脈沖信號，使得準(zhǔn)周期性脈沖信號具有一個等于振蕩器除以一個分?jǐn)?shù)的平均頻率。
本發(fā)明的另一個方面是響應(yīng)來自振蕩器的一系列周期性脈沖產(chǎn)生脈沖時鐘信號的方法，周期性脈沖具有一個振蕩器頻率，脈沖時鐘信號具有一個等于振蕩器頻率除以一個帶有分子和分母的分?jǐn)?shù)的頻率。一個電路遞增經(jīng)過一個等于分子的第一數(shù)目的狀態(tài)，每次遞增發(fā)生在有來自振蕩器的周期性脈沖時。在第一數(shù)目的狀態(tài)的預(yù)選擇第二數(shù)目期間產(chǎn)生多個準(zhǔn)周期性脈沖，該第二數(shù)目等于分母，其中準(zhǔn)周期性脈沖具有至少兩個不同持續(xù)時間的周期并且平均頻率等于振蕩器頻率除以該分?jǐn)?shù)。
本發(fā)明的一個優(yōu)點(diǎn)是它允許使用一個標(biāo)準(zhǔn)振蕩器以產(chǎn)生具有振蕩器頻率的分?jǐn)?shù)值的頻率的脈沖。
本發(fā)明的另一個優(yōu)點(diǎn)是它允許使用比現(xiàn)有技術(shù)系統(tǒng)相對低頻率的主時鐘。
本發(fā)明的又一個優(yōu)點(diǎn)是它允許產(chǎn)生時鐘信號用于每個具有一個單系統(tǒng)時鐘的IRDA計時標(biāo)準(zhǔn)。
這些和其他優(yōu)點(diǎn)結(jié)合下面的附圖，由下面描述的優(yōu)選實(shí)施例將會變得更加明顯，盡管可以進(jìn)行改變和修改但不會背離本發(fā)明新概念的精神和范圍。
圖1是一個本發(fā)明實(shí)施例的示意圖。
圖2是一個展示了振蕩器脈沖和準(zhǔn)周期性脈沖之間關(guān)系的時序圖。
圖3是一個本發(fā)明實(shí)施例的合成邏輯圖，在說明書的附錄B中公開了VHDL編碼。
現(xiàn)在詳細(xì)地描述本發(fā)明的一個優(yōu)選實(shí)施例。參照附圖，在全部圖中相同的號碼表示相同的部分。如在這里描述中和在以后的整個權(quán)利要求書中使用的，單數(shù)包括了復(fù)數(shù)，除非上下文另外清楚地說明以外。
如圖1所示，一個被設(shè)計為用32MHz振蕩器時鐘信號輸入12除以50/9，因而產(chǎn)生一個5.76MHz時鐘信號42的本發(fā)明的實(shí)施例10使用一個具有五十個狀態(tài)的計數(shù)電路18。在這五十個狀態(tài)的九個狀態(tài)期間產(chǎn)生一個脈沖。這樣，在振蕩器時鐘信號12的每五十個32MHz脈沖中的九個脈沖輸出期間產(chǎn)生一個脈沖，因此產(chǎn)生5.76MHz時鐘信號42。時鐘信號42可以由驅(qū)動器40調(diào)節(jié)。
計數(shù)電路18包括第一計數(shù)單元和第二計數(shù)單元30。第一計數(shù)單元20是一個四位偽隨機(jī)計數(shù)器，它響應(yīng)來自振蕩器的一個周期性脈沖12和一個使能信號輸入22并且產(chǎn)生表示為位a3、a2、a1、a0的四個輸出位24。當(dāng)確認(rèn)來自振蕩器的周期性脈沖12和使能信號輸入22時，第一計數(shù)單元20順序地經(jīng)過下面的狀態(tài)(相應(yīng)于位a3、a2、a1、a0的值)1001；1100；0110；1011；0101；1010；1101；1110和1111不斷地遞增。
第二計數(shù)單元30是一個六位移位寄存器(具有表示為位b5、b4、b3、b2、b1、b0的位)并且響應(yīng)來自振蕩器的周期性脈沖12和復(fù)位信號輸入32，如果確認(rèn)復(fù)位信號輸入32該復(fù)位信號輸入32使得第二計數(shù)單元30在通過五個狀態(tài)之后復(fù)位到初始狀態(tài)。如果沒有確認(rèn)復(fù)位信號輸入32，第二計數(shù)單元30將在遞增經(jīng)過所有六個狀態(tài)之后復(fù)位到它的初始狀態(tài)。第二計數(shù)單元30產(chǎn)生至少一個第二輸出位34，這一位在這個實(shí)施例中是位b0。當(dāng)確認(rèn)來自振蕩器的周期性脈沖12時，第二計數(shù)單元30遞增經(jīng)過下面的狀態(tài)000001；000010；000100；001000；010000；100000(盡管只有當(dāng)沒有確認(rèn)復(fù)位信號輸入時第二計數(shù)單元30將達(dá)到狀態(tài)100000)。
來自第一計數(shù)單元20的位a0輸入到第二計數(shù)單元30的復(fù)位信號輸入32，使得當(dāng)?shù)诙嫈?shù)單元30在狀態(tài)010000并且位a0被確認(rèn)時(即在第一計數(shù)單元20的狀態(tài)1001；1011；0101；1101和1111期間)，第二計數(shù)單元30復(fù)位到它的初始狀態(tài)(000001)。當(dāng)位a0不被確認(rèn)時則第二計數(shù)單元30將繼續(xù)計數(shù)到狀態(tài)100000并且隨后復(fù)位到它的初始狀態(tài)。
來自第二計數(shù)單元30的第二輸出位34，即位b0被輸入到第一計數(shù)單元20的使能信號輸入22使得第一計數(shù)單元20僅僅當(dāng)?shù)诙嫈?shù)單元30復(fù)位到它的初始狀態(tài)(000001)時遞增。這樣，對于第一計數(shù)單元20和第二計數(shù)單元30總共存在50種可能的狀態(tài)(如附錄A所示)。在50個可能狀態(tài)的九個狀態(tài)期間位b034被確認(rèn)如果位a0不被確認(rèn)則是周期性脈沖12的每五個周期，或者如果位a0被確認(rèn)則是周期性脈沖12的每六個周期。位b034被確認(rèn)的平均頻率等于周期性脈沖12除以分?jǐn)?shù)9/50的頻率。位b0 34的輸出產(chǎn)生一個5.76MHz時鐘信號42，該信號可以由驅(qū)動器40進(jìn)一步調(diào)節(jié)。
圖2是一個時序圖50，展示了32MHz振蕩器時鐘信號52和5.76MHz脈沖時鐘信號54之間的關(guān)系。脈沖時鐘信號54的脈沖之間的周期在156.25ns和187.25ns之間變化，這樣脈沖時鐘信號54是準(zhǔn)周期性的。然而，脈沖時鐘信號54的平均周期是173.61ns，相應(yīng)于5.76MHz的頻率。
附錄B包含一個以IEEE標(biāo)準(zhǔn)的VHDL碼編碼的本發(fā)明的邏輯描述。當(dāng)采用那些對邏輯電路設(shè)計領(lǐng)域熟練的技術(shù)人員來說一般是公知的VHDL合成系統(tǒng)類型時，邏輯描述形成本發(fā)明的優(yōu)選硬件實(shí)施例。圖3展示了在附錄B中公開的VHDL編碼的合成的邏輯圖60。
上面描述的實(shí)施例僅僅作為一個說明的例子給出。從這個說明書中公開的特定的實(shí)施例可以進(jìn)行許多修改而不背離本發(fā)明將是很容易理解的。因此，本發(fā)明的范圍由下面的權(quán)利要求書確定而不是局限于上面特別描述的實(shí)施例。
附錄A計數(shù)電路狀態(tài)1 C1C22 aaaa bbbbbb3 3210 5432104 1001 0000015 1001 0000106 1001 0001007 1001 0010008 1001 0100009 1001 10000010 1100 00000111 1100 00001012 1100 00010013 1100 00100024 1100 01000015 0110 00000116 0110 00001017 0110 00010018 0110 00100019 0110 01000020 1011 00000121 1011 00001022 1011 00010023 1011 00100024 1011 01000025 1011 10000026 0101 00000127 0101 00001028 0101 00010029 0101 00100030 0101 01000031 0101 1000001 1010 0000012 1010 0000103 1010 0001004 1010 0010005 1010 0100006 1101 0000017 1101 0000108 1101 0001009 1101 00100010 1101 01000011 1101 10000012 1110 00000113 1110 00001014 1110 00010015 1110 00100016 1110 01000017 1111 00000118 1111 00001019 1111 00010020 1111 00100021 1111 01000022 1111 100000
附錄BVHDL源代碼<pre listing-type="program-listing"><![CDATA[ 1 LIBRARY IEEE； 2 USE IEEE._STD_LOGIC_1164.ALL； 3 USE IEEE.STD_LOGIC_ARITH.ALL； 4 5 ENTITY clkgen 18 6 PORT( 7 reset_n:IN std_logic； 8 clock:IN std_logic； 9 clkout:OUT std_logic10 )；11 END clkgen；1213 ARCHITECTURE clkgen_a OF clkgen IS1415 signal C1:std_logic_vector(3 downto 0)；16 signal C2:std_logic_vector(5 downto 0)；1718 BEGIN1920 clkout＜=C2(0)2122 PROCESS(clock.reset_n)23 BEGIN24 IF(reset_n=′0′) THEN2526 C1＜=′1001′；2728 ELSEIF(clock event AND clock=′1′)THEN2930 IF(C2(0)=′1′)THEN1IF(C1=＂1111＂)THEN 2 C1＜=＂1001＂； 3ELSE 4 C1＜=(C1(0)XOR C1(1)&C1(3 downto 1)； 5END IF； 6 ELSE 7C1＜=C1； 8 END IF； 9ENDIF；10 END PROCESS1112 PROCESS(clock,reset_n)13 BEGIN1415IF(reset_n=′0′)THEN1617 C2＜=＂000001＂；18ELSIF(clock＇event AND clock=′1′)THEN1920 IF(C1(0)=′0′AND C2=＂010000)THEN21 C2＜=＂000001＂；22 ELSIF(C1(0)=′1′AND C2=＂100000＂)THEN23 C2＜=＂000001＂；24 ELSE25 C2＜=C2(4 downto 0)&′0′；26 END IF；2728 END PROCESS；29]]></pre>
權(quán)利要求
1．一個設(shè)備，用于響應(yīng)來自振蕩器的一系列周期性脈沖產(chǎn)生一個脈沖時鐘信號，該周期性脈沖具有一個振蕩器頻率，脈沖時鐘信號具有一個等于振蕩器頻率除以一個帶有分子和分母的分?jǐn)?shù)的平均頻率，包括a．一個計數(shù)電路，該電路具有一個等于分子的第一數(shù)目的狀態(tài)并且能夠根據(jù)檢測來自振蕩器的每個周期性脈沖改變狀態(tài)；以及b．一個裝置，響應(yīng)計數(shù)電路，用于在第一數(shù)目的狀態(tài)的預(yù)選的第二數(shù)目期間確認(rèn)多個準(zhǔn)周期性脈沖，該第二數(shù)目等于分母，準(zhǔn)周期性脈沖具有一個等于振蕩器頻率除以該分?jǐn)?shù)的平均頻率。
2．如權(quán)利要求1所述的設(shè)備，其中計數(shù)電路包括a．第一計數(shù)單元，具有第一種多個狀態(tài)，響應(yīng)來自振蕩器的周期性脈沖和一個使能信號輸入，用于產(chǎn)生第一種多個輸出位，第一計數(shù)單元能夠以第一預(yù)確定次序不斷地遞增經(jīng)過第一種多個狀態(tài)；b．第二計數(shù)單元，具有第二種多個狀態(tài)，響應(yīng)來自振蕩器的周期性脈沖和一個復(fù)位信號輸入，用于產(chǎn)生第二輸出位，第二計數(shù)單元能夠以第二預(yù)確定次序不斷地遞增經(jīng)過第二種多個狀態(tài)；第一計數(shù)單元響應(yīng)第二計數(shù)單元的第二輸出位以及第二計數(shù)單元的復(fù)位信號輸入響應(yīng)第一種多個輸出位中至少一個，使得在下列情況下第二計數(shù)單元復(fù)位到初始狀態(tài)?。?dāng)振蕩器信號被確認(rèn)和第二計數(shù)單元計數(shù)經(jīng)過第二種多個狀態(tài)中每一個時；或者ⅱ．當(dāng)振蕩器信號被確認(rèn)和復(fù)位信號輸入被確認(rèn)以及第二計數(shù)單元已經(jīng)遞增經(jīng)過第二種多個狀態(tài)的一個預(yù)選擇的數(shù)目時，使得每當(dāng)振蕩器信號和使能信號輸入被確認(rèn)時第一計數(shù)單元遞增。
3．如權(quán)利要求2所述的設(shè)備，其中第一計數(shù)單元包括一個偽隨機(jī)計數(shù)器。
4．如權(quán)利要求3所述的設(shè)備，其中偽隨機(jī)計數(shù)器是一個具有四個輸出位的四位偽隨機(jī)計數(shù)器，當(dāng)確認(rèn)來自振蕩器的周期性脈沖和使能信號輸入時，順序地遞增經(jīng)過下面的狀態(tài)1001；1100；0110；1011；0101；1010；1101；1110和1111。
5．如權(quán)利要求4所述的設(shè)備，其中第二計數(shù)單元包括一個移位寄存器。
6．如權(quán)利要求5所述的設(shè)備，其中移位寄存器是一個具有六個輸出位的六位移位寄存器，當(dāng)確認(rèn)來自振蕩器的周期性脈沖時，遞增經(jīng)過下面的狀態(tài)000001；000010；000100；001000；010000；100000。
7．如權(quán)利要求6所述的設(shè)備，其中偽隨機(jī)計數(shù)器的輸出位被分別表示為位a3，位a2，位a1，位a0，并且其中偽隨機(jī)計數(shù)器的位a0耦合到移位寄存器的復(fù)位信號輸入端，使得當(dāng)偽隨機(jī)計數(shù)器的位a0被確認(rèn)時并且當(dāng)移位寄存器是在狀態(tài)010000時移位寄存器復(fù)位到狀態(tài)000001。
8．如權(quán)利要求6所述的設(shè)備，其中移位寄存器的輸出位被分別表示為位b5，位b4，位b3，位b2，位b1和位b0，并且其中移位寄存器的位b0耦合到偽隨機(jī)計數(shù)器的使能信號輸入端，使得僅僅當(dāng)來自振蕩器的周期性脈沖和移位寄存器的位b0被確認(rèn)時偽隨機(jī)計數(shù)器遞增。
9．如權(quán)利要求8所述的設(shè)備，其中用于確認(rèn)多個準(zhǔn)周期性脈沖的裝置包括一個信號驅(qū)動器，具有位b0作為它的輸入，產(chǎn)生具有位b0的邏輯值的信號。
10．如權(quán)利要求2所述的設(shè)備，其中第二計數(shù)單元包括一個移位寄存器。
11．如權(quán)利要求2所述的設(shè)備，其中用于確認(rèn)多個準(zhǔn)周期性脈沖的裝置包括一個譯碼器電路，響應(yīng)來自第一計數(shù)單元的第一種多個輸出位和來自第二計數(shù)單元的第二輸出位，在第三數(shù)目的狀態(tài)的一個預(yù)選擇子集期間確認(rèn)準(zhǔn)周期性脈沖信號，使得準(zhǔn)周期性脈沖信號具有一個等于振蕩器頻率除以一個分?jǐn)?shù)的平均頻率。
12．一個時鐘分頻器，用于從具有振蕩器頻率的振蕩器信號分頻周期性信號，包括a．第一計數(shù)單元，具有第一數(shù)目的狀態(tài)，響應(yīng)來自振蕩器的振蕩器輸入和一個使能信號輸入，用于產(chǎn)生第一種多個輸出位，第一計數(shù)單元能夠以第一預(yù)確定次序不斷地遞增經(jīng)過第一種多個狀態(tài)；b．第二計數(shù)單元，具有第二數(shù)目的狀態(tài)，響應(yīng)來自振蕩器的振蕩器輸入和一個復(fù)位信號輸入，用于產(chǎn)生第二輸出位，第二計數(shù)單元能夠以第二預(yù)確定次序不斷地遞增經(jīng)過第二種多個狀態(tài)；第一計數(shù)單元，響應(yīng)第二計數(shù)單元的第二輸出位以及第二計數(shù)單元的復(fù)位信號輸入，響應(yīng)第一種多個輸出位中至少一個，使得在下列情況下第二計數(shù)單元復(fù)位到初始狀態(tài)?。?dāng)振蕩器信號被確認(rèn)和第二計數(shù)單元計數(shù)經(jīng)過第二種多個狀態(tài)中每一個時；或者ⅱ．當(dāng)振蕩器信號被確認(rèn)和復(fù)位信號輸入被確認(rèn)以及第二計數(shù)單元已經(jīng)遞增經(jīng)過第二種多個狀態(tài)的一個預(yù)選擇的數(shù)目時，并且使得每當(dāng)振蕩器信號和使能信號輸入被確認(rèn)時第一計數(shù)單元遞增，以及使得結(jié)合的第一計數(shù)單元和第二計數(shù)單元具有一個預(yù)確定的第三種多個狀態(tài)；以及c．裝置，響應(yīng)來自第一計數(shù)單元的第一種多個輸出位和來自第二計數(shù)單元的第二輸出位，在第三數(shù)目的狀態(tài)的一個預(yù)選擇子集期間確認(rèn)準(zhǔn)周期性脈沖信號，使得準(zhǔn)周期性脈沖信號具有一個等于振蕩器頻率除以一個分?jǐn)?shù)的平均頻率。
13．一種方法，用于響應(yīng)來自振蕩器的一系列周期性脈沖產(chǎn)生一個脈沖時鐘信號，該周期性脈沖具有一個振蕩器頻率，該脈沖時鐘信號具有一個等于振蕩器頻率除以一個帶有分子和分母的分?jǐn)?shù)的頻率，包括步驟a．遞增經(jīng)過等于分子的第一數(shù)目的狀態(tài)，每次遞增發(fā)生在來自振蕩器的周期性脈沖處；以及b．在第一數(shù)目的狀態(tài)的一個預(yù)選第二數(shù)目期間確認(rèn)多個準(zhǔn)周期性脈沖，該第二數(shù)目等于分母，其中準(zhǔn)周期性脈沖具有至少兩個不同持續(xù)時間的周期并且具有一個等于振蕩器頻率除以該分?jǐn)?shù)的平均頻率。
全文摘要
一種用于分頻時鐘電路的方法和設(shè)備,使用了一種裝置,該裝置具有能夠不斷地遞增經(jīng)過第一種多個狀態(tài)的第一計數(shù)單元和具有第二數(shù)目的狀態(tài)的第二個計時單元,產(chǎn)生第二輸出位并且不斷地遞增經(jīng)過第二種多個狀態(tài)。第一個計數(shù)單元響應(yīng)第二計數(shù)單元的第二輸出位并且第二個計數(shù)單元的復(fù)位信號輸入響應(yīng)第一種多個輸出位中至少一個。第一計數(shù)單元和第二計數(shù)單元相結(jié)合具有預(yù)確定的第三種多個狀態(tài)。
文檔編號H03K23/00GK1219031SQ9810839
公開日1999年6月9日 申請日期1998年5月19日 優(yōu)先權(quán)日1997年5月19日
發(fā)明者托西奧·塞奧, 賈森·E·瓦爾德克 申請人:萊克斯馬克國際公司