專利名稱：電器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及變?nèi)荻O管，特別涉及適于集成的變?nèi)荻O管。例如已發(fā)現(xiàn)這種變?nèi)荻O管用于壓控振蕩器和鎖相環(huán)電路，壓控振蕩器和鎖相環(huán)電路常用于無(wú)線電通信裝置中。本發(fā)明還涉及這種器件的制造。
變?nèi)荻O管是一種具有受合適電壓或偏置電流控制的電容的電器件。變?nèi)荻O管例如可用于壓控振蕩器VCOs，其中振蕩器的頻率受所加電壓或偏置電流的控制。例如在需要可變頻率時(shí)，或信號(hào)需要與基準(zhǔn)信號(hào)同步時(shí)采用VCOs。在無(wú)線電通信裝置例如便攜式/蜂窩電話中，VCOs常用于鎖相環(huán)PLL電路，產(chǎn)生合適的信號(hào)。這些應(yīng)用的例子有產(chǎn)生與無(wú)線電接收機(jī)接收的信號(hào)同步的基準(zhǔn)信號(hào)、調(diào)制/解調(diào)操作和頻率合成?，F(xiàn)有技術(shù)已知有幾種適用于集成電路IC技術(shù)的變?nèi)荻O管。R.A Molin和G.F.Foxhall在“Ion-ImplantedHyperabrupt Junction Voltage Variable Capacitors”(IEEE Trans.Electron Device，ED-19，pp267f，1972)中討論了用pn-二極管作可用于雙極、CMOS或BiCMOS技術(shù)中的變?nèi)荻O管。還已知使用肖特基二極管或MOS二極管作變?nèi)荻O管。例如S.M.Sze在“Physicsof Semiconductor Devices” (John Wiley & Sons 2ndEdition pp.368f)介紹了后者。已知變?nèi)荻O管的集成取決于IC技術(shù)的能力。J.N.Burghartz，M.Soyuer，K.Jenkins在“Integrated RF and MicrowaveComponents in BiCMOS Technology”(IEEE Trans.ElectronDevices Vol.43，pp.1559-1570，Sept.1996)中回顧了按BiCMOS工藝的高頻RF應(yīng)用的集成器件。如第1568頁(yè)和

圖12所述，變?nèi)荻O管不是標(biāo)準(zhǔn)BiCMOS器件組的一部分。代之以提出了用雙極晶體管的集電極-基極結(jié)作變?nèi)荻O管。J.Craninckx和M.S.J.Steyaert在“A1.8-GHz Low-Phase-Noise CMOS VCO Using Optimized HollowSpiral Inductors”(IEEE J.Solid-State Circuits，Vol.32，pp.736-744，May 1997)提出了用p+/n-阱結(jié)二極管作VCO中的變?nèi)荻O管，該二極管可利用CMOS工藝集成。
盡管上述已知形式的變?nèi)荻O管可以發(fā)揮適當(dāng)?shù)淖饔?，但它們?nèi)跃哂性S多缺點(diǎn)。
已知變?nèi)荻O管的一個(gè)缺點(diǎn)是，由于它們的高串聯(lián)電阻或需要附加的制造步驟，所以尤其是按常規(guī)CMOS工藝的高頻應(yīng)用時(shí)，難以實(shí)現(xiàn)高品質(zhì)因子Q。導(dǎo)致了低成品率和高制造成本。
已知pn-結(jié)變?nèi)荻O管的另一個(gè)缺點(diǎn)是，在許多應(yīng)用中，例如用于多數(shù)VCO電路時(shí)，DC去耦電容器需附加于設(shè)計(jì)中，使得設(shè)計(jì)更難以集成于IC中。從外部將DC去耦電容器用于IC提高了整個(gè)實(shí)施成本，消耗了印刷電路板PCB上的有效空間。在需要小且大量制造的手持裝置中，例如便攜式電話等中，這些缺點(diǎn)變得更明顯。
本發(fā)明的目的是提供一種克服或消除了上述問題的變?nèi)荻O管。
通過提供一種具有隨電壓變化的電容的電器件可以克服或消除上述問題，該電器件包括半導(dǎo)體材料的第一區(qū)；形成于第一區(qū)中的半導(dǎo)體材料構(gòu)成的第二區(qū)和第三區(qū)，第二和第三區(qū)通過隔離區(qū)隔離；形成于第一區(qū)上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處的電絕緣層；形成于絕緣層上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處的基本導(dǎo)電的元件，以便絕緣層電絕緣基本導(dǎo)電的元件與第一、第二和第三區(qū)；與基本導(dǎo)電元件連接的第一電極；及與第二和第三區(qū)連接的第二電極。
在本發(fā)明的優(yōu)選實(shí)施例中，利用MOS晶體管的柵作器件的第一電極，并通過將漏和源連接在一起形成第二電極，提供具有隨電壓變化的電容的電器件。
通過提供一種具有隨電壓變化的電容的電器件，克服現(xiàn)有技術(shù)的這些問題，所說(shuō)器件可以利用常規(guī)CMOS工藝實(shí)現(xiàn)。另外，由于絕緣層(在MOS晶體管的情況下為氧化層)將與第一電極(在MOS晶體管的情況下為柵)連接的基本導(dǎo)電的元件與第二電極(在MOS晶體管的情況下為源/漏)的第二和第三區(qū)隔離，該器件例如可用于VCO電路，而不需要DC去耦電容器。
本發(fā)明還提供一種使用如上所述的變?nèi)荻O管的VCO、PLL和無(wú)線電通信裝置。另外，提供一種制造本發(fā)明的變?nèi)荻O管的方法。
本發(fā)明的優(yōu)點(diǎn)在于，利用常規(guī)CMOS工藝，在不附加任何制造步驟的條件下，甚至在高頻應(yīng)用時(shí)，也可以實(shí)現(xiàn)具有高品質(zhì)因子Q即低串聯(lián)電阻的變?nèi)荻O管。因此可以高成品率低成本地制造變?nèi)荻O管。
另外，本發(fā)明的優(yōu)點(diǎn)在于，提供一種可利用常規(guī)CMOS工藝實(shí)現(xiàn)，且設(shè)計(jì)中不需要DC去耦電容器的VCO。于是，由于IC上不需要DC去耦電容器，且不需要從外部將之加到PCB上的IC，所以可以實(shí)現(xiàn)便宜且實(shí)際較小的VCO。這些優(yōu)點(diǎn)甚至在需要小且大量制造的例如便攜電話等手持裝置中實(shí)施時(shí)，會(huì)變得更明顯。
有利的是，本發(fā)明通過利用常規(guī)CMOS工藝，提供了一種集成壓控振蕩器和/或鎖相環(huán)PLL電路，其中包括上述變?nèi)荻O管。由于無(wú)線電通信裝置的許多功能可通過常規(guī)CMOS工藝集成，所以具有這些功能的VCO和/或PLL電路的集成允許本發(fā)明提供一種具有高集成度和小實(shí)際尺寸的無(wú)線電通信裝置。高集成度還降低了制造成本。
圖1展示了根據(jù)本發(fā)明第一實(shí)施例的包括PMOS增強(qiáng)晶體管的變?nèi)荻O管；圖2展示了根據(jù)本發(fā)明第二實(shí)施例的包括NMOS增強(qiáng)晶體管的變?nèi)荻O管；圖3展示了根據(jù)本發(fā)明第三實(shí)施例的包括NMOS耗盡晶體管的變?nèi)荻O管；圖4展示了本發(fā)明第一實(shí)施例的工作情況；圖5是本發(fā)明第一實(shí)施例的等效電路圖；圖6是本發(fā)明第四實(shí)施例的壓控振蕩器的電路圖；圖7是本發(fā)明第五實(shí)施例的組合變?nèi)荻O管的俯視圖；圖8是沿圖7的軸VIII-VIII的剖面圖；圖9是沿圖7的軸IX-IX的剖面圖；圖10是本發(fā)明第六實(shí)施例的組合變?nèi)荻O管的俯視圖；圖11是沿圖10的軸XI-XI的剖面圖；圖12是沿圖10的軸XII-XII的剖面圖；圖13是沿圖10的軸XIII-XIII的剖面圖。
下面只用實(shí)例介紹本發(fā)明的各實(shí)施例。應(yīng)注意，各附圖中所示的細(xì)節(jié)可以不按比例畫。相反，圖中各細(xì)節(jié)的尺寸選擇為便于理解本發(fā)明。
根據(jù)本發(fā)明，提供一種具有隨電壓變化的電容的電器件。這種器件也稱為變?nèi)荻O管。應(yīng)認(rèn)識(shí)到，本發(fā)明的變?nèi)荻O管容易與常規(guī)CMOS工藝結(jié)合。
圖1展示了本發(fā)明第一實(shí)施例的包括PMOS增強(qiáng)晶體管的變?nèi)荻O管10。晶體管形成于p型硅襯底11上，n阱12從襯底的第一主表面起形成于p型硅襯底11中，p+源區(qū)13和p+漏區(qū)14形成于n阱12中。源和漏區(qū)13和14的雜質(zhì)濃度選擇為大于阱區(qū)12的雜質(zhì)濃度。此后，較好由氧化硅構(gòu)成的絕緣層15形成于襯底的第一主表面上，多晶硅柵16形成于絕緣層15上，至少覆蓋n阱區(qū)12的一部分，隔開源區(qū)13和漏區(qū)14，這樣?xùn)?6與n阱區(qū)12電絕緣。通過連接源區(qū)13和漏區(qū)14形成變?nèi)荻O管10的共用電極CA。分別利用源極17和漏極18構(gòu)成與源區(qū)13和漏區(qū)14的連接。變?nèi)荻O管10的第二電極CB通過柵極19連接到柵16。
圖2展示了根據(jù)本發(fā)明第二實(shí)施例的包括NMOS增強(qiáng)晶體管的變?nèi)荻O管20。晶體管形成于p型硅襯底21中，p阱22從襯底的第一主表面起形成于p型硅襯底21中，n+源區(qū)23和n+漏區(qū)24形成于p阱22中。源和漏區(qū)23和24的雜質(zhì)濃度選擇為大于阱區(qū)22的雜質(zhì)濃度。此后，較好由氧化硅構(gòu)成的絕緣層25形成于襯底的第一主表面上，多晶硅柵26形成于絕緣層25上，至少覆蓋p阱區(qū)22的一部分，隔開源區(qū)23和漏區(qū)24，這樣?xùn)?6與p阱區(qū)22電絕緣。通過連接源區(qū)23和漏區(qū)24形成變?nèi)荻O管20的共用電極CA。分別利用源極27和漏極28構(gòu)成與源區(qū)23和漏區(qū)24的連接。變?nèi)荻O管20的第二電極CB通過柵極29連接到柵26。
圖3展示了根據(jù)本發(fā)明第三實(shí)施例的包括NMOS耗盡晶體管的變?nèi)荻O管30。晶體管形成于p型硅襯底31中，n阱32從襯底的第一主表面起形成于p型硅襯底31中，n+源區(qū)33和n+漏區(qū)34形成于p阱32中。源和漏區(qū)33和34的雜質(zhì)濃度選擇為大于阱區(qū)32的雜質(zhì)濃度。此后，較好由氧化硅構(gòu)成的絕緣層35形成于襯底的第一主表面上，多晶硅柵36形成于絕緣層35上，至少覆蓋n阱區(qū)32的一部分，隔開源區(qū)33和漏區(qū)34，這樣?xùn)?6與n阱區(qū)32電絕緣。通過連接源區(qū)33和漏區(qū)34形成變?nèi)荻O管30的共用電極CA。分別利用源極37和漏極38構(gòu)成與源區(qū)33和漏區(qū)34的連接。變?nèi)荻O管30的第二電極CB通過柵極39連接到柵36。
更一般說(shuō)，變?nèi)荻O管可以限定為具有半導(dǎo)體材料構(gòu)成的第一區(qū)12、22、32，其中形成有半導(dǎo)體材料構(gòu)成的第二區(qū)13、23和33及第三區(qū)14、24和34。第二區(qū)和第三區(qū)通過隔離區(qū)隔開。電絕緣層15、25和35形成于第一區(qū)12、22和32上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處。然后，在絕緣層15、25和35上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處形成基本導(dǎo)電元件16、26和36，從而絕緣層15、25和35電絕緣基本導(dǎo)電的元件16、26和36與第一、第二和第三區(qū)。基本導(dǎo)電元件16、26和36與電極CB連接，第二和第三區(qū)與共用電極CA連接。
應(yīng)注意，本發(fā)明不限于利用硅半導(dǎo)體材料?？梢圆捎闷渌雽?dǎo)體材料，例如GaAs代替。而且，可以用除氧化硅外的其它材料例如氮化硅或氧化硅與氮化硅的復(fù)合物形成絕緣層15、25和35。這些情況下，代替金屬氧化物半導(dǎo)體MOS晶體管，稱之為金屬絕緣體半導(dǎo)體MIS晶體管更合適。
盡管上述這些實(shí)施例中包括源極17、27和37、漏極18、28和38及柵極19、29和39，但應(yīng)理解，本發(fā)明不限于使用這些電極。源區(qū)、漏區(qū)和柵可利用其它方式連接。例如，可以用多晶硅實(shí)現(xiàn)柵與阱區(qū)12、22和32中的離子注入?yún)^(qū)的合適連接，或用之連接襯底11、21和31中的源區(qū)13、23和33和漏區(qū)14、24和34。對(duì)于一個(gè)和相同變?nèi)荻O管來(lái)說(shuō)可以采用不同連接方法的組合。
圖4示出了本發(fā)明第一實(shí)施例的工作情況。變?nèi)荻O管40對(duì)應(yīng)于圖1中的變?nèi)荻O管10，圖5示出了變?nèi)荻O管40的等效電路圖。工作時(shí)，在電極CA和CB之間加電壓，CA上的電位高于CB上的電位。阱區(qū)12的表面區(qū)被耗盡，圖4中用耗盡邊界41示出了耗盡寬度。變?nèi)荻O管的電容取決于串聯(lián)的氧化物電容COX，或如果絕緣層不由氧化物構(gòu)成的話與之相當(dāng)?shù)碾娙莺桶雽?dǎo)體耗盡層電容CD。而耗盡層電容CD取決于阱的電位及器件上即源/漏和柵間所加的電壓。通過例如阻擋CMOS工藝的閾值電壓注入，在主表面區(qū)盡可能輕地?fù)诫s阱區(qū)，實(shí)現(xiàn)變?nèi)荻O管的高動(dòng)態(tài)范圍。通過使柵(和其接點(diǎn))的電阻R柵及阱12中源區(qū)13和漏區(qū)14間的電阻R溝道盡可能小，可以實(shí)現(xiàn)變?nèi)荻O管的高Q因子。由于包括硅化柵的步驟，所以會(huì)降低多晶硅柵的電阻。通過采用小尺寸柵和溝道區(qū)，可以減小由阱區(qū)12中的少數(shù)電荷載流子42產(chǎn)生的電阻。然而，小尺寸的柵和溝道區(qū)導(dǎo)致了變?nèi)荻O管有時(shí)具有小到不可接受的數(shù)值的電容。通過并聯(lián)合適數(shù)量的變?nèi)荻O管，形成組合變?nèi)荻O管，可以解決這個(gè)問題。變?nèi)荻O管間的連接較好是由例如鋁等低電阻材料進(jìn)行，以使器件間的電阻保持較低，因而，實(shí)現(xiàn)了組合變?nèi)荻O管的整體高Q因子。
如上所述，耗盡層電容CD也取決于阱的電位，并且相應(yīng)地，通過在電極CA和CB上加固定電位，并利用加于阱上的合適電壓控制器件的電容，也可以使器件工作?；蛘撸陔姌OCA或CB之一上加固定電位，另一電極接到阱，利用加于阱上的合適電壓控制器件。
根據(jù)所屬領(lǐng)域公知的原理，適當(dāng)?shù)馗淖兯訕O性，以上討論的第一實(shí)施例的工作情況，也適用于第二和第三實(shí)施例。
盡管上述第一、第二和第三實(shí)施例都采用了p型半導(dǎo)體襯底，但如果根據(jù)所屬領(lǐng)域公知的原理，改變極性和導(dǎo)電類型，也可以同樣地采用n型半導(dǎo)體襯底。
在常規(guī)的0.25微米或0.35微米CMOS工藝中，基本上相當(dāng)于源區(qū)和漏區(qū)間距離的柵長(zhǎng)度Lg較好是選擇為小于2微米，最好是小于1微米。柵寬Wg較好是選擇為小于20微米，例如15微米、10微米或5微米。在采用例如金屬硅化物多晶硅等低阻柵材料時(shí)，柵寬可選擇為小于6微米。
圖6示出了本發(fā)明第四實(shí)施例的壓控振蕩器60的電路圖。第一、第二和第三NMOS增強(qiáng)晶體管T1、T2和T3的本體和源分別連接到地電位。第一晶體管T1的柵連接到第二晶體管T2的漏和第三晶體管T3的柵。第二晶體管T2的柵連接到第一晶體管T1的漏和第一電感L1的第一電極。第一電感L1的第二電極連接到第一電阻R1的第一電極。第二晶體管T2的漏連接到第二電感L2的第一電極。第二電感的第二電極連接到第二電阻R2。第一電阻R1的第二電極連接到第二電阻R2的第二電極、第三電阻Rext的第一電極和第一電容器Cext的第一電極。第三電阻Rext的第二電極連接到電源電壓+Vcc，第一電容Cext的第二電極連接到地電位。該電路還至少包括兩個(gè)變?nèi)荻O管V1-Vn，其中n是變?nèi)荻O管的數(shù)量。通過并聯(lián)預(yù)定數(shù)量的變?nèi)荻O管V1-Vn，形成第一組合變?nèi)荻O管，通過并聯(lián)其余的變?nèi)荻O管，形成第二組合變?nèi)荻O管。接收控制壓控振蕩器的頻率的電壓Vfreq的輸入接點(diǎn)，連接到第一和第二組合變?nèi)荻O管的第一電極。第一組合變?nèi)荻O管的第二電極連接到第一晶體管T1的漏，第二組合變?nèi)荻O管的第二電極連接到第二晶體管T2的漏。該實(shí)施例中，變?nèi)荻O管V1-Vn由NMOS耗盡晶體管構(gòu)成。組合變?nèi)荻O管的第一電極由NMOS耗盡晶體管的本體與源漏區(qū)間的公共接點(diǎn)構(gòu)成。第一組合變?nèi)荻O管的第二電極由第一組合變?nèi)荻O管的NMOS耗盡晶體管的柵之間的公共接點(diǎn)構(gòu)成，第二組合變?nèi)荻O管的第二電極由第二組合變?nèi)荻O管的NMOS耗盡晶體管的柵間的公共接點(diǎn)構(gòu)成。NMOS耗盡晶體管的柵較好是連接到VCO電路，而不是接收電壓Vfreq的輸入接點(diǎn)，是由于該柵具有小的寄生電容。在第三晶體管T3的漏得到VCO的輸出信號(hào)Iout。第三電阻Rext和第一電容器Cext可以不集成于芯片上。而且，可以使用IC鍵合引線的電感，作為第一和第二電感L1和L2。應(yīng)注意，構(gòu)成組合變?nèi)荻O管V1-Vn的MOS晶體管的本體可連接于除Vfreq外的電位，例如零電位，只要該本體不與晶體管的任何其它區(qū)域構(gòu)成正偏二極管便可。所屬技術(shù)領(lǐng)域中，這種VCO電路的工作情況是已知的。
具有給定電感的給定VCO電路的最佳性能由(組合)變?nèi)荻O管的Q因子和動(dòng)態(tài)范圍(最小和最大電容值)確定。根據(jù)本發(fā)明的第四實(shí)施例，采用NMOS晶體管。于是給出最小寄生電阻，因而具有最高Q因子。調(diào)節(jié)閾值電壓，以便盡可能在預(yù)定偏壓(電壓)內(nèi)給出(組合)變?nèi)荻O管的最大動(dòng)態(tài)范圍。
在本發(fā)明的變?nèi)荻O管按常規(guī)CMO工藝與其它器件集成時(shí)，需要例如通過至少在一個(gè)阱區(qū)中形成變?nèi)荻O管，使源和漏區(qū)與襯底絕緣。盡管通過例如阻擋CMOS工藝的閾值注入，在主表面區(qū)盡可能輕地?fù)诫s阱區(qū)，實(shí)現(xiàn)變?nèi)荻O管的高動(dòng)態(tài)范圍，但并不總是需要這樣，在這些情況下，可以采用常規(guī)MOS晶體管。應(yīng)注意，本發(fā)明的變?nèi)荻O管的集成也可以按以往的CMOS工藝進(jìn)行，只要具有與襯底導(dǎo)電類型相反的導(dǎo)電類型的一個(gè)阱區(qū)便可。
有利的是，本發(fā)明利用常規(guī)CMOS工藝提供一種包括如上所述的變?nèi)荻O管的集成壓控振蕩器和/或鎖相環(huán)PLL電路(未示出)。一個(gè)PLL常用于無(wú)線電通信裝置(未示出)，例如便攜/蜂窩電話，用于使信號(hào)與無(wú)線電接收機(jī)接收的基準(zhǔn)信號(hào)同步，并在頻率合成器中產(chǎn)生需要的頻率。由于無(wú)線電通信裝置的許多功能可用常規(guī)CMOS工藝集成，所以集這些功能于一體的VCO和/或PLL電路使本發(fā)明提供一種具有高集成度和小實(shí)際尺寸的無(wú)線電通信裝置。高集成度還降低了制造成本。
下面將展現(xiàn)兩個(gè)以上(組合)變?nèi)荻O管的實(shí)施例，以說(shuō)明可以利用許多方式實(shí)現(xiàn)本發(fā)明的電器件，而不脫離本發(fā)明的范圍。
圖7示出了本發(fā)明的第五實(shí)施例的組合變?nèi)荻O管70的俯視圖。圖8和9分別是沿圖7的軸VIII-VIII和IX-IX的剖面圖。n阱區(qū)72形成于p型襯底71中。p+區(qū)73和74形成于阱區(qū)72中，以便按兩維矩陣形成等間隔島。由絕緣層(未示出)與阱和半導(dǎo)體襯底隔開的柵76形成在對(duì)應(yīng)于p+區(qū)73和74的區(qū)處。不是必須的，柵76較好是還延伸成使所有p+區(qū)由柵包圍。柵76構(gòu)成組合變?nèi)荻O管76的第一電極。所有p+區(qū)73和74通過第二層多晶硅77/78和連接部件77和78共同連接，構(gòu)成組合變?nèi)荻O管70的第二電極。p+區(qū)73和74構(gòu)成源區(qū)73和漏區(qū)74，與每個(gè)源區(qū)73最接近的區(qū)是漏區(qū)74，反之也如此。
在第五實(shí)施例的制造組合變?nèi)荻O管70的方法的實(shí)例中，首先，在p型半導(dǎo)體襯底71中形成n阱區(qū)72。在阱區(qū)的表面上形成絕緣層(未示出)，并在其上形成第一多晶硅層。在第一多晶硅層上形成第一掩模層(未示出)。暴露和腐蝕第一掩模層，使之具有格柵形(未示出)。接著，腐蝕第一多晶硅層，從而形成柵76。柵76相應(yīng)地采用了掩模的格柵形。柵76構(gòu)成組合變?nèi)荻O管的第一電極。去掉該掩模的其余部分，利用柵76作掩模，通過離子注入形成p+源區(qū)73和p+漏區(qū)74。該工藝期間，柵76的導(dǎo)電性因柵的離子注入而提高?；蛘撸陔x子注入期間保留該掩模。柵的導(dǎo)電性較好是因使柵76金屬硅化而提高。在該結(jié)構(gòu)上形成絕緣層(未示出)，并于其上形成第二掩模層(未示出)。暴露并腐蝕第二掩模層，在源和漏區(qū)73和74上形成具有開口的掩模(未示出)。接著，在腐蝕步驟中，將去掉這些開口限定的絕緣材料。然后，去掉第二掩模，并于其上形成第二多晶硅層77/78。應(yīng)注意，由于先前的腐蝕步驟，第二多晶硅層將分別通過多晶硅連接件77和78與源和漏區(qū)73和74中的每一個(gè)連接。因而，第二多晶硅層77/78構(gòu)成組合變?nèi)荻O管的第二電極。在替代實(shí)施例中，用多晶硅形成連接件77和78，用金屬電極代替多晶硅層77/78，將連接件77和78連接在一起。
第五實(shí)施例的器件可被認(rèn)為是由多個(gè)MOS晶體管構(gòu)成，每個(gè)MOS晶體管具有源區(qū)73、漏區(qū)74、柵76和形成于源區(qū)73和漏區(qū)74間的溝道區(qū)，這些晶體管通過第二多晶硅層并聯(lián)，構(gòu)成組合變?nèi)荻O管。因此，每個(gè)MOS晶體管的工作情況與包括如上所討論的MOS晶體管的變?nèi)荻O管的工作情況相當(dāng)。
圖10是本發(fā)明第六實(shí)施例的組合變?nèi)荻O管80的俯視圖。圖11、12和13分別是沿圖10的軸XI-XI、XII-XII和XIII-XIII的剖面圖。n阱區(qū)82形成于p型襯底81中。梳狀p+區(qū)83、91、84、90形成于阱區(qū)82中。通過絕緣層(未示出)與襯底81和阱區(qū)82隔開的柵86形成在對(duì)應(yīng)于梳狀p+區(qū)83、91、84、90的各“齒”之間的區(qū)域處。柵86還沿這種“齒”的邊緣延伸，從而形成一個(gè)共用柵86。柵86構(gòu)成組合變?nèi)荻O管80的第一電極，p+區(qū)83、91、84和90連接到組合變?nèi)荻O管80的第二電極(未示出)。
在第六實(shí)施例的制造組合變?nèi)荻O管80的方法的實(shí)例中，首先，在p型半導(dǎo)體襯底81中形成n阱區(qū)82。在阱區(qū)的表面上形成絕緣層(未示出)，并在其上形成第一多晶硅層。在該多晶硅層上形成第一掩模層(未示出)。暴露和腐蝕第一掩模層，形成具有梳狀的第一掩模層(未示出)。接著，腐蝕該多晶硅層，從而形成柵86。柵86相應(yīng)地具有掩模的梳形。柵86構(gòu)成組合變?nèi)荻O管的第一電極。去掉該掩模的其余部分，在該結(jié)構(gòu)上形成第二掩模層(未示出)。暴露和腐蝕第二掩模層，形成具有開口的第二掩模層(未示出)，使梳狀柵的“齒”和包圍“齒”的區(qū)域不被該掩模覆蓋。此后，不僅利用第二掩模而且利用柵86作掩模，通過離子注入形成p+源區(qū)83、組合源和漏區(qū)91、漏區(qū)84和連接這些區(qū)的連接區(qū)90。該工藝期間，柵86的導(dǎo)電性因柵的離子注入而提高?；蛘?，在離子注入期間保留第一掩模。柵的導(dǎo)電性較好是由于使柵86金屬硅化而提高。連接離子注入?yún)^(qū)83、91、84和90，該連接構(gòu)成了組合變?nèi)荻O管的第二電極。
第六實(shí)施例的器件可被認(rèn)為是由多個(gè)MOS晶體管構(gòu)成，每個(gè)MOS晶體管具有源區(qū)91(83)、漏區(qū)90(84)、柵86和形成于源區(qū)和漏區(qū)間的溝道區(qū)，這些晶體管通過連接區(qū)90并聯(lián)，構(gòu)成組合變?nèi)荻O管。因此，每個(gè)MOS晶體管的工作情況與包括如上所討論的MOS晶體管的變?nèi)荻O管的工作情況相當(dāng)。在替代實(shí)施例(未示出)中，形成柵86(至少制造期間暫時(shí)形成)，使之還有第二掩模的作用，因此，不需要第二掩模限定在隨后的步驟中將成為離子注入?yún)^(qū)83、91、84和90的區(qū)。
第五和第六實(shí)施例的組合變?nèi)荻O管(70，80)展示了具有并聯(lián)的數(shù)個(gè)變?nèi)荻O管的器件的例子。如上所述，利用小尺寸柵和溝道區(qū)，并盡可能保持柵(及其接點(diǎn))的電阻小，可以實(shí)現(xiàn)每個(gè)變?nèi)荻O管的高Q因子。然而，小尺寸的柵和溝道區(qū)導(dǎo)致了有時(shí)具有不可接受的小數(shù)值的電容的變?nèi)荻O管。因此，通過并聯(lián)合適數(shù)目的變?nèi)荻O管，可以得到具有合適電容的組合變?nèi)荻O管例如第五和第六實(shí)施例的組合變?nèi)荻O管(70，80)。因此提供了具有高Q因子和合適電容的組合變?nèi)荻O管。
應(yīng)注意，盡管利用它們的制造方法例示了第五和第六實(shí)施例的器件，但在不脫離本發(fā)明范圍的情況下，可以采用所屬領(lǐng)域的技術(shù)人員可以實(shí)施的其它制造方法。而且，顯然，可以形成具有任何數(shù)目的MOS晶體管的器件。
本發(fā)明的優(yōu)點(diǎn)是，通過利用常規(guī)CMOS工藝，同時(shí)不附加任何制造步驟，甚至對(duì)于高頻應(yīng)用來(lái)說(shuō)，也可以實(shí)現(xiàn)具有高品質(zhì)因子即具有低串聯(lián)電阻的變?nèi)荻O管。因此可以高成品率低成本制造變?nèi)荻O管。
另外，本發(fā)明的優(yōu)點(diǎn)在于，提供一種VCO，該VCO可以常規(guī)CMOS工藝實(shí)現(xiàn)，而且設(shè)計(jì)中不需要附加DC去耦電容器。由于不僅IC上不需要DC去耦電容器，而且也不需去耦電容器從外部連接到PCB上的IC，所以可以實(shí)現(xiàn)廉價(jià)且實(shí)際尺寸小的VCO。在需要小且大量制造的手持裝置例如便攜電話中實(shí)施時(shí)，這些優(yōu)點(diǎn)甚至?xí)兊酶黠@。
權(quán)利要求
1.一種具有隨電壓變化的電容的電器件(10，20，30，40，V1-Vn，70，80)，包括半導(dǎo)體材料的第一區(qū)(12，22，32，72，82)；形成于第一區(qū)中的半導(dǎo)體材料構(gòu)成的第二區(qū)(13，23，33，73，83，91)和第三區(qū)(14，24，34，74，84，91)，第二和第三區(qū)通過隔離區(qū)隔離；形成于第一區(qū)上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處的電絕緣層(15，25，35)；形成于絕緣層上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處的基本導(dǎo)電元件(16，26，36，76，86)，以便該絕緣層電絕緣基本導(dǎo)電元件與第一、第二和第三區(qū)；與基本導(dǎo)電元件連接的第一電極(17，27，37)；與第二和第三區(qū)連接的第二電極(18，28，38)。
2.根據(jù)權(quán)利要求1的電器件，其中第二區(qū)、第三區(qū)和基本導(dǎo)電元件分別構(gòu)成MIS晶體管的漏、源和柵。
3.根據(jù)權(quán)利要求2的電器件，其中柵長(zhǎng)小于2微米。
4.根據(jù)權(quán)利要求3的電器件，其中柵長(zhǎng)約為1微米。
5.根據(jù)權(quán)利要求1或2的電器件，其中基本導(dǎo)電元件包括多晶硅。
6.根據(jù)權(quán)利要求1或2或5的電器件，其中基本導(dǎo)電元件包括金屬硅化物。
7.根據(jù)權(quán)利要求2-5中任一項(xiàng)在從屬權(quán)利要求2的范圍內(nèi)的電器件，其中柵寬小于5微米。
8.根據(jù)權(quán)利要求2-6中任一項(xiàng)在從屬權(quán)利2的范圍內(nèi)的電器件，其中柵寬度小于20微米。
9.根據(jù)前述權(quán)利要求中任一項(xiàng)的電器件，其中半導(dǎo)體材料構(gòu)成的第一區(qū)(12，22，32，72，82)在半導(dǎo)體襯底(11，21，31，71，81)中形成阱區(qū)，其中第三電極連接到襯底。
10.根據(jù)權(quán)利要求9的電器件，其中第三電極連接到第一或第二電極。
11.具有隨電壓變化的電容的電器件(10，20，30，70，80)，包括漏連接到源的MOS晶體管。
12.根據(jù)權(quán)利要求11的電器件，還包括到MOS晶體管的本體的接點(diǎn)。
13.根據(jù)權(quán)利要求12的電器件，其中所說(shuō)本體連接到柵或漏和源。
14.具有隨電壓變化的電容的電器件(70，80)，包括多個(gè)并聯(lián)連接的上述任一項(xiàng)權(quán)利要求的電器件。
15.一種壓控振蕩器(VCO)(60)，具有施加輸入電壓(Vfreq)的輸入端子和輸出頻率取決于輸入電壓的振蕩信號(hào)(Iout)的輸出端子，該VCO包括具有權(quán)利要求1-14中任一項(xiàng)的隨電壓變化的電容的電器件(V1-Vn)。
16.一種壓控振蕩器(VCO)(60)，具有施加輸入電壓(Vfreq)的輸入端子和輸出頻率取決于輸入電壓的振蕩信號(hào)(Iout)的輸出端子，該VCO至少包括一個(gè)具有連接源的漏的MIS晶體管的變?nèi)荻O管(V1-Vn)。
17.根據(jù)權(quán)利要求16的壓控振蕩器，其中VCO包括耦合到第一變?nèi)荻O管的第一MIS晶體管和第一電感，耦合到第二變?nèi)荻O管的第二MIS晶體管和第二電感，其中第一晶體管的漏耦合到第二晶體管的柵，第二晶體管的漏耦合到第一晶體管的柵。
18.根據(jù)權(quán)利要求17的壓控振蕩器，其中第一變?nèi)荻O管包括第一組MIS晶體管，它們的漏和源連接在一起，第二變?nèi)荻O管包括第二組MIS晶體管，它們的漏和源連接在一起。
19.根據(jù)權(quán)利要求18的壓控振蕩器，其中第一組晶體管的柵連接在一起，第二組晶體管的柵連接在一起。
20.根據(jù)權(quán)利要求16-19中任一項(xiàng)的壓控振蕩器，其中至少一個(gè)變?nèi)荻O管的MIS晶體管的漏和源耦合到用于把輸入電壓加到VCO的輸入端子。
21.根據(jù)權(quán)利要求19或20中任一項(xiàng)在權(quán)利要求19的范圍內(nèi)的壓控振蕩器，其中第一組晶體管的柵耦合到第一MIS晶體管的漏，第二晶體管的柵耦合到第二MIS晶體管的漏。
22.根據(jù)權(quán)利要求16-21中任一項(xiàng)的壓控振蕩器，其中MIS晶體管是MOS晶體管。
23.一種鎖相環(huán)電路，包括根據(jù)權(quán)利要求1-14中任一項(xiàng)的變?nèi)荻O管。
24.一種鎖相環(huán)電路，包括根據(jù)權(quán)利要求15-22中任一項(xiàng)的壓控振蕩器。
25.一種無(wú)線通信裝置，包括根據(jù)權(quán)利要求15-22中任一項(xiàng)的壓控振蕩器。
26.一種無(wú)線通信裝置，包括根據(jù)權(quán)利要求23-24中任一項(xiàng)的鎖相環(huán)電路。
27.一種制造具有隨電壓變化的電容的電器件的方法，包括以下步驟形成第一半導(dǎo)體區(qū)；在第一區(qū)中形成半導(dǎo)體材料的第二區(qū)和第三區(qū)，第二和第三區(qū)通過隔離區(qū)隔離；在第一區(qū)上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處形成電絕緣層；在絕緣層上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處形成基本導(dǎo)電元件，使絕緣層電絕緣基本導(dǎo)電元件與第一、第二和第三區(qū)；形成電連接到基本導(dǎo)電元件的第一電極；及形成電連接到第二和第三區(qū)的第二電極。
28.根據(jù)權(quán)利要求27的制造電器件的方法，還包括以下步驟至少在對(duì)應(yīng)于隔離區(qū)的區(qū)處，形成阻擋層，阻擋IC制造工藝的以后MIS晶體管閾值注入步驟。
29.根據(jù)權(quán)利要求28的制造電器件的方法，其中IC制造工藝是CMOS工藝。
全文摘要
提供具有隨電壓變化的電容的電器件(10),包括半導(dǎo)體材料的第一區(qū)(12)及形成于第一區(qū)中的半導(dǎo)體材料的第二區(qū)(13)和第三區(qū)(14),第二和第三區(qū)通過隔離區(qū)隔離;形成于第一區(qū)上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處的電絕緣層(15);形成于絕緣層上至少對(duì)應(yīng)于隔離區(qū)的區(qū)處的基本導(dǎo)電元件(16),以便該絕緣層電絕緣基本導(dǎo)電元件與第一、第二和第三區(qū);與基本導(dǎo)電元件連接的第一電極(17);與第二和第三區(qū)連接的第二電極(18)。并公開了器件的制造方法。
文檔編號(hào)H03B5/12GK1270704SQ9880907
公開日2000年10月18日 申請(qǐng)日期1998年9月1日 優(yōu)先權(quán)日1997年9月11日
發(fā)明者A·利特溫, S·E·馬蒂松 申請(qǐng)人:艾利森電話股份有限公司