專利名稱：用于脈沖輸入的高速率的cmos邏輯結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及邏輯結(jié)構(gòu)，并特別涉及與脈沖有源輸入一起使用的高速CMOS電路組態(tài)。
半導(dǎo)體制造技術(shù)的發(fā)展已經(jīng)允許電路設(shè)計者把非常多的晶體管集成在一個電路小片上。例如，現(xiàn)代集成電路(IC)通常包括幾百萬個互聯(lián)于一個小襯底上的晶體管。這些晶體管通常是場效晶體管(FET)。同時，計算機體系結(jié)構(gòu)，而且特別是處理器體系結(jié)構(gòu)已經(jīng)朝著強調(diào)越來越短的周期的方向發(fā)展。半導(dǎo)體制造和處理器體系結(jié)構(gòu)的這些發(fā)展促使設(shè)計者考慮用新的方式來執(zhí)行基本的電路功能。
為了生產(chǎn)具有更短周期的IC，通常需要提高這些器件運行的時鐘頻率。提高時鐘頻率意味著每個時鐘周期內(nèi)所允許的邏輯門延遲更小。但是，現(xiàn)代處理器體系結(jié)構(gòu)通常要求盡可能快的進行大量的邏輯操作。如下所述，已經(jīng)開發(fā)了幾種類型的邏輯設(shè)計以實現(xiàn)高速操作。
靜態(tài)全CMOS邏輯結(jié)構(gòu)要求每個n溝道場效應(yīng)晶體管(NFET)有一個p溝道場效應(yīng)晶體管(PFET)。對于復(fù)合邏輯門來說，這意味著或者是一個具有PFET OR結(jié)構(gòu)的NFET堆棧，或者是一個具有PFET堆棧的NFET OR結(jié)構(gòu)。

圖1(a)所示為一種靜態(tài)全CMOS復(fù)合邏輯門的晶體管電平配置。圖1(b)所示為表示由圖1(a)的電路執(zhí)行的邏輯功能的邏輯符號。這些復(fù)合邏輯門結(jié)構(gòu)的物理布局產(chǎn)生大量的結(jié)型區(qū)域并且由此產(chǎn)生與輸出節(jié)點有關(guān)的寄生電容。
現(xiàn)在已經(jīng)開發(fā)了諸如多米諾邏輯結(jié)構(gòu)的動態(tài)邏輯結(jié)構(gòu)，與靜態(tài)全CMOS邏輯結(jié)構(gòu)相比較，它降低了寄生電容量。多米諾邏輯指的是一種具有預(yù)充電的輸出節(jié)點的幾個串聯(lián)邏輯級的電路結(jié)構(gòu)。幾個串聯(lián)多米諾邏輯級的組合稱作一個多米諾塊。換句話說，多米諾塊稱作流水級(pipestage)，這是因為它經(jīng)常用于執(zhí)行高速CMOS邏輯集成電路中的流水線(pipelined)體系結(jié)構(gòu)。各個邏輯級的輸出節(jié)點預(yù)充電至第一邏輯電平，隨即邏輯信號可被應(yīng)用，這樣，根據(jù)所執(zhí)行的邏輯功能和各種輸入信號的狀態(tài)，輸出節(jié)點可轉(zhuǎn)換至第二邏輯電平。由于在多米諾級鏈中的每一個多米諾級進行估算，所以下一個多米諾級的輸出可被轉(zhuǎn)換。由于預(yù)充電節(jié)點在序列中“下落”，所以該操作類似于倒下的多米諾骨牌，并因此而命名了此類電路結(jié)構(gòu)。
盡管多米諾電路與靜態(tài)全CMOS邏輯結(jié)構(gòu)相比能夠降低輸入電容和輸出電容，但多米諾電路需要復(fù)位(即預(yù)充電)電路，而且多米諾電路還對電荷共享感生噪聲問題敏感。
我們所需要的一種結(jié)構(gòu)是能夠提供高速組合的邏輯功能，使用少量的芯片區(qū)域，與靜態(tài)全CMOS邏輯結(jié)構(gòu)相比呈現(xiàn)較小的輸入和輸出電容，并且對電荷共享問題不敏感。
簡而言之，用于接收脈沖有源輸入信號的邏輯結(jié)構(gòu)產(chǎn)生具有非常小的固有轉(zhuǎn)換延遲的邏輯輸出。下拉晶體管和互補的上拉晶體管成率，這樣默認的邏輯輸出電平即使在邏輯結(jié)構(gòu)吸收直流電流或以直流電流為源時也能保持接近正常。當脈沖輸入信號無源時，沒有直流電流路徑。
在本發(fā)明的一個特定實施例中，具有PFET上拉和NFET下拉的邏輯結(jié)構(gòu)在所有的輸入信號都處于低電平時接收有源低脈沖輸入信號并且產(chǎn)生邏輯高輸出信號。當至少一個，但又不是全部的輸入信號位于低電平時，該邏輯結(jié)構(gòu)產(chǎn)生邏輯低輸出信號，同時吸收直流電流。當所有的輸入信號位于高電平時，邏輯結(jié)構(gòu)產(chǎn)生邏輯低輸出信號，并且不切換到直流電流路徑。
圖1(a)所示為靜態(tài)全CMOS復(fù)合邏輯門的晶體管電平配置。
圖1(b)所示為表示圖1(a)的電路執(zhí)行的邏輯功能的邏輯符號。
圖2所示為一種基本的多米諾邏輯級的電路組態(tài)示意圖。
圖3所示為一種具有多米諾兼容輸入、一個半銜鐵(half-keeper)和一個復(fù)位裝置的多米諾邏輯級的電路組態(tài)示意圖。
圖4(a)所示為根據(jù)本發(fā)明的對稱率的CMOS邏輯結(jié)構(gòu)的示意圖。
圖4(b)所示為根據(jù)本發(fā)明的不對稱率的CMOS邏輯結(jié)構(gòu)的示意圖。
圖5所示為包括作為脈沖信號源的多米諾邏輯級的本發(fā)明的一個下面將描述本發(fā)明所示的實施例。為了清晰起見，在本說明中并沒有描述實際執(zhí)行的所有方案。當然可以理解的是，在任何這種實際實施例的開發(fā)中，必須確定大量的專用裝置以實現(xiàn)開發(fā)者的特定目的，如適應(yīng)相關(guān)的系統(tǒng)和相關(guān)的商業(yè)限制，這在每個裝置都是不同的。而且應(yīng)當理解的是這種開發(fā)工作可能是復(fù)雜而耗時的，但對受益于此公開的本領(lǐng)域的普通技術(shù)人員來說則是有章可尋的。
本發(fā)明的實施例提供了用于通過使用脈沖輸入實現(xiàn)組合邏輯的區(qū)域高效高速電路。在本發(fā)明的一個方案中，對稱邏輯結(jié)構(gòu)具有相等數(shù)量的上拉路徑和下拉路徑。在本發(fā)明的另一個方案中，不對稱邏輯結(jié)構(gòu)具有不等量的上拉路徑和下拉路徑，在一個典型實施例中，下拉路徑的數(shù)量超過了上拉路徑。這些邏輯結(jié)構(gòu)也可稱作邏輯門。
根據(jù)本發(fā)明的實施例的電路具有多個PFET和NFET對，其中每對PFET和NFET的柵極共同與信號源相連，該信號源具有通常處于邏輯高狀態(tài)的輸出信號并且具有產(chǎn)生脈沖低輸出狀態(tài)的能力。
根據(jù)本發(fā)明的邏輯結(jié)構(gòu)在結(jié)合多米諾邏輯結(jié)構(gòu)一起使用時特別有用。當控制多米諾估算路徑的輸入信號能夠使得傳導(dǎo)接地時，脈沖多米諾電路通常具有默認為邏輯高狀態(tài)的輸出并且產(chǎn)生低有源短脈沖。受益于此技術(shù)的本領(lǐng)域的普通技術(shù)人員將認識到，具有由PFET構(gòu)成的估算路徑的多米諾結(jié)構(gòu)通常在控制PFET多米諾估算路徑的輸入信號能夠傳導(dǎo)至正電壓時產(chǎn)生高電平輸出。
術(shù)語n-類多米諾、n-堆棧多米諾以及n-溝道估算路徑，均指的是一個多米諾級，其中邏輯輸入到產(chǎn)生從多米諾輸出節(jié)點到地面的路徑的該多米諾級的控制NFET。術(shù)語p-類多米諾、p-堆棧多米諾以及p-溝道估算路徑，均指的是一個多米諾級，其中邏輯輸入到產(chǎn)生從輸出節(jié)點到正電壓源的該多米諾級的控制PFET。本領(lǐng)域的普通技術(shù)人員應(yīng)當理解可使用任何適當?shù)脑粌H僅是場效晶體管來執(zhí)行多米諾電路級。
根據(jù)多米諾級而在此使用的估算指的是將要達到有源狀態(tài)的多米諾的輸出節(jié)點。這個有源狀態(tài)是一個與預(yù)充電狀態(tài)的電平差。
在描述集成電路時，術(shù)語“gate”是與上下文有關(guān)的并且能夠以兩種方式使用。正如這里所使用的，當在邏輯gate(門)的上下文中使用時，gate指的是用于實現(xiàn)任意邏輯功能的電路。當在晶體管電路組態(tài)的中使用時，gate(柵極)指的是一種三個終端的FET的絕緣柵極終端。為了描述本發(fā)明所示實施例，盡管在考慮半導(dǎo)體襯體時可把FET看作是四個終端的裝置，但FET將使用傳統(tǒng)的柵極-漏極-源極三個終端的模式進行描述。
脈沖指的是被呈現(xiàn)一個短周期的信號。通常，一個脈沖是結(jié)合時鐘信號中的一個轉(zhuǎn)換而被確定的，并且獨立于該時鐘信號而被解確定(deasserted)。而且，該脈沖的周期，即脈沖被確定的時間長度與時鐘周期相比通常較短。
在數(shù)字電路技術(shù)領(lǐng)域中的復(fù)位(reset)通常指的是使輸出節(jié)點達到邏輯低電平或零。然而，就多米諾邏輯級而言，復(fù)位指的是使輸出節(jié)點處于“未估算”狀態(tài)。也就是說，具有n-溝道估算路徑的多米諾級復(fù)位到高電平，而具有p-溝道估算路徑的多米諾級復(fù)位到低電平。
自復(fù)位多米諾級有時可看作是具有自動復(fù)位的電路。換句話說，自復(fù)位多米諾有時可看作是自終止。當輸出節(jié)點進行估算時，所有的這些術(shù)語指的是具有開始多米諾級輸出節(jié)點預(yù)充電的電路的多米諾級。
拉鏈式(zipper)多米諾指的是具有多個串聯(lián)多米諾級的電路組態(tài)，其中這些多米諾級可以是n-溝道估算路徑級也可以p-溝道估算路徑級。
由于本發(fā)明的實施例結(jié)合多米諾類邏輯結(jié)構(gòu)時特別有用，所以描述多米諾電路的基本信息將參照圖2-3如下提供。本領(lǐng)域的普通技術(shù)人員將可以認識到，在多米諾電路設(shè)計的通用范疇內(nèi)可進行很多的電路變化和改進。在簡要描述實施例的多米諾邏輯結(jié)構(gòu)之后，將描述根據(jù)本發(fā)明的率的CMOS邏輯結(jié)構(gòu)的特定實施例。
圖2所示為在多米諾邏輯中的2-輸入NAND門210的傳統(tǒng)裝置。NAND門210包括在輸出節(jié)點218和地面之間串聯(lián)的NFET211-213(即一個n-堆棧)，以及連接于電壓源和輸出節(jié)點218之間的PFET214。PFET214的門與NFET211的門連接并且這兩個門均接收輸入時鐘信號CLK。如圖所示，數(shù)據(jù)輸入B和A分別與NFET212和213的門耦合。在操作中有兩個階段，即預(yù)充電階段和估算階段。這兩個階段也分別稱作預(yù)充電周期和估算周期。在預(yù)充電階段，輸出節(jié)點218在CLK處于低電平時充電至高電平，這是因為NFET211截止而沒有了從輸出節(jié)點218到地面的傳導(dǎo)路徑，并且同時PFET214導(dǎo)通而產(chǎn)生了從電壓源Vcc到輸出節(jié)點218的傳導(dǎo)路徑。為了進行適當?shù)牟僮?，在CLK變高之前希望信號A和B變得穩(wěn)定。在估算階段，CLK達到高電平，這樣就截止了PFET214并且導(dǎo)通NFET211。由于NFET211導(dǎo)通，所以如果信號A和B均處于高電平則會有一個從輸出節(jié)點218到地面的傳導(dǎo)路徑。也就是說，如果NAND的兩個輸入都高的話，則在估算階段輸出變低，否則該輸出將保持高電平。應(yīng)當注意的是當輸出節(jié)點218在估算階段沒有通過n-堆棧放電，則輸出節(jié)點218是“浮動”高電平并且其電壓將因電荷的損失或獲得而改變，盡管泄露電流和電容耦合到其它的信號。輸出節(jié)點218與反相器220的輸入端連接。
當多米諾級串聯(lián)時，它們通常以諸如反相器220的靜態(tài)反相邏輯級的方式連接。盡管已經(jīng)設(shè)計了多米諾邏輯的拉鏈式裝置，但更常用的是通過靜態(tài)反相邏輯結(jié)構(gòu)把n-堆棧多米諾級串聯(lián)起來。這種布局是有用的，因為n-堆棧多米諾輸出節(jié)點被預(yù)充電至高電平并因此而直接連接到另一個n-堆棧多米諾級的輸入端可能會引起錯誤放電的多米諾級。本領(lǐng)域的普通技術(shù)人員將能理解反相邏輯結(jié)構(gòu)而不是反相器可置于多米諾級之間。例如，可使用邏輯NAND和NOR功能。
圖3所示為用于在本發(fā)明所示實施例中形成一個管級的多米諾邏輯級300。本領(lǐng)域的普通技術(shù)人員應(yīng)當理解，各種邏輯功能可由連接于多米諾輸出318和地面之間的各種配置的NFET實施。在圖3所示的實例中使用了兩個并行的，兩個高AND堆棧。如果3所示，第一個AND堆棧通過在多米諾輸出318和地面之間串聯(lián)NFET302、304形成。第二個AND堆棧通過在多米諾輸出318和地面之間串聯(lián)NFET306、308形成。兩個PFET314、316在電源和多米諾輸出318之間并聯(lián)。PFET316是復(fù)位裝置，并且提供把多米諾輸出318從低電平返回到高電平所需要的電荷。多米諾輸出節(jié)點318與反相器320的一個輸入端連接。PFET316具有一個與復(fù)位信號耦合的門312。在本發(fā)明的實施例中，至少有一個多米諾級執(zhí)行自復(fù)位電路，并且至少有一個多米諾級執(zhí)行自定制(self-tailored)時鐘復(fù)位。多米諾邏輯級300的半銜鐵功能包括一個反相器310。反相器310的輸入端與多米諾輸出318連接。反相器310的輸出與PFET314的門連接。反相器310與PFET314一起執(zhí)行半銜鐵功能。
當多米諾輸出318處于高電平時，反相器310的輸出變低，并且PFET314門上的低電平導(dǎo)通PFET314，這樣在電源和多米諾輸出318之間存在一個傳導(dǎo)路徑。以此方式，通過半銜鐵可把多米諾輸出318保持在高電平。當多米諾輸出318估算為低時，反相器310的輸出變高并且因此而截止PFET314。
當PFET316的門312處于高電平時，PFET316被截止并且在電源和多米諾輸出318之間不存在傳導(dǎo)路徑。當PFET316的門312處于低電平時，PFET316被導(dǎo)通并且在電源和多米諾輸出318之間存在一個傳導(dǎo)路徑。以此方式，多米諾輸出318復(fù)位至高電平。由于多米諾輸出318返回到高電平，所以反相器310的輸出變低，由此而導(dǎo)通PFET314。通常，PFET314、316被規(guī)定尺寸以使PFET314的導(dǎo)通阻抗大于PFET316。
參照圖4(a)將描述根據(jù)本發(fā)明的一種具有三個輸入端的對稱率的CMOS邏輯結(jié)構(gòu)。如圖所示，PFET402、406、410的源極-到-漏極在第一電源節(jié)點和輸出節(jié)點414之間連接。以此方式，PFET402、406、410在第一電源節(jié)點和輸出節(jié)點414之間形成可轉(zhuǎn)換的傳導(dǎo)路徑。也就是說，節(jié)點414和第一電源節(jié)點之間的傳導(dǎo)路徑可通過控制施加到PFET402、406、410的門的電壓而轉(zhuǎn)換為導(dǎo)通和截止。NFET404、408、412的漏極-到-源極在輸出節(jié)點414和第二電源節(jié)點之間連接。以此方式，NFET404、408、412在第二電源節(jié)點和輸出節(jié)點414之間形成可轉(zhuǎn)換的傳導(dǎo)路徑。也就是說，節(jié)點414和第二電源節(jié)點之間的傳導(dǎo)路徑可通過控制施加到NFET404、408、412的門的電壓而轉(zhuǎn)換為導(dǎo)通或截止。受益于此技術(shù)的本領(lǐng)域的普通技術(shù)人員將可以理解，盡管此處示出的可轉(zhuǎn)換傳導(dǎo)路徑表示輸出節(jié)點和第一或第二電源節(jié)點之間的一個單個晶體管，但這些可轉(zhuǎn)換傳導(dǎo)路徑可使用串聯(lián)的諸如場效晶體管的電路元件執(zhí)行。
在一個典型實施例中，第一電源節(jié)點是正電壓源并且第二電源節(jié)點接地。PFET402和NFET404的門共同與標記為A的有源低脈沖信號源連接。PFET406和NFET408的門共同與標記為B的有源低脈沖信號源連接。PFET410和NFET412的門共同與標記為C有源低脈沖信號源連接。NFET404、408、412中的每一個均被規(guī)定尺寸以使它們中的任意一個都可下降由完全導(dǎo)電的PFET中的兩個提供的電流并且在輸出節(jié)點414保持預(yù)定的正常低電平。
依然參照圖4(a)，可以看出當所有的有源低脈沖輸入信號A、B和C處于高狀態(tài)時，輸出節(jié)點414通過NTET404、408、412分別接地并且PFET402、406、410截止，因此不存在直流電流路徑。類似地，當所有的有源低脈沖輸入信號A、B和C處于低狀態(tài)時，輸出節(jié)點414迅速變成高電平，這是因為經(jīng)NFET到達地面的路徑已經(jīng)截止并且全部的三個PFET402、406、410并行導(dǎo)通，而且驅(qū)使輸出節(jié)點414變高。然而，當有源低脈沖輸入信號中的一個或兩個變低并且至少一個有源低脈沖輸入信號保持高電平時，輸入節(jié)點414保持低電平，這時因為NFET被規(guī)定尺寸以下降所有來自導(dǎo)通的PFET的電流。只有在這種情況下才存在直流電流路徑。盡管設(shè)計者避免典型的直流電流路徑以減少由集成電路所耗散的功率，但通常執(zhí)行本發(fā)明的率的CMOS邏輯結(jié)構(gòu)以使輸入信號的有源低脈沖具有短時間周期并且直流電流路徑因此而只存在短時間。通過這種邏輯結(jié)構(gòu)獲得的轉(zhuǎn)換速率用于高速設(shè)計，盡管它與全靜態(tài)CMOS結(jié)構(gòu)相比會消耗額外的功率。
參照圖4(b)將描述根據(jù)本發(fā)明的一種具有三個輸入端的不對稱率的CMOS邏輯結(jié)構(gòu)。如圖所示，PFET402、406的源極-到-漏極在第一電源節(jié)點和輸出節(jié)點414之間連接。以此方式，PFET402、406在第一電源節(jié)點和輸出節(jié)點414之間形成可轉(zhuǎn)換的傳導(dǎo)路徑。也就是說，節(jié)點414和第一電源節(jié)點之間的傳導(dǎo)路徑可通過控制施加到PFET402、406的電壓而轉(zhuǎn)換為導(dǎo)通和截止。NFET404、408、412的漏極-到-源極連接在輸出節(jié)點414和第二電源節(jié)點之間。以此方式，NFET404、408、412在第二電源節(jié)點和輸出節(jié)點414之間形成可轉(zhuǎn)換的傳導(dǎo)路徑。也就是說，節(jié)點414和第二電源節(jié)點之間的傳導(dǎo)路徑可通過控制施加到NFET404、408、412的電壓而轉(zhuǎn)換為導(dǎo)通和截止。在一個典型的裝置中，第一電源節(jié)點是一個正電壓源并且第二電源節(jié)點接地。PFET402和NFET404的門共同與標記為A的有源低脈沖信號源連接。PFET406和NFET408的門共同與標記為B的有源低脈沖信號源連接。NFET412的門與標記為C的有源低脈沖信號源連接。NFET404、408、412中的每一個被規(guī)定尺寸以使它們中的任意一個在被轉(zhuǎn)換為導(dǎo)通時下降由完全導(dǎo)電的PFET提供的電流，并且在輸出節(jié)點414仍能保持預(yù)定的正常低電平。該不對稱裝置在其輸出節(jié)點所具有的寄生結(jié)電容少于對稱裝置。
參照圖5，本發(fā)明的電路實施例500通過作為低有源脈沖輸出信號的自復(fù)位多米諾邏輯級示出。從圖5中可以看出，自復(fù)位n-堆棧多米諾級502在輸入信號A和B變高時在輸出節(jié)點503產(chǎn)生一個低有源脈沖。類似地，自復(fù)位n-堆棧多米諾級504在輸入信號C和D變高時在輸出節(jié)點505產(chǎn)生一個低有源脈沖。
所示的成率的CMOS邏輯結(jié)構(gòu)包括在正電壓源節(jié)點和輸出節(jié)點514之間源極-到-漏極連接的PFET506，在輸出節(jié)點514和地面之間漏極-到-源極連接的NFET508，在正電源電壓和輸出節(jié)點514之間連接的PFET510，以及在輸出節(jié)點514和地面之間漏極-到-源極連接的NFET512。PFET506和NFET508的門與多米諾邏輯級502的輸出節(jié)點503連接。PFET510和NFET512的門與多米諾邏輯級504的輸出節(jié)點505連接。NFET508被規(guī)定尺寸以使其可以下降完全導(dǎo)通的PFET510的電流。類似地，NFET512被規(guī)定尺寸以使其能下降完全導(dǎo)通的PFET506的電流。
由圖5所示的成率的CMOS邏輯結(jié)構(gòu)在輸出節(jié)點514產(chǎn)生的輸出信號通常連接到如圖所示的另一個多米諾邏輯級516。節(jié)點514的輸出是信號A、B、C和D的邏輯與。受益于此技術(shù)的本領(lǐng)域的普通技術(shù)人員將會理解，其它的邏輯功能可以類似地執(zhí)行。而且，可以擴展圖5所示的率的CMOS邏輯結(jié)構(gòu)以實現(xiàn)5-路，6-路或更多與功能而非所示的4-路功能。本發(fā)明的成率的CMOS邏輯結(jié)構(gòu)的特殊優(yōu)點是不要求NFET或PFET的堆棧。這相對于傳統(tǒng)的靜態(tài)全CMOS邏輯裝置來說降低了該結(jié)構(gòu)的輸入電容和輸出電容。
本發(fā)明的實施例提供了用于接收脈沖有源輸入信號并且產(chǎn)生具有非常小的固有轉(zhuǎn)換延遲的邏輯輸出的一系列邏輯結(jié)構(gòu)。下拉晶體管和互補的上拉晶體管成率，這樣默認的邏輯輸出電平即使在邏輯結(jié)構(gòu)下降直流電流或以直流電流為源的時候保持正常。當脈沖輸入信號無源時，不存在直流直流路徑。
本發(fā)明實施例的一個優(yōu)點是CMOS邏輯結(jié)構(gòu)的實現(xiàn)不需要堆棧的PFET或堆棧的NFET，這樣輸入電容和在輸出節(jié)點的寄生結(jié)電容相對于靜態(tài)全CMOS邏輯結(jié)構(gòu)來說便降低了。
本發(fā)明實施例的另一個優(yōu)點是與傳統(tǒng)的成率的邏輯結(jié)構(gòu)不同，在所有的輸入信號處于它們默認的高狀態(tài)時不存在直流電流路徑。
本發(fā)明可通過相對于所示實施例的各種變化和替代來實施。例如，本發(fā)明可使用更多或更少的輸入終端來執(zhí)行。另外也可在配置本發(fā)明的成率的CMOS邏輯結(jié)構(gòu)時使用默認的邏輯低輸入和默認的邏輯高輸出電平進行操作。在這個配置中，PFET將被規(guī)定大小以把充足的電流作為源，這樣當一個或更多的但又不是全部的輸入信號轉(zhuǎn)換到邏輯高電平時可保持邏輯高電平。
本領(lǐng)域的普通技術(shù)人員可以容易地理解，在不背離附屬權(quán)利要求所表達的原理和范圍的情況下，可對為了解釋本發(fā)明的特性而描述和示出的部件和步驟的細節(jié)、材料以及布局進行其它的各種改變。
權(quán)利要求
1．一種電路包括在第一節(jié)點和輸出節(jié)點之間的第一可切換傳導(dǎo)路徑；在輸出節(jié)點和第二節(jié)點之間的第二可切換傳導(dǎo)路徑；在輸出節(jié)點和第二節(jié)點之間的第三可切換傳導(dǎo)路徑；其中第一和第二可切換傳導(dǎo)路徑與第一信號源連接，第三可切換傳導(dǎo)路徑與第二信號源連接，并且第二和第三可切換傳導(dǎo)路徑每一個所具有的導(dǎo)通阻抗均基本小于第一可切換路徑的導(dǎo)通阻抗。
2．根據(jù)權(quán)利要求1所述的電路，第一節(jié)點是正電壓源并且第二節(jié)點是地。
3．根據(jù)權(quán)利要求1所述的電路，第一可切換傳導(dǎo)路徑包括至少一個PFET。
4．根據(jù)權(quán)利要求1所述的電路，第二可切換傳導(dǎo)路徑包括至少一個NFET。
5．一種電路包括第一率的CMOS反相器，具有一個輸入端和一個與輸出節(jié)點連接的輸出端；以及第二率的CMOS反相器，具有一個輸入端和一個與輸出節(jié)點連接的輸出端；其中第一率的CMOS反相器的輸入端與第一低有源脈沖信號源的輸出節(jié)點連接，并且第二率的CMOS反相器的輸入端與第二低有源脈沖信號源的輸出節(jié)點連接。
6．根據(jù)權(quán)利要求5所述的電路，其中第一率的CMOS反相器包括在第一節(jié)點和輸出端之間源極-到-漏極連接的第一PFET，并且第一PFET具有一個與輸入端連接的門；具有與輸入端連接的門的第一NFET，它被規(guī)定尺寸以具有遠遠小于第一PFET導(dǎo)通阻抗的導(dǎo)通阻抗，該第一NFET的漏極-到-源極在輸出端和第二節(jié)點之間連接；以及第二反相器包括在第一節(jié)點和輸出端之間源極-到-漏極連接的第二PFET，并且該第二PFET具有一個與輸入端連接的門；具有與輸入端連接的門的第二NFET，它被規(guī)定尺寸以具有基本小于第二PFET導(dǎo)通阻抗的導(dǎo)通阻抗，該第二NFET的漏極-到-源極在輸出端和第二節(jié)點之間連接。
7．根據(jù)權(quán)利要求5所述的電路，進一步包括具有一個輸入端和一個輸出端的第三率的CMOS反相器，其中該輸入端與一個低有源脈沖信號源的輸出節(jié)點連接，并且該輸出端與該輸出節(jié)點連接。
8．根據(jù)權(quán)利要求5所述的電路，進一步包括多個率的CMOS反相器，每一個的輸入端分別與多個低有源脈沖信號源連接，并且多個輸出端共同與該輸出節(jié)點連接。
9．根據(jù)權(quán)利要求6所述的電路，進一步包括一個在輸出節(jié)點和第二節(jié)點之間漏極-到-源極連接的NFET，該NFET具有一個與低有源脈沖信號源連接的門。
10．根據(jù)權(quán)利要求6所述的電路，進一步包括多個NFET，每一個的漏極-到-源極均在輸出節(jié)點和第二節(jié)點之間連接，并且每一個NFET具有一個與低有源脈沖信號源連接的門。
11．根據(jù)權(quán)利要求6所述的電路，其中第一節(jié)點是一個正電壓源而第二節(jié)點是地。
12．根據(jù)權(quán)利要求9所述的電路，其中該低有源脈沖信號源是一個多米諾邏輯級。
13．根據(jù)權(quán)利要求10所述的電路，其中該低有源脈沖信號源是一個多米諾邏輯級。
14．一種電路包括在第一電源節(jié)點和輸出節(jié)點之間源極-到-漏極連接的第一PFET；在輸出節(jié)點和第二電源節(jié)點之間漏極-到-源極連接的第一NFET；在第一電源節(jié)點和輸出節(jié)點之間源極-到-漏極連接的第二PFET；在輸出節(jié)點和第二電源節(jié)點之間漏極-到-源極連接的第二NFET；在輸出節(jié)點和第二電源節(jié)點之間漏極-到-源極連接的第三NFET；其中第一PFET的門和第一NFET的門共同與第一輸入信號源連接，第二PFET的門和第二NFET的門共同與第二輸入信號源連接，并且第三NFET的門與第三輸入信號源連接。
15．根據(jù)權(quán)利要求14所述的電路，其中第一、第二和第三NFET的導(dǎo)通阻抗每一個均基本小于第一和第二PFET的每一個導(dǎo)通阻抗。
16．根據(jù)權(quán)利要求14所述的電路，其中第一、第二和第三信號源是有源低脈沖信號。
17．根據(jù)權(quán)利要求14所述的電路，進一步包括在第一電源節(jié)點和輸出節(jié)點之間源極-到-漏極連接的第三PFET。
18．根據(jù)權(quán)利要求14所述的電路，其中每個PFET和每個NFET均具有一個寬度和一個長度，并且任意PFET的寬度與任意NFET的寬度之比約在2．5到3．0之間。
全文摘要
一種邏輯結(jié)構(gòu),用于接收脈沖輸入信號并且產(chǎn)生具有非常小的固有轉(zhuǎn)換延遲的邏輯輸出。在本發(fā)明的一個特定實施例中,一種具有PFET上拉(402、406和410)和NFET下拉(404、408和412)的邏輯結(jié)構(gòu)接收有源低脈沖輸入信號(A、B和C)并且在所有的輸入信號處于低電平時產(chǎn)生邏輯高輸出信號(D)。當至少一個但又不是全部的輸入信號(A、B和C)處于低電平時,該邏輯結(jié)構(gòu)產(chǎn)生一個邏輯低輸出信號(D),同時吸收直流電流。當所有的輸入信號(404、408和412)作為該特定實施例的默認狀態(tài)而處于高電平時,該邏輯結(jié)構(gòu)產(chǎn)生邏輯低輸出信號(D),并且不轉(zhuǎn)換到導(dǎo)通直流電流路徑。
文檔編號H03K19/096GK1283329SQ98812770
公開日2001年2月7日 申請日期1998年12月22日 優(yōu)先權(quán)日1997年12月29日
發(fā)明者B·A·查佩爾, T·I·查佩爾, M·S·米爾斯坦, T·D·弗萊特徹爾 申請人:英特爾公司