專利名稱：輸出緩沖裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明與輸出緩沖器和輸出緩沖方法有關(guān)，具體地說，與能用于集成電路的輸出緩沖器有關(guān)。
傳統(tǒng)的輸出緩沖器在許多課本中都有說明。例如，由Nail Weste和Kamran Eshraghian編寫、由“Addison Wesley”出版公司1985年出版的“CMOS VLSI設(shè)計原理-一種系統(tǒng)觀點”的第229-230頁中在圖5-61中示出了一種傳統(tǒng)的輸出緩沖器。
圖1所示的傳統(tǒng)的輸出緩沖器包括一個輸出緩沖器10和一個輸出口20。輸出緩沖器10包括一個倒相器12、一個NAND門14、一個NOR門16以及PMOS和NMOS晶體管MPO和MNO。
圖1這種用于集成電路的輸出緩沖器10將具有邏輯“高”或“低”電平的輸入數(shù)據(jù)DA延遲一段預(yù)定的時間后送至輸出口20。輸出緩沖器10做在集成電路內(nèi)。通常，輸出緩沖器10由具有邏輯“低”電平的輸出允許信號OEB啟動。
在輸入數(shù)據(jù)DA是邏輯“高”電平時，輸出緩沖器10利用上拉晶體管MPO將源電流送至包括在輸出口20內(nèi)的負(fù)載電容(未示出)上，用源電流對負(fù)載電容充電，從而使輸出口20的電位上升。在輸入數(shù)據(jù)DA是邏輯“低”電平時，輸出緩沖器10利用下拉晶體管MNO吸收充在輸出口20的負(fù)載電容(未示出)上的電荷，使電容放電，從而使從輸出口20輸出的信號的電壓下降。
在圖1所示的電路中，為了充分驅(qū)動接在輸出口20上的負(fù)載(未示出)，在采用輸出緩沖器10的系統(tǒng)內(nèi)，與其他電路相比，必需有較大的電流流過輸出緩沖器10的上拉和下拉晶體管MPO和MNO。在這樣的電流通過電源VDD和地VSS針的連接線和引線框架時，就會產(chǎn)生由下式表示的感應(yīng)電動勢V(t)V(t)＝L(di/dt) (1)其中，L為電感，i為送至接在輸出口20上的負(fù)載(未示出)的電流。這樣，感應(yīng)電動勢將使地電壓(或基準(zhǔn)電壓)VSS反跳。也就是說，傳統(tǒng)的輸出緩沖器10具有由于感應(yīng)電動勢而引起地電壓反跳這樣一個問題。此外，從式1可見，地電壓反跳隨著總電感量的增大或電流隨時間的變化率的增大而更為嚴(yán)重。
由于半導(dǎo)體制造技術(shù)的發(fā)展和包括半導(dǎo)體的系統(tǒng)的操作速度的增大，由單個輸出緩沖器10驅(qū)動的負(fù)載(未示出)也加重了，而且要求驅(qū)動速度更快。這樣，由于地電壓的反跳和輸出口20與輸出緩沖器10之間的阻抗失配而引起的經(jīng)緩沖信號OUT中的噪聲和失真也就增大。
為了解決上述問題，本發(fā)明的一個目的是提出一種能降低在高速操作時經(jīng)緩沖的輸出數(shù)據(jù)的噪聲和失真的輸出緩沖器。
本發(fā)明的另一個目的是提供一種在上述輸出緩沖器內(nèi)緩沖數(shù)據(jù)的數(shù)據(jù)緩沖方法。
因此，為了達(dá)到第一個目的，本發(fā)明所提出的對輸入數(shù)據(jù)進(jìn)行緩沖、將經(jīng)緩沖的輸入數(shù)據(jù)作為輸出數(shù)據(jù)輸出的輸出緩沖器包括第一至第M和第(M+1)至第(M+N)延遲裝置，用來將輸入數(shù)據(jù)延遲(M+N)個不同的延遲時間，并按預(yù)定次序每隔T/(M+N)時間逐個輸出經(jīng)延遲的數(shù)據(jù)，其中M和N各為等于或大于2的整數(shù)，而T與使輸出數(shù)據(jù)電平改變所需的時間相應(yīng)。本發(fā)明的這種緩沖器還包括一個數(shù)據(jù)輸出裝置，用來在第一至第(M+N)延遲裝置的輸出的作用下輸出輸出數(shù)據(jù)。
按照本發(fā)明的另一個實施例，所提出的另一種對輸入數(shù)據(jù)進(jìn)行緩沖、將經(jīng)緩沖的輸入數(shù)據(jù)作為輸出數(shù)據(jù)輸出的輸出緩沖器包括一個數(shù)據(jù)輸入裝置，用來對一個輸出允許信號作出響應(yīng)，將輸入數(shù)據(jù)倒相后輸出。這種緩沖器還包括第一至第四延遲裝置，用來將經(jīng)倒相的輸入數(shù)據(jù)延遲第一、第二、第三和第四預(yù)定時間，并每隔T/4時間按預(yù)定次序逐個輸出經(jīng)延遲的數(shù)據(jù)，其中T與輸出數(shù)據(jù)電平改變所需時間相應(yīng)。第一和第二上拉晶體管分別在第一和第二延遲裝置的輸出的作用下導(dǎo)通。第一和第二上拉晶體管各有一個源極和漏極，接在電源電壓和輸出數(shù)據(jù)之間。第一和第二下拉晶體管分別在第三和第四延遲裝置的輸出的作用下導(dǎo)通。第一和第二下拉晶體管各有一個漏極和源極，接在輸出數(shù)據(jù)和一個基準(zhǔn)電壓之間。
按照本發(fā)明，還提供了一種在一個用來將輸入數(shù)據(jù)進(jìn)行緩沖后作為輸出數(shù)據(jù)輸出的輸出緩沖器內(nèi)執(zhí)行的緩沖方法。按照本發(fā)明的這種方法，將輸入數(shù)據(jù)延遲(M+N)個不同的預(yù)定時間。按預(yù)定次序產(chǎn)生相繼相隔T/(M+N)時間的第一至第(M+N)經(jīng)延遲的數(shù)據(jù)，其中M和N各為等于或大于2的整數(shù)，而T與輸出數(shù)據(jù)電平改變所需時間相應(yīng)。確定輸入數(shù)據(jù)是否從一個第一邏輯電平改變?yōu)橐粋€與第一邏輯電平互補(bǔ)的第二邏輯電平。如果輸入數(shù)據(jù)的電平從第一邏輯電平改變?yōu)榈诙壿嬰娖?，使輸出?shù)據(jù)的電平在按預(yù)定次序產(chǎn)生的第一至第(M+N)經(jīng)延遲的數(shù)據(jù)的作用下每隔T/(M+N)時間逐步從第一邏輯電平改變?yōu)榈诙壿嬰娖健Ｈ绻斎霐?shù)據(jù)的電平從第二邏輯電平改變?yōu)榈谝贿壿嬰娖剑馆敵鰯?shù)據(jù)的電平在按預(yù)定次序產(chǎn)生的第一至第(M+N)經(jīng)延遲的數(shù)據(jù)的作用下每隔T/(M+N)時間逐步從第二邏輯電平改變?yōu)榈谝贿壿嬰娖健?br> 本發(fā)明的以上和其他目的、特征和優(yōu)點從以下結(jié)合附圖對本發(fā)明的優(yōu)選實施例的更為具體的說明中可以清楚地看到。在這些附圖中，相同的標(biāo)示字符標(biāo)示的是相同的部分。這些附圖強(qiáng)調(diào)了本發(fā)明的原理，并不按比例示出。
在這些附圖中圖1為傳統(tǒng)的輸出緩沖器的方框圖；圖2為按本發(fā)明的一個實施例構(gòu)成的輸出緩沖器的原理方框圖；圖3為按本發(fā)明的一個實施例構(gòu)成的如圖2所示的輸出緩沖器的電路圖；圖4A至4F示出了圖3所示電路的一些部分產(chǎn)生的波形的波形圖；圖5為按本發(fā)明的一個實施例構(gòu)成的如圖3中所示的數(shù)據(jù)輸入部分和第一至第四延遲部分的電路圖；以及圖6為本發(fā)明所提出的能在圖2所示輸出緩沖器內(nèi)執(zhí)行的緩沖方法的流程圖。
由圖2可見，按本發(fā)明的一個優(yōu)選實施例構(gòu)成的輸出緩沖器包括倒相部分30、第一至第M延遲部分32至34、第(M+1)至第(M+N)延遲部分36至38，以及由第一至第M上拉晶體管MP1至MPM和第一至第N下拉晶體管MN1至MNN組成的數(shù)據(jù)輸出部分40。
圖2中所示的倒相部分30將輸入數(shù)據(jù)DA倒相后輸出給第一至第M延遲部分32至34和第(M+1)至第(M+N)延遲部分36至38(其中M和N各為等于或大于2的正整數(shù))。倒相部分30在輸出允許信號OEB的作用下進(jìn)行工作，將輸入數(shù)據(jù)DA倒相。第一至第M延遲部分32至34和第(M+1)至第(M+N)延遲部分36至38將經(jīng)倒相的輸入數(shù)據(jù)延遲M+N個不同延遲時間后每隔T/(M+N)時間逐個送至數(shù)據(jù)輸出部分40(其中T為通過輸出端OUT輸出的輸出數(shù)據(jù)的電平改變所需的時間)。也就是說，第一至第M延遲部分32至34和第(M+1)至第(M+N)延遲部分36至38分別將經(jīng)倒相的輸入數(shù)據(jù)延遲一段不同的時間后每隔T/(M+N)時間輸出給數(shù)據(jù)輸出部分40。這里，第一至第M延遲部分32至34和第(M+1)至第(M+N)延遲部分36至38可以各包括兩個如下面所述那樣的串聯(lián)倒相器。每個倒相器都是一個互補(bǔ)MOS(CMOS)晶體管，而(M+N)個不同延遲時間是通過改變每個CMOS晶體管的寬高比(aspect ratio)來控制的。也就是說，構(gòu)成倒相器的CMOS晶體管包括PMOS和NMOS晶體管。如果PMOS晶體管的寬高比做得與NMOS晶體管的不同，那么每個延遲部分內(nèi)數(shù)據(jù)被延遲的時間就取決于是PMOS晶體管導(dǎo)通還是NMOS晶體管導(dǎo)通。因此，上拉晶體管MP1至MPM和下拉晶體管MN1至MNN的工作順序取決于輸入數(shù)據(jù)DA是從邏輯“高電平”改變?yōu)檫壿嫛暗汀彪娖竭€是從邏輯“低”電平改變到邏輯高電平。
數(shù)據(jù)輸出部分40在第一至第(M+N)延遲部分32至34和36至38的輸出的作用下將輸出數(shù)據(jù)通過輸出端OUT輸出給一個輸出口(未示出)。為此，數(shù)據(jù)輸出部分40可以包括第一至第M上拉晶體管MP1至MPM和第一至第N下拉晶體管MN1至MNN。第一至第M上拉晶體管MP1至MPM分別在第一至第M延遲部分32至34的輸出的作用下導(dǎo)通，各自可以用一個PMOS晶體管來實現(xiàn)，它的源極和漏極接在電源VDD和輸出端OUT之間。也就是說，第一上拉晶體管MP1在經(jīng)第一延遲部分32延遲的數(shù)據(jù)的作用下進(jìn)行工作，而第M上拉晶體管MPM在經(jīng)第M延遲部分34延遲的數(shù)據(jù)的作用下進(jìn)行工作。這樣，第一至第M上拉晶體管MP1至MPM之一相當(dāng)于圖1中所示的上拉晶體管MPO。圖2中所示的其他上拉晶體管起著在短時間內(nèi)向輸出口(未示出)提供大量源電流的作用。
第一至第N下拉晶體管MN1至MNN分別在第(M+1)至第(M+N)延遲部分36至38的輸出的作用下導(dǎo)通，各自可以用一個NMOS晶體管來實現(xiàn)，它的漏極和源極接在輸出數(shù)據(jù)OUT和基準(zhǔn)電壓VSS之間。也就是說，第一下拉晶體管MN1在經(jīng)第(M+1)延遲部分36延遲的數(shù)據(jù)的作用下進(jìn)行工作，而第N下拉晶體管MNN在經(jīng)第(M+N)延遲部分38延遲的數(shù)據(jù)的作用下進(jìn)行工作。這樣，第一至第N下拉晶體管MN1至MNN之一相當(dāng)于圖1中所示的下拉晶體管MNO。圖2中所示的其他下拉晶體管起著在短時間內(nèi)使輸出口(未示出)大量放電電流通過的作用。
在圖2所示的輸出緩沖器中，倒相部分30可以略去。也就是說，第一至第(M+N)延遲部分32至34和36至38可以直接接收輸入數(shù)據(jù)DA，分別將輸入數(shù)據(jù)DA延遲不同的時間后逐個輸出給數(shù)據(jù)輸出部分40。在這種情況下，與圖2所示的相反，數(shù)據(jù)輸出部分40內(nèi)的上拉晶體管用NMOS晶體管實現(xiàn)，而下拉晶體管用PMOS晶體管實現(xiàn)。然而，在這種情況下的輸出數(shù)據(jù)的擺幅要比從圖2所示的輸出緩沖器輸出的輸出數(shù)據(jù)OUT的擺幅小，因此應(yīng)將電源電壓VDD選得大一些。
下面，為了簡化對如圖2所示的按本發(fā)明構(gòu)成的輸出緩沖器的工作情況的說明，假設(shè)M(＝N)等于2。
圖3為圖2所示的按本發(fā)明的一個實施例構(gòu)成的在M＝N＝2時的輸出緩沖器的電路圖。由圖3可見，這種輸出緩沖器包括數(shù)據(jù)輸出部分50，第一、第二、第三和第四延遲部分82、84、86和88，以及數(shù)據(jù)輸出部分80。數(shù)據(jù)輸入部分50包括倒相器52、NAND門54和NOR門56。第一延遲部分82包括倒相器62和64，第二延遲部分84包括倒相器66和68，第三延遲部分86包括倒相器70和72，而第四延遲部分88包括倒相器74和76。數(shù)據(jù)輸出部分80包括第一和第二上拉晶體管MP1和MP2以及第一和第二下拉晶體管MN1和MN2。
圖4A至4F為示出圖3中一些部分的波形的波形圖。圖4A示出了輸入數(shù)據(jù)DA的波形，圖4B示出了通過輸出端OUT輸出的輸出數(shù)據(jù)的波形，圖4C示出了從第四延遲部分88輸出的數(shù)據(jù)A的波形，圖4D示出了從第三延遲部分86輸出的數(shù)據(jù)C的波形，圖4E示出了從第一延遲部分82輸出的數(shù)據(jù)D的波形，圖4F示出了從第二延遲部分84輸出的數(shù)據(jù)B的波形。
圖3中所示的數(shù)據(jù)輸入部分50、第一至第四延遲部分82、84、86和88和數(shù)據(jù)輸出部分80執(zhí)行分別與圖2中的倒相部分30、第一至第四延遲部分和數(shù)據(jù)輸出部分40相同的功能。然而，由于如上所述M和N都假設(shè)為等于2，因此圖3的輸出緩沖器只采用了四個延遲部分、兩個上拉晶體管和兩個下拉晶體管。
在圖3的數(shù)據(jù)輸入部分50在輸出允許信號OEB的作用下啟動工作時，它將圖4A所示的輸入數(shù)據(jù)DA倒相后輸出給第一、第二、第三和第四延遲部分82、84、86和88。為此，數(shù)據(jù)輸入部分50具有與圖1的輸出緩沖器的部分結(jié)構(gòu)相同的結(jié)構(gòu)。也就是說，數(shù)據(jù)輸入部分50的倒相器52將輸出允許信號OEB倒相后輸出給NAND門54。NAND門54對倒相器52的輸出和輸入數(shù)據(jù)DA執(zhí)行與非操作，將與非操作的結(jié)果輸入給第一和第二部分82和84。NOR門56對輸入數(shù)據(jù)DA和輸出允許信號OEB執(zhí)行或非操作，將或非操作的結(jié)果輸出給第三和第四延遲部分86和88。在這里可以看到，在數(shù)據(jù)輸入部分50啟動工作時，從NAND門54輸出的數(shù)據(jù)的電平始終與從NOR門56輸出的數(shù)據(jù)的電平相同。
例如，在輸出允許信號OEB為邏輯“高”電平時，通過輸出口OUT輸出的數(shù)據(jù)成為“高”阻抗?fàn)顟B(tài)90或92，如圖4B中所示。然而，在輸出允許信號OEB為邏輯“低”電平時，圖3的輸出緩沖器正常工作，通過輸出端OUT輸出從邏輯“高”電平逐漸變?yōu)檫壿嫛暗汀彪娖交驈倪壿嫛暗汀彪娖街饾u變?yōu)檫壿嫛案摺彪娖降臄?shù)據(jù)，如圖4B中所示。
第一、第二、第三和第四延遲部分82、84、86和88分別將經(jīng)數(shù)據(jù)輸入部分倒相的輸入數(shù)據(jù)延遲第一、第二、第三和第四預(yù)定時間后逐個在T/4的時間間隔內(nèi)輸出給數(shù)據(jù)輸出部分80。也就是說，第一延遲部分82將NAND門54執(zhí)行與非操作的結(jié)果利用倒相器62和64延遲第一預(yù)定時間(t1)，將圖4E中所示的經(jīng)延遲的數(shù)據(jù)D輸出給第一上拉晶體管MP1的柵極。第二延遲部分84將NAND門54執(zhí)行與非操作的結(jié)果利用倒相器66和68延遲第二預(yù)定時間(t2)，將圖4F中所示的經(jīng)延遲的數(shù)據(jù)B輸出給第二上拉晶體管MP2的柵極。第三延遲部分86將NOR門56執(zhí)行或非操作的結(jié)果利用倒相器70和72延遲第三預(yù)定時間(t3)，將圖4D中所示的經(jīng)延遲的數(shù)據(jù)C輸出給第一下拉晶體管MN1的柵極。第四延遲部分88將NOR門56執(zhí)行或非操作的結(jié)果利用倒相器74和76延遲第四預(yù)定時間(t4)，將圖4C中所示的經(jīng)延遲的數(shù)據(jù)A輸出給第二下拉晶體管MN2的柵極。這里，包含在倒相器62、64、66、68、70、72、74和76內(nèi)的CMOS晶體管的寬高比可以控制成在輸入數(shù)據(jù)DA從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖綍r滿足不等式t1＜t3＜t2＜t4，而在輸入數(shù)據(jù)DA從邏輯“低”電平改變?yōu)檫壿嫛案摺彪娖綍r滿足不等式t4＜t2＜t3＜t1。
例如，假設(shè)接收到的是一個邏輯“低”電平的輸出允許信號OEB，如圖4A中所示。
考慮到從第一至第四延遲部分82、84、86和88輸出的數(shù)據(jù)的延遲時間或輸出順序，在輸入數(shù)據(jù)DA從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖綍r，首先，圖4E中所示的第一延遲部分82的輸出D的電平從邏輯“低”電平變?yōu)檫壿嫛案摺彪娖?，如?biāo)號94所示。然后，圖4D中所示的第三延遲部分86的輸出C的電平從邏輯“低”電平變?yōu)檫壿嫛案摺彪娖?，如?biāo)號96所示。此后，圖4F中所示的第二延遲部分84的輸出B的電平從邏輯“低”電平變?yōu)檫壿嫛案摺彪娖?，如?biāo)號98所示。最后，圖4C中所示的第四延遲部分88的輸出A的電平從邏輯“低”電平改變?yōu)檫壿嫛案摺彪娖?，如?biāo)號100所示。也就是說，第一至第四延遲部分82、84、86和88每隔T/4(＝td)逐個將經(jīng)延遲的數(shù)據(jù)按D、C、B和A的次序輸出給數(shù)據(jù)輸出部分80。
然而，在輸入數(shù)據(jù)DA的電平從邏輯“低”電平改變?yōu)檫壿嫛案摺彪娖綍r，首先，圖4C中所示的第四延遲部分88的輸出A的電平從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖剑鐦?biāo)號102所示。然后，圖4F中所示的第二延遲部分84的輸出B的電平從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖?，如?biāo)號104所示。此后，圖4D中所示的第三延遲部分的輸出C的電平從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖剑鐦?biāo)號106所示。最后，圖4E中所示的第一延遲部分82的輸出D的電平從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖?，如?biāo)號108所示。也就是說，第一至第四延遲部分82、84、86和88每隔T/4(＝td)逐個將經(jīng)延遲的數(shù)據(jù)按A、B、C和D的次序輸出給數(shù)據(jù)輸出部分80。
圖3中所示的數(shù)據(jù)輸出部分80內(nèi)的第一和第二上拉晶體管MP1和MP2分別在第一和第二延遲部分82和84的輸出D和B的作用下導(dǎo)通，各自的源極和漏極接在電源電壓VDD和輸出端OUT之間。圖3中所示的數(shù)據(jù)輸出部分80內(nèi)的第一和第二下拉晶體管MN1和MN2分別在第三和第四延遲部分86和88的輸出C和A的作用下導(dǎo)通，各自的源極和漏極接在基準(zhǔn)電壓VSS和輸出端OUT之間。
下面將說明在輸出允許信號OEB的電平改變?yōu)檫壿嫛暗汀彪娖綍r數(shù)據(jù)輸出部分80在經(jīng)第一至第四延遲部分82、84、86和88延遲后輸出的數(shù)據(jù)的作用下的工作情況。例如，在第一上拉晶體管MP1導(dǎo)通、輸入數(shù)據(jù)DA為邏輯“高”電平時，如果輸入數(shù)據(jù)DA的電平改變?yōu)檫壿嫛暗汀彪娖剑谝簧侠w管MP1就截止，使得源電流減小。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平降低了一個臺階91，如圖4B中所示。在第一下拉晶體管MN1截止、輸入數(shù)據(jù)DA為邏輯“高”電平時，如果輸入數(shù)據(jù)DA的電平改變?yōu)檫壿嫛暗汀彪娖?，第一下拉晶體管MN1就導(dǎo)通，使得吸收電流增大。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平又降低了一個臺階93，如圖4B中所示。在第二上拉晶體管MP2導(dǎo)通、輸入數(shù)據(jù)DA為邏輯“高”電平時，如果輸入數(shù)據(jù)DA改變?yōu)檫壿嫛暗汀彪娖?，第二上拉晶體管MP1就截止，使得源電流進(jìn)一步減小。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平再降低一個臺階95，如圖4B中所示。在第二下拉晶體管MN2截止、輸入數(shù)據(jù)DA為邏輯“高”電平時，如果輸入數(shù)據(jù)DA改變?yōu)檫壿嫛暗汀彪娖?，第二下拉晶體管MN2就導(dǎo)通，使得吸收電流更加增大。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平再降低了一個臺階97，如圖4B中所示。這樣，如圖4B中所示，通過輸出端OUT輸出的數(shù)據(jù)的電平每隔預(yù)定時間td逐步降低而不是突然降低，從而使式1中的di/dt減小。
然而，在圖4A中所示的輸入數(shù)據(jù)DA從邏輯“低”電平改變回邏輯“高”電平時，第二下拉晶體管MN2截止，從而使得吸收電流減小。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平提高了一個臺階99，如圖4B中所示。在第二上拉晶體管MP2截止、輸入數(shù)據(jù)DA為邏輯“低”電平時，如果輸入數(shù)據(jù)DA改變?yōu)檫壿嫛案摺彪娖?，第二上拉晶體管MP2就導(dǎo)通，使得源電流增大。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平又提高了一個臺階101，如圖4B中所示。在第一下拉晶體管MN1導(dǎo)通、輸入數(shù)據(jù)DA為邏輯“低”電平時，如果輸入數(shù)據(jù)DA改變?yōu)檫壿嫛案摺彪娖?，第一下拉晶體管MN1就截止，使得吸收電流進(jìn)一步減小。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平再提高一個臺階103，如圖4B中所示。在第一上拉晶體管MP1截止、輸入數(shù)據(jù)DA為邏輯“低”電平時，如果輸入數(shù)據(jù)DA改變?yōu)檫壿嫛案摺彪娖?，第一上拉晶體管MP1就導(dǎo)通，使得源電流更加增大。因此，通過輸出端OUT輸出的數(shù)據(jù)的電平再提高一個臺階105，如圖4B中所示。這樣，如圖4B中所示，通過輸出端OUT輸出的數(shù)據(jù)的電平每隔預(yù)定時間td逐步提高而不是突然提高，從而使式1中的di/dt減小。
在圖3中所示的第一上拉晶體管MP1的寬度為第二上拉晶體管MP2的寬度的4.5-5.5倍的情況下，上拉晶體管MP1和MP2導(dǎo)通時的源電流量就增大。在圖3中所示的第二下拉晶體管MN2的寬度為第一下拉晶體管MN1的寬度的4.5-5.5倍的情況下，下拉晶體管MN1和MN2導(dǎo)通時的吸收電流量就增大。這樣，通過控制上拉晶體管之間的寬度和下拉晶體管之間的寬度，就可以大大減小圖3這種輸出緩沖器的開關(guān)噪聲(或地電壓反跳效應(yīng))，也就是說這種輸出緩沖器可以高速工作。
通過控制包含在倒相器62、64、66、68、70、72、74和76內(nèi)的各CMOS晶體管的寬高比，使得在輸入數(shù)據(jù)DA從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖綍r可以得到t1＜t4＜t2＜t3，t2＜t3＜t1＜t4，或t2＜t4＜t1＜t3，而在輸入數(shù)據(jù)DA從邏輯“低”電平改變?yōu)檫壿嫛案摺彪娖綍r可以得到t4＜t1＜t3＜t2，t3＜t2＜t4＜t1，或t3＜t1＜t4＜t2。例如，在輸入數(shù)據(jù)DA從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖綍r，第一至第(M+N)延遲部分32至34和36至38將各個經(jīng)延遲的信號輸出經(jīng)數(shù)據(jù)輸出部分40，使得各下拉晶體管在這些上拉晶體管截止后才導(dǎo)通。相反，在輸入數(shù)據(jù)DA從邏輯“低”電平改變?yōu)檫壿嫛案摺彪娖綍r，第一至第(M+N)延遲部分32至34和36至38將各個經(jīng)延遲的信號輸出給數(shù)據(jù)輸出部分40，使得各上拉晶體管在這些下拉晶體管截止后才導(dǎo)通。
圖5為圖3中所示的數(shù)據(jù)輸入部分50和第一至第四延遲部分82、84、86和88的本發(fā)明實施例的電路圖。數(shù)據(jù)輸入部分50相應(yīng)于數(shù)據(jù)輸入部分110，而第一至第四延遲部分82、84、86和88分別相應(yīng)于第一至第四延遲部分112、114、116和118。
圖5中的數(shù)據(jù)輸入部分110包括PMOS晶體管MP1、MP2、MP4、MP5、MP6、和MP7、以及NMOS晶體管MN1、MN2、MN3、MN4、MN5、MN6、和MN7，這個部分大大減小了傳播延遲時間。此外，構(gòu)成第一至第四延遲部分112、114、116和118的兩個倒相器各用一個CMOS晶體管實現(xiàn)，這個CMOS晶體管的寬高比設(shè)置成使延遲時間按照是NMOS晶體管導(dǎo)通還是PMOS晶體管導(dǎo)通而有所不同。
例如，在要求的傳播延遲時間為2ns時，寬高比必需設(shè)置成使經(jīng)延遲的數(shù)據(jù)按A、B、C后D或D、C、B后A的次序每隔0.5ns從第一至第四延遲部分82、84、86和88之一輸出。
下面將結(jié)合


一個輸出緩沖器按本發(fā)明執(zhí)行的緩沖方法。圖6為可在圖2所示的輸出緩沖器內(nèi)執(zhí)行的本發(fā)明的緩沖方法的流程圖。這種緩沖方法包括將輸入數(shù)據(jù)DA延遲2N個不同時間的步驟140和在輸入數(shù)據(jù)DA的電平改變的方向上逐步改變輸出數(shù)據(jù)的電平的步驟142、144和146。
參見圖6，在步驟140，圖2中所示的第一至第(M+N)延遲部分32至34至36至38將輸入數(shù)據(jù)DA延遲(M+N＝2N)個不同的延遲時間，產(chǎn)生相繼相隔T/(M+N)的第一至第(M+N)的經(jīng)延遲的數(shù)據(jù)。然后，在步驟142，確定輸入數(shù)據(jù)DA是否已從一個第一邏輯電平改變?yōu)橐粋€與第一邏輯電平互補(bǔ)的第二邏輯電平，例如確定輸入數(shù)據(jù)DA是否已從一個邏輯“高”電平改變?yōu)橐粋€邏輯“低”電平。按照輸入數(shù)據(jù)的電平的改變情況，第一至第(M+N)延遲部分32至34和36至38中的倒相器的CMOS晶體管的NMOS或PMOS晶體管導(dǎo)通或截止。
如果輸入數(shù)據(jù)從邏輯“高”電平改變?yōu)檫壿嫛暗汀彪娖?，則在步驟144，在依次逐個產(chǎn)生的經(jīng)延遲的數(shù)據(jù)的作用下，通過輸出端OUT輸出的數(shù)據(jù)的電平以td為時間單位從邏輯“高”電平逐步漸降為邏輯“低”電平，如圖4B中所示。然而，如果輸入數(shù)據(jù)DA從邏輯“低”電平改變?yōu)檫壿嫛案摺彪娖?，則在步驟146，在依次逐個產(chǎn)生的經(jīng)延遲的數(shù)據(jù)的作用下，通過輸出端OUT輸出的數(shù)據(jù)的電平以td為時間單位從邏輯“低”電平逐步漸升為邏輯“高”電平。
在如上所述的本發(fā)明的輸出緩沖器和其中所執(zhí)行的緩沖方法中，各個上拉和下拉晶體管按預(yù)定次序工作，而各寬高比和各上拉和下拉晶體管的電流驅(qū)動能力也配置成有所差別，從而防止了輸出電流的突然改變。因此，由于減小了式1中的di/dt，可以大大減小地電壓反跳效應(yīng)和經(jīng)緩沖的數(shù)據(jù)的噪聲和失真，從而可以改善在需要高速操作時的信號傳播特性，獲得任意長度的傳播延遲時間。
雖然本發(fā)明結(jié)合優(yōu)選實施例作了說明，但熟悉本技術(shù)領(lǐng)域的人員可以理解，根據(jù)所附權(quán)利要求所指出的本發(fā)明的精神無論在形式上或細(xì)節(jié)上都可進(jìn)行種種更改，這些都應(yīng)屬于本發(fā)明的專利保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種對輸入數(shù)據(jù)進(jìn)行緩沖，將經(jīng)緩沖的輸入數(shù)據(jù)作為輸出數(shù)據(jù)輸出的輸出緩沖器，所述輸出緩沖器包括第一至第M和第(M+1)至第(M+N)延遲裝置，用來將輸入數(shù)據(jù)延遲(M+N)個不同的延遲時間，并按預(yù)定次序每隔T/(M+N)時間輸出經(jīng)延遲的數(shù)據(jù)，其中M和N各為等于或大于2的整數(shù)，而T與使輸出數(shù)據(jù)電平改變所需的時間相應(yīng)；以及一個數(shù)據(jù)輸出裝置，用來在第一至第(M+N)延遲裝置的輸出的作用下輸出輸出數(shù)據(jù)。
2.權(quán)利要求1的輸出緩沖器，所述輸出緩沖器還包括一個倒相裝置，用來將輸入數(shù)據(jù)倒相后輸出給第一至第(M+N)延遲裝置，其中所述第一至第(M+N)延遲裝置將經(jīng)倒相的輸入數(shù)據(jù)延遲(M+N)個不同的時間后依次每隔T/(M+N)時間輸出給數(shù)據(jù)輸出裝置。
3.權(quán)利要求2的輸出緩沖器，其中所述數(shù)據(jù)輸出裝置包括第一至第M上拉晶體管；以及第一至第N下拉晶體管，其中所述第一至第M上拉晶體管各自在第一至第M延遲裝置的輸出中的一個相應(yīng)輸出的作用下導(dǎo)通，相當(dāng)于一個源極和漏極接在電源電壓和輸出數(shù)據(jù)之間的第一MOS晶體管，而所述第一至第N下拉晶體管各自在第(M+1)至第(M+N)延遲裝置的輸出中的一個相應(yīng)輸出的作用下導(dǎo)通，相當(dāng)于一個漏極和源極接在輸出數(shù)據(jù)和基準(zhǔn)電壓之間的第二MOS晶體管。
4.權(quán)利要求2的輸出緩沖器，其中所述倒相裝置在一個輸出允許信號的作用下將輸入數(shù)據(jù)倒相后輸出給第一至第(M+N)延遲裝置。
5.權(quán)利要求3的輸出緩沖器，其中所述倒相裝置在一個輸出允許信號的作用下將輸入數(shù)據(jù)倒相后輸出給第一至第(M+N)延遲裝置。
6.權(quán)利要求1的輸出緩沖器，其中所述第一至第(M+N)延遲裝置各自包括兩個相互串聯(lián)的倒相器，每個倒相器包括一個互補(bǔ)MOS(CMOS)晶體管，而所述(M+N)個不同時間是通過改變這些CMOS晶體管的每一個的寬高比來控制的。
7.一種在對輸入數(shù)據(jù)進(jìn)行緩沖、將經(jīng)緩沖的輸入數(shù)據(jù)作為輸出數(shù)據(jù)輸出的輸出緩沖器內(nèi)執(zhí)行的緩沖方法，所述方法包括下列步驟(a)將輸入數(shù)據(jù)延遲(M+N)個不同的預(yù)定時間，從而按預(yù)定次序產(chǎn)生相繼相隔T/(M+N)時間的第一至第(M+N)經(jīng)延遲數(shù)據(jù)，其中M和N各為等于或大于2的整數(shù)，而T與使輸出數(shù)據(jù)電平改變所需的時間相應(yīng)；(b)確定輸入數(shù)據(jù)是否從一個第一邏輯電平改變?yōu)橐粋€與第一邏輯電平互補(bǔ)的第二邏輯電平；(c)如果輸入數(shù)據(jù)的電平從第一邏輯電平改變?yōu)榈诙壿嬰娖?，使輸出?shù)據(jù)的電平在按預(yù)定次序產(chǎn)生的第一至第(M+N)經(jīng)延遲的數(shù)據(jù)的作用下每隔T/(M+N)時間逐步從第一邏輯電平改變?yōu)榈诙壿嬰娖?；以?d)如果輸入數(shù)據(jù)的電平從第二邏輯電平改變?yōu)榈谝贿壿嬰娖?，使輸出?shù)據(jù)的電平在按預(yù)定次序產(chǎn)生的第一至第(M+N)經(jīng)延遲的數(shù)據(jù)的作用下每隔T/(M+N)時間逐步從第二邏輯電平改變?yōu)榈谝贿壿嬰娖健?br> 8.權(quán)利要求7的方法，其中所述輸出緩沖器具有在第一至第M經(jīng)延遲的數(shù)據(jù)的作用下提供電流的第一至第M上拉晶體管和在第(M+1)至第(M+N)經(jīng)延遲的數(shù)據(jù)的作用下吸收電流的第一至第N下拉晶體管，而所述在輸出緩沖器內(nèi)執(zhí)行的緩沖方法的步驟(c)包括按預(yù)定次序逐個產(chǎn)生第一至第(M+N)經(jīng)延遲的數(shù)據(jù)，使得下拉晶體管Q(1≤Q≤N)在上拉晶體管P(1≤P≤M)截止后再導(dǎo)通。
9.權(quán)利要求8的方法，其中所述緩沖方法的步驟(d)包括按預(yù)定次序逐個產(chǎn)生第(M+N)至第一經(jīng)延遲的數(shù)據(jù)，使得上述晶體管P(1≤P≤M)在下拉晶體管Q(1≤Q≤N)截止后再導(dǎo)通。
10.一種對輸入數(shù)據(jù)進(jìn)行緩沖、將經(jīng)緩沖的輸入數(shù)據(jù)作為輸出數(shù)據(jù)輸出的輸出緩沖器，所述輸出緩沖器包括一個能在一個輸出允許信號的作用下啟動工作的數(shù)據(jù)輸入數(shù)據(jù)，用來將輸入數(shù)據(jù)倒相，輸出經(jīng)倒相的輸入數(shù)據(jù)；第一至第四延遲裝置，用來將經(jīng)倒相的輸入數(shù)據(jù)延遲第一、第二、第三和第四預(yù)定時間，按預(yù)定次序每隔T/4時間輸出經(jīng)延遲的數(shù)據(jù)，其中T與使輸出數(shù)據(jù)電平改變所需的時間相應(yīng)；分別在第一和第二延遲裝置的輸出的作用下導(dǎo)通的第一和第二上拉晶體管，所述第一和第二上拉晶體管各自的源極和漏極接在電源電壓和輸出數(shù)據(jù)之間；以及分別在第三和第四延遲裝置的輸出的作用下導(dǎo)通的第一和第二下拉晶體管，所述第一和第二下拉晶體管各自的漏極和源極接在輸出數(shù)據(jù)和基準(zhǔn)電壓之間。
11.權(quán)利要求10的輸出緩沖器，其中所述第一上拉晶體管的寬度比第二上拉晶體管的寬度要寬預(yù)定倍數(shù)。
12.權(quán)利要求10的輸出緩沖器，其中所述第二下拉晶體管的寬度比第一下拉晶體管的寬度要寬預(yù)定倍數(shù)。
全文摘要
本發(fā)明提出了一種能降低高速工作時經(jīng)緩沖的輸入數(shù)據(jù)的噪聲和失真的輸出緩沖器和在這種輸出緩沖器內(nèi)執(zhí)行的緩沖方法。將輸入數(shù)據(jù)進(jìn)行緩沖后作為輸出數(shù)據(jù)輸出的這種輸出緩沖器包括:第一至第M和第(M+1)至第(M+N)延遲裝置,用來將輸入數(shù)據(jù)延遲(M+N)個不同的延遲時間,并按預(yù)定次序每隔T/(M+N)時間逐個輸出經(jīng)延遲的數(shù)據(jù),其中M和N各為等于或大于2的整數(shù),而T與使輸出數(shù)據(jù)電平改變所需的時間;以及一個數(shù)據(jù)輸出裝置,用來在第一至第(M+N)延遲裝置的輸出的作用下輸出輸出數(shù)據(jù)。
文檔編號H03K19/0175GK1247413SQ99110618
公開日2000年3月15日 申請日期1999年7月20日 優(yōu)先權(quán)日1998年7月20日
發(fā)明者韓秉勛, 安秉權(quán) 申請人:三星電子株式會社