專利名稱：模擬鎖相環(huán)模塊的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種模擬鎖相環(huán)模塊，是一種應(yīng)用于數(shù)字通信領(lǐng)域中、用于數(shù)字傳輸系統(tǒng)時(shí)鐘提取與時(shí)鐘再生的電路模塊。
時(shí)鐘的提取與再生是數(shù)字通信系統(tǒng)特別是數(shù)字傳輸系統(tǒng)中的關(guān)鍵技術(shù)，其品質(zhì)的優(yōu)劣將直接影響通信設(shè)備中主板乃至整個(gè)系統(tǒng)的性能。因此，在數(shù)字通信領(lǐng)域中通常用鎖相環(huán)技術(shù)來(lái)實(shí)現(xiàn)系統(tǒng)時(shí)鐘的提取與再生。
鎖相環(huán)路PLL是一種閉環(huán)的相位跟蹤系統(tǒng)，用于跟蹤輸入信號(hào)的相位和頻率，鎖相環(huán)路在跟蹤固定頻率的輸入信號(hào)時(shí)沒(méi)有頻差，在跟蹤頻率變化的輸入信號(hào)時(shí)有較高的精度。鎖相環(huán)路PLL分為模擬鎖相環(huán)路APLL和數(shù)字鎖相環(huán)路DPLL。模擬鎖相環(huán)路是根據(jù)輸入與輸出的相位差對(duì)輸出相位進(jìn)行連續(xù)調(diào)整，以實(shí)現(xiàn)閉環(huán)控制系統(tǒng)的跟蹤過(guò)程。數(shù)字鎖相環(huán)路是根據(jù)輸入與輸出的相位差，對(duì)輸出相位進(jìn)行量化調(diào)整，以實(shí)現(xiàn)閉環(huán)控制系統(tǒng)的跟蹤過(guò)程。一般來(lái)說(shuō)，數(shù)字鎖相環(huán)路適用于輸出頻率較低、要求同步保持時(shí)間長(zhǎng)的環(huán)境中，而模擬鎖相環(huán)路則適用于輸出頻率較高、數(shù)字環(huán)難以實(shí)現(xiàn)的環(huán)境中。
傳統(tǒng)使用的模擬鎖相環(huán)路的原理性結(jié)構(gòu)如

圖1所示，由順序連接的1/M分頻器11、鑒相器(PD)12、環(huán)路濾波器(LPF)13、受控與自由振蕩轉(zhuǎn)換控制電路14，壓控振蕩器(VCO)15和位于壓控振蕩器(VCO)15與鑒相器(PD)12間的1/N分頻器16構(gòu)成。圖中所示的FREV是參考源時(shí)鐘信號(hào)，F(xiàn)OUT是壓控振蕩器VCO的輸出信號(hào)，也是壓控振蕩器15輸出的時(shí)鐘信號(hào)FVCO。鑒相器12的實(shí)現(xiàn)可以有多種方案，從其實(shí)現(xiàn)角度來(lái)說(shuō)，可采用集成鑒相器或用可編程邏輯，以可編程邏輯實(shí)現(xiàn)更為方便、靈活。環(huán)路濾波器13大致有無(wú)源RC積分濾波器，無(wú)源比例積分濾波器和有源比例積分濾波器三種形式，以有源比例積分濾波器為常用。受控與自由振蕩轉(zhuǎn)換控制電路14用于在失去參考源時(shí)鐘信號(hào)FREV時(shí)，使模擬鎖相環(huán)路輸出中心頻率，即實(shí)現(xiàn)VCO從受控振蕩到自由振蕩的轉(zhuǎn)換。
圖2所示是圖1模擬鎖相環(huán)路原理性結(jié)構(gòu)的一種實(shí)施電路(部分)，除去實(shí)線框中的受控與自由振蕩轉(zhuǎn)換控制電路14外，是一個(gè)典型的采用有源比例積分濾波器的二階鎖相環(huán)基本電路。其中的鑒相器12、1/M分頻器11、1/N分頻器16均可采用可編程邏輯實(shí)現(xiàn)，如鑒相器12可以是用可編程邏輯實(shí)現(xiàn)的數(shù)字邏輯門雙端輸出的數(shù)字鑒頻鑒相器。實(shí)線框中的受控與自由振蕩轉(zhuǎn)換控制電路14，從功能原理上說(shuō)是由參考源時(shí)鐘檢測(cè)電路141、受控與自由振蕩轉(zhuǎn)換電路142和分壓電路(R3)143構(gòu)成，在參考源時(shí)鐘信號(hào)FREV丟失時(shí)，由受控與自由振蕩轉(zhuǎn)換電路142向壓控振蕩器15提供壓控電壓。該部分電路的缺點(diǎn)是電路結(jié)構(gòu)太復(fù)雜；由于用分壓電路143給壓控振蕩器15提供壓控電壓，會(huì)因電壓精度不高而導(dǎo)致壓控振蕩器15輸出頻率的穩(wěn)定度也不高。為了改善在失去參考源時(shí)鐘FREV信號(hào)時(shí)輸出中心頻率的精度，可以采用輸出固定為2.5V電壓的微功率電壓基準(zhǔn)器件，以避免受電源電壓的影響，但這樣做又在無(wú)形之中增加了模擬鎖相環(huán)模塊的成本。
本實(shí)用新型的目的是設(shè)計(jì)一種模擬鎖相環(huán)模塊，具有電路結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方式靈活、輸出頻率穩(wěn)性能優(yōu)異和成本低的特點(diǎn)。
本實(shí)用新型的目的是這樣實(shí)現(xiàn)的一種模擬鎖相環(huán)模塊，包括1/M分頻器、1/N分頻器、鑒相器、環(huán)路濾波器、壓控振蕩器和受控與自由振蕩轉(zhuǎn)換控制電路，1/M分頻器、鑒相器、環(huán)路濾波器及壓控振蕩器順序連接，1/N分頻器位于壓控振蕩器與鑒相器間，其特征在于所述的受控與自由振蕩轉(zhuǎn)換控制電路由參考源時(shí)鐘檢測(cè)電路連接受控與自由振蕩轉(zhuǎn)換電路組成，并設(shè)置在所述1/M分頻器、鑒相器之前或之后。
所述的鑒相器是由可編程邏輯實(shí)現(xiàn)的數(shù)字邏輯門雙端輸出數(shù)字鑒頻鑒相器(建議刪除？)，所述的環(huán)路濾波器是有源比例積分濾波器，所述的1/M分頻器、1/N分頻器分別是由可編程邏輯實(shí)現(xiàn)的計(jì)數(shù)器。
所述的設(shè)置在1/M分頻器、鑒相器之前的受控與自由振蕩轉(zhuǎn)換控制電路中的受控與自由振蕩轉(zhuǎn)換電路，是一個(gè)由可編程邏輯實(shí)現(xiàn)的二選一選擇器，二選一選擇器的兩個(gè)輸入端分別連接參考源時(shí)鐘信號(hào)FREV和壓控振蕩器輸出時(shí)鐘信號(hào)FVCO，所述參考源時(shí)鐘檢測(cè)電路的輸出端連接二選一選擇器的選擇控制端，二選一選擇器的輸出端連接所述1/M分頻器的分頻輸入端。
所述的設(shè)置在1/M分頻器、鑒相器之后的受控與自由振蕩轉(zhuǎn)換控制電路中的受控與自由振蕩轉(zhuǎn)換電路，由兩個(gè)由可編程邏輯實(shí)現(xiàn)的二選一選擇器構(gòu)成，兩個(gè)二選一選擇器的一個(gè)輸入端接零電平，兩個(gè)二選一選擇器的另一個(gè)輸入端分別連接所述鑒相器的兩個(gè)輸出端，兩個(gè)二選一選擇器的輸出端分別連接所述有源比例積分濾波器的兩個(gè)輸入端，所述參考源時(shí)鐘檢測(cè)電路的輸出端分別連接兩個(gè)二選一選擇器的選擇控制端。
所述受控與自由振蕩轉(zhuǎn)換控制電路中的參考源時(shí)鐘檢測(cè)電路是由可編程邏輯實(shí)現(xiàn)的第一D觸發(fā)器、計(jì)數(shù)器、反相器和與邏輯門連接構(gòu)成；第一D觸發(fā)器的D輸入端接“1”電平，第一D觸發(fā)器的時(shí)鐘輸入端接參考源時(shí)鐘信號(hào)FREV，第一D觸發(fā)器的Q輸出端連接第一D觸發(fā)器的清零輸入端與計(jì)數(shù)器的清零輸入端；所述參考源時(shí)鐘檢測(cè)電路的輸出端是計(jì)數(shù)器的Q輸出端，并連接反相器輸入端；反相器輸出信號(hào)與壓控振蕩器輸出時(shí)鐘信號(hào)FVCO分別連接與邏輯門的兩個(gè)輸入端，與邏輯門的輸出端連接計(jì)數(shù)器的時(shí)鐘輸入端。
所述受控與自由振蕩轉(zhuǎn)換控制電路中的參考源時(shí)鐘檢測(cè)電路，還包括有由可編程邏輯實(shí)現(xiàn)的第二D觸發(fā)器，第一D觸發(fā)器的Q輸出端連接第二D觸發(fā)器的D輸入端，第二D觸發(fā)器的時(shí)鐘輸入端接參考源時(shí)鐘信號(hào)FREV，第二D觸發(fā)器的Q輸出端連接第一D觸發(fā)器的清零輸入端及計(jì)數(shù)器的清零輸入端。
本實(shí)用新型的模擬鎖相環(huán)模塊，采用可編程邏輯設(shè)計(jì)，電路結(jié)構(gòu)簡(jiǎn)單、成本低廉，可靈活實(shí)現(xiàn)鎖相環(huán)的壓控振蕩與自由振蕩，用可編程邏輯實(shí)現(xiàn)參考源時(shí)鐘FREV和壓控振蕩器輸出時(shí)鐘FVCO的數(shù)字鑒相，當(dāng)參考源時(shí)鐘信號(hào)丟失時(shí)，設(shè)定鑒相輸出為零，從而達(dá)到實(shí)現(xiàn)壓控振蕩器自由振蕩的工作模式，同時(shí)也保證了壓控振蕩器輸出頻度的穩(wěn)定度。
下面結(jié)合實(shí)施例及附圖進(jìn)一步說(shuō)明本實(shí)用新型的技術(shù)圖1是模擬鎖相環(huán)路的原理方框圖圖2是圖1所示模擬鎖相環(huán)路的部分實(shí)施電路圖圖3是本模擬鎖相環(huán)模塊的參考源時(shí)鐘檢測(cè)電路圖圖4是本模擬鎖相環(huán)模塊的分頻器電路圖圖5是將受控與自由振蕩轉(zhuǎn)換控制電路設(shè)置在分頻、鑒相器之前的模擬鎖相環(huán)模塊的實(shí)施電路圖圖6是將受控與自由振蕩轉(zhuǎn)換控制電路設(shè)置在分頻、鑒相器之后的模擬鎖相環(huán)模塊的實(shí)施電路圖圖1與圖2的說(shuō)明前已述及不再贅述。
參見(jiàn)圖3，圖中示出本實(shí)用新型模擬鎖相環(huán)模塊的受控與自由振蕩轉(zhuǎn)換控制電路中的參考源時(shí)鐘檢測(cè)電路的實(shí)施電路，用可編程邏輯實(shí)現(xiàn)，可編程邏輯采用Xilinx Corporation的XC3164A，開(kāi)發(fā)環(huán)境采用Xilinx Foundation Serials 1.5。由第一D觸發(fā)器31、第二D觸發(fā)器32、計(jì)數(shù)器33、與邏輯門34和反相器35連接組成。第一、第二D觸發(fā)器31、32的時(shí)鐘信號(hào)端c固定接送入模擬鎖相環(huán)模塊的參考源時(shí)鐘信號(hào)FREV，會(huì)在存在與丟失間變化。與邏輯門34的一個(gè)輸入端固定接本模擬鎖相環(huán)模塊壓控振蕩器VCO輸出時(shí)鐘信號(hào)FVCO，是始終存在的。由于第一D觸發(fā)器的D端固定接“1”電平，在FREV信號(hào)存在時(shí)，每來(lái)一個(gè)上升沿，第一D觸發(fā)器31的Q輸出端就輸出一個(gè)窄的正脈沖，并由第二D觸發(fā)器32整形輸出，不斷地使計(jì)數(shù)器33清零，計(jì)數(shù)器33的Q端輸出狀態(tài)將沒(méi)有翻轉(zhuǎn)的機(jī)會(huì)，因此，在參考源時(shí)鐘信號(hào)FREV存在時(shí)，參考源時(shí)鐘檢測(cè)電路輸出的控制信號(hào)LOS將始終為零。當(dāng)FREV信號(hào)丟失時(shí)，計(jì)數(shù)器33將可連續(xù)計(jì)數(shù)，但一旦當(dāng)LOS信號(hào)由“0”跳變?yōu)椤?”，由于反相器33及與邏輯門34的作用，將關(guān)閉計(jì)數(shù)器33的時(shí)鐘，使控制信號(hào)LOS維持為“1”。因此，圖中電路在存在參考源時(shí)鐘時(shí)維持LOS＝0；在參考源時(shí)鐘丟失時(shí)維持LOS＝1。
參見(jiàn)圖4，圖中示出本實(shí)用新型模擬鎖相環(huán)模塊的1/M或1/N分頻器的實(shí)施電路，用可編程邏輯實(shí)現(xiàn)，可編程邏輯也采用Xilinx Corporation的XC3164A，開(kāi)發(fā)環(huán)境采用Xilinx Foundation Serials 1.5。采用8位計(jì)數(shù)器，是Xilinx XC3000庫(kù)中的標(biāo)準(zhǔn)計(jì)數(shù)器，可分頻范圍為21-28，用Q(70)表示，具體采用多少次分頻取決于對(duì)鎖相環(huán)路跟蹤速度和鎖相環(huán)路抖動(dòng)抑制性能的要求，如分頻數(shù)越小，則跟蹤速度越快但對(duì)高頻抖動(dòng)的抑制能力降低。1/M、1/N分頻器的輸出接模擬鎖相環(huán)模塊中鑒相器的輸入端。
參見(jiàn)圖5、圖6，圖中分別示意出本實(shí)用新型模擬鎖相環(huán)模塊的兩個(gè)應(yīng)用實(shí)例，是二階鎖相環(huán)路。壓控振蕩器VCO采用CONNOR WINFIEID的HV系列高穩(wěn)定度高品質(zhì)壓控振蕩器，頻率為38.88MHZ，并以此VCO來(lái)跟蹤和再生一個(gè)38.88MHZ的時(shí)鐘信號(hào)。為方便敘述，用51表示1/M分頻器及鑒相器，其中的鑒相器采用用可編程邏輯實(shí)現(xiàn)的雙端輸出數(shù)字鑒頻鑒相器，輸出為鑒相頻率的尖脈沖。環(huán)路濾波器采用典型的有源比例積分濾波器，如圖中由電阻R1、R2、電容C和線性放大器A組成的電路(實(shí)施例中M＝N)。
圖5中示出受控與自由振蕩轉(zhuǎn)換控制電路中的受控與自由振蕩轉(zhuǎn)換電路的一個(gè)實(shí)施電路，設(shè)置在1/M分頻器及鑒相器51之前，由一個(gè)二選一選擇器52構(gòu)成(同前一樣的可編程邏輯)。當(dāng)來(lái)自圖3參考源時(shí)鐘檢測(cè)電路輸出的控制信號(hào)LOS為“0”電平，即參考源時(shí)鐘信號(hào)FREV存在時(shí)，二選一選擇器52將選通參考源時(shí)鐘信號(hào)FREV，這樣參與分頻與鑒相的兩信號(hào)將分別是參考源時(shí)鐘信號(hào)FREV和壓控振蕩器輸出時(shí)鐘信號(hào)FVCO，再通過(guò)其后的環(huán)路濾波器及壓控振蕩器電路回路，從而實(shí)現(xiàn)跟蹤參考源時(shí)鐘信號(hào)FREV的目的。一旦參考源時(shí)鐘信號(hào)FREV丟失，來(lái)自圖3參考源時(shí)鐘檢測(cè)電路輸出的控制信號(hào)LOS為“1”電平，二選一選擇器52將選通壓控振蕩器輸出時(shí)鐘信號(hào)FVCO，形成壓控振蕩器輸出時(shí)鐘自已跟蹤自已的情況。由于這種特殊的跟蹤方式，使得兩信號(hào)的相位差始終為零，進(jìn)而鑒相輸出也為零，最終使得壓控振蕩器VCO的壓控電壓為零，實(shí)現(xiàn)了壓控振蕩器VCO的自由振蕩。當(dāng)參考源時(shí)鐘信號(hào)FREV恢復(fù)時(shí)，控制信號(hào)LOS又重新變?yōu)椤?”電平，又可實(shí)現(xiàn)VCO的壓控振蕩。
圖6中示出受控與自由振蕩轉(zhuǎn)換控制電路中的受控與自由振蕩轉(zhuǎn)換電路的另一個(gè)實(shí)施電路，設(shè)置在1/M分頻器及鑒相器51之后，由兩個(gè)二選一選擇器61、62構(gòu)成(同前一樣的可編程邏輯)。當(dāng)來(lái)自圖3參考源時(shí)鐘檢測(cè)電路輸出的控制信號(hào)LOS為“0”電平，即參考源時(shí)鐘信號(hào)FREV存在時(shí)，兩個(gè)二選一選擇器61、62將分別選通鑒相器雙端輸出信號(hào)SC1、SC2，再通過(guò)其后的環(huán)路濾波器及壓控振蕩器電路回路，實(shí)現(xiàn)跟蹤參考源時(shí)鐘信號(hào)FREV的目的。當(dāng)參考源時(shí)鐘信號(hào)FREV丟失，來(lái)自圖3參考源時(shí)鐘檢測(cè)電路輸出的控制信號(hào)LOS為“1”電平時(shí)，兩個(gè)二選一選擇器61、62將同時(shí)選通零電平作為鑒相輸出，使壓控振蕩器VCO的壓控電壓為零，也能方便地實(shí)現(xiàn)VCO從受控振蕩到自由振蕩的轉(zhuǎn)換。
需要說(shuō)明的是，用可編程邏輯實(shí)現(xiàn)鎖相環(huán)路在壓控振蕩狀態(tài)與自由振蕩狀態(tài)之間的轉(zhuǎn)換，不僅可使用圖5、圖6中的二選一選擇器電路，還可采用比較器等其它電路來(lái)實(shí)現(xiàn)信號(hào)的選通，不再贅述。
利用本實(shí)用新型的模擬鎖相環(huán)模塊實(shí)現(xiàn)的鎖相環(huán)路，可使壓控振蕩器VCO快速地從受控振蕩狀態(tài)轉(zhuǎn)移到自由振蕩狀態(tài)。經(jīng)測(cè)試，當(dāng)采用二分頻鑒相的鎖相環(huán)路時(shí)，兩種狀態(tài)之間的轉(zhuǎn)換只需200μs左右，將此鎖相環(huán)模塊應(yīng)用于SDH(Synchronous Digital Hierarchy)通信設(shè)備中作時(shí)鐘提取及時(shí)鐘恢復(fù)電路時(shí)，其頻率穩(wěn)定度達(dá)到且超過(guò)SDH設(shè)備時(shí)鐘所要求的頻偏指標(biāo)±4.6ppm，完全能滿足通信系統(tǒng)的要求。
權(quán)利要求1.一種模擬鎖相環(huán)模塊，包括1/M分頻器、1/N分頻器、鑒相器、環(huán)路濾波器、壓控振蕩器和受控與自由振蕩轉(zhuǎn)換控制電路，1/M分頻器、鑒相器、環(huán)路濾波器及壓控振蕩器順序連接，1/N分頻器位于壓控振蕩器與鑒相器間，其特征在于所述的受控與自由振蕩轉(zhuǎn)換控制電路由參考源時(shí)鐘檢測(cè)電路連接受控與自由振蕩轉(zhuǎn)換電路組成，并設(shè)置在所述1/M分頻器、鑒相器之前或之后。
2.根據(jù)權(quán)利要求1所述的模擬鎖相環(huán)模塊，其特征在于所述的環(huán)路濾波器是有源比例積分濾波器，所述的1/M分頻器、1/N分頻器分別是由可編程邏輯實(shí)現(xiàn)的計(jì)數(shù)器。
3.根據(jù)權(quán)利要求1所述的模擬鎖相環(huán)模塊，其特征在于所述的設(shè)置在1/M分頻器、鑒相器之前的受控與自由振蕩轉(zhuǎn)換控制電路中的受控與自由振蕩轉(zhuǎn)換電路，是一個(gè)由可編程邏輯實(shí)現(xiàn)的二選一選擇器，二選一選擇器的兩個(gè)輸入端分別連接參考源時(shí)鐘信號(hào)FREV和壓控振蕩器輸出時(shí)鐘信號(hào)FVCO，所述參考源時(shí)鐘檢測(cè)電路的輸出端連接二選一選擇器的選擇控制端，二選一選擇器的輸出端連接所述1/M分頻器的分頻輸入端。
4.根據(jù)權(quán)利要求1所述的模擬鎖相環(huán)模塊，其特征在于所述的設(shè)置在1/M分頻器、鑒相器之后的受控與自由振蕩轉(zhuǎn)換控制電路中的受控與自由振蕩轉(zhuǎn)換電路，由兩個(gè)由可編程邏輯實(shí)現(xiàn)的二選一選擇器構(gòu)成，兩個(gè)二選一選擇器的一個(gè)輸入端接零電平，兩個(gè)二選一選擇器的另一個(gè)輸入端分別連接所述鑒相器的兩個(gè)輸出端，兩個(gè)二選一選擇器的輸出端分別連接所述有源比例積分濾波器的兩個(gè)輸入端，所述參考源時(shí)鐘檢測(cè)電路的輸出端分別連接兩個(gè)二選一選擇器的選擇控制端。
5.根據(jù)權(quán)利要求1或2或3或4所述的模擬鎖相環(huán)模塊，其特征在于所述受控與自由振蕩轉(zhuǎn)換控制電路中的參考源時(shí)鐘檢測(cè)電路是由可編程邏輯實(shí)現(xiàn)的，由第一D觸發(fā)器、計(jì)數(shù)器、反相器和與邏輯門連接構(gòu)成；第一D觸發(fā)器的D輸入端接“1”電平，第一D觸發(fā)器的時(shí)鐘輸入端接參考源時(shí)鐘信號(hào)FREV，第一D觸發(fā)器的Q輸出端連接第一D觸發(fā)器的清零輸入端與計(jì)數(shù)器的清零輸入端；所述參考源時(shí)鐘檢測(cè)電路的輸出端是計(jì)數(shù)器的Q輸出端，并連接反相器輸入端；反相器輸出信號(hào)與壓控振蕩器輸出時(shí)鐘信號(hào)FVCO分別連接與邏輯門的兩個(gè)輸入端，與邏輯門的輸出端連接計(jì)數(shù)器的時(shí)鐘輸入端。
6.根據(jù)權(quán)利要求5所述的模擬鎖相環(huán)模塊，其特征在于所述受控與自由振蕩轉(zhuǎn)換控制電路中的參考源時(shí)鐘檢測(cè)電路，還包括有由可編程邏輯實(shí)現(xiàn)的第二D觸發(fā)器，第一D觸發(fā)器的Q輸出端連接第二D觸發(fā)器的D輸入端，第二D觸發(fā)器的時(shí)鐘輸入端接參考源時(shí)鐘信號(hào)FREV，第二D觸發(fā)器的Q輸出端連接第一D觸發(fā)器的清零輸入端及計(jì)數(shù)器的清零輸入端。
專利摘要本實(shí)用新型涉及一種模擬鎖相環(huán)模塊,包括順序連接的1/M分頻器、鑒相器、環(huán)路濾波器及壓控振蕩器,位于壓控振蕩器與鑒相器間的1/N分頻器,和可設(shè)置在分頻、鑒相器前或后的受控與自由振蕩的轉(zhuǎn)換控制電路。該控制電路在參考源時(shí)鐘丟失時(shí)使鎖相環(huán)從受控振蕩快速轉(zhuǎn)換到自由振蕩,是由參考源時(shí)鐘檢測(cè)電路和受控與自由振蕩轉(zhuǎn)換電路組成。采用可編程邏輯設(shè)計(jì),使電路簡(jiǎn)單,實(shí)現(xiàn)靈活、輸出頻率精度高。
文檔編號(hào)H03L7/08GK2363426SQ9920457
公開(kāi)日2000年2月9日 申請(qǐng)日期1999年2月11日 優(yōu)先權(quán)日1999年2月11日
發(fā)明者牟劍鴻 申請(qǐng)人:深圳市華為技術(shù)有限公司