差分放大電路及運算放大器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種半導體集成電路，特別是涉及一種差分放大電路，本發(fā)明還涉及 一種運算放大器。
【背景技術(shù)】
[0002] 運算放大器廣泛應用于電子電路的控制中，應用極其廣泛，根據(jù)其具體的應用對 運算放大器的多種指標如輸入失調(diào)電壓、輸入失調(diào)電流、輸入偏置電流、輸入失調(diào)電壓溫 度系數(shù)、差模輸入阻抗、共模輸入阻抗、最大共模輸入電壓、最大差模輸入電壓、輸入噪聲電 壓、電源抑制比、共模抑制比、最大輸出電流、輸出短路電流、開環(huán)輸出阻抗、開環(huán)差分增益、 輸出壓擺、線性與諧波失真、輸出電壓轉(zhuǎn)換速率、建立時間、單位增益帶寬和大信號帶寬等 又有各種不同的要求，通常需要根據(jù)具體的設(shè)計指標重新進行設(shè)計優(yōu)化。如圖1所示，是現(xiàn) 有運算放大器的結(jié)構(gòu)原理圖，一般現(xiàn)有運算放大器有以下幾個部分構(gòu)成：輸入級101、增益 級103、輸出驅(qū)動級105等構(gòu)成，輸入級101和增益級103之間、以及增益級103和輸出驅(qū)動 級105之間都分別包括有一個緩沖器或電平移位102 ;輸入級101為差分輸入到單端輸出 轉(zhuǎn)換器，增益級103主要用于提供高增益；輸出驅(qū)動級105主要用于提供小的輸出阻抗r。， 或驅(qū)動大電容Q及小負載運算放大器又可分為單級運放、二級運放、多級運放等，其中 單級運放一般由圖1中所示的從輸入信號Vi到虛線AA部分之間的電路組成；二級運放一 般由圖1中所示的從輸入信號Vi到虛線BB部分之間的電路組成；三級運放一般由圖1中 所示的從輸入信號Vi到虛線CC部分之間的電路組成。
[0003]在現(xiàn)代CMOS工藝中通常使用全差分運算放大器。全差分運算放大器具有大輸出 擺幅、無鏡像極點等優(yōu)點，因此可以得到高的閉環(huán)速度。運算放大器的輸入級101 -般采用 差分放大電路實現(xiàn)，如圖2所示是現(xiàn)有差分放大電路的電路圖；現(xiàn)有差分放大電路包括由 NM0S管101和102組成的差分對，NM0S管101和102的源極連接在一起并接源極負載，圖 2中源極負載為由NM0S管103組成的有源負載，NM0S管103為NM0S管104的鏡像電路， NM0S管104的漏極輸入電流源101，NM0S管103的源漏電流為電流源101的鏡像電流。
[0004]NM0S管101和102的漏極負載分別由PM0S管M105和M106組成，PM0S管M105和 106的柵極連接在一起形成鏡像電路。NM0S管101和102的柵極分別為一對差分輸入信號 VINP和VINN的輸入端，NM0S管102的漏極為單端信號的輸出端。
[0005] 由圖2可知，NM0S管101和102形成兩個差分放大路徑，當運算放大器的工作電 壓比較大時，NM0S管101和102都為工作電壓較大的高壓NM0S管器件，這時NM0S管101 和102需要采用較厚的柵氧化層來滿足器件的耐壓需要。但是增加柵氧化層所帶來的一個 不利影響是：隨著柵氧化層的增加，NM0S管101和102之間的失配如閾值電壓的失配也會 越來越大，最終會使得整個差分放大器和運算放大器的失配參數(shù)增加。也即當NM0S管101 和102的柵氧化層設(shè)計值相同時，即使NM0S管101和102采用完全相同的制造工藝形成， 由于制造工藝本身的原因不可能使NM0S管101和102的參數(shù)完全一致，二者之間會有一定 的差別從而形成失配。運算放大器的失配參數(shù)可由如下公式得到：
【主權(quán)項】
1. 一種差分放大電路，其特征在于：包括兩條差分放大支路，第一條差分放大支路由 第一 NMOS管和第三NMOS管串聯(lián)而成，第二條差分放大支路由第二NMOS管和第四NMOS管 串聯(lián)而成； 所述第一 NMOS管的源極和所述第二NMOS管的源極連接在一起并通過一源極負載接 地； 所述第一 NMOS管的漏極連接所述第三NMOS管的源極,所述第二NMOS管的漏極連接所 述第四NMOS管的源極； 所述第一 NMOS管的柵極和所述第三NMOS管的柵極連接在一起并接正相差分輸入信 號； 所述第二NMOS管的柵極和所述第四NMOS管的柵極連接在一起并接反相差分輸入信 號； 所述第三NMOS管的漏極通過第一漏極負載連接電源電壓；所述第四NMOS管的漏極通 過第二漏極負載連接所述電源電壓； 所述第三NMOS管的漏極和所述第四NMOS管的漏極一起輸出一對差分輸出信號；或者， 選擇所述第三NMOS管的漏極和所述第四NMOS管的漏極中的一個輸出單端輸出信號； 所述第一 NMOS管和所述第二NMOS管的形成工藝條件相同，所述第三NMOS管和所述第 四NMOS管的形成工藝條件相同，所述第一 NMOS管的柵氧化層的厚度小于所述第三NMOS管 的柵氧化層厚度，所述第一 NMOS管的工作電壓小于所述第三NMOS管的工作電壓，所述第一 NMOS管的閾值電壓大于所述第三NMOS管的閾值電壓；所述第二NMOS管的柵氧化層的厚度 小于所述第四NMOS管的柵氧化層厚度，所述第二NMOS管的工作電壓小于所述第四NMOS管 的工作電壓，所述第二NMOS管的閾值電壓大于所述第四NMOS管的閾值電壓； 所述差分放大電路的工作電壓由所述第三NMOS管和所述第四NMOS管的工作電壓決 定，所述第三NMOS管和所述第四NMOS管的柵氧化層厚度越大、所述第三NMOS管和所述第 四NMOS管的工作電壓也越大、所述差分放大電路的工作電壓也越大； 所述差分放大電路的兩條差分放大支路之間的失配參數(shù)通過所述第一 NMOS管和所述 第二NMOS管的柵氧化層厚度進行調(diào)節(jié)，所述第一 NMOS管和所述第二NMOS管的柵氧化層厚 度越小、所述差分放大電路的兩條差分放大支路之間的失配參數(shù)越小。
2. 如權(quán)利要求1所述的差分放大電路，其特征在于：所述源極負載為一由第一電流源 組成的有源負載。
3. 如權(quán)利要求2所述的差分放大電路，其特征在于：所述源極負載由第五NMOS管組 成，所述第五NMOS管的源極接地、漏極連接所述第一 NMOS管的源極； 第六NMOS管和所述第五NMOS管組成鏡像電路，所述第六NMOS管的源極接地，所述第 六NMOS管的柵極和漏極連接所述第五NMOS管的柵極，所述第六NMOS管的漏極輸入第二電 流源，流過所述第NMOS管的第一電流源為所述第二電流源的鏡像電流。
4. 如權(quán)利要求1所述的差分放大電路，其特征在于：所述第一漏極負載和所述第二漏 極負載都為有源負載。
5. 如權(quán)利要求4所述的差分放大電路，其特征在于：所述第一漏極負載由第一 PMOS管 組成，所述第二漏極負載由第二PMOS管組成，所述第一 PMOS管的源極和所述第二PMOS管 的源極都接電源電壓，所述第一PMOS管的漏極和柵極、所述第三NMOS管的漏極以及所述第 二PMOS管的柵極連接在一起，所述第二PMOS管的漏極連接所述第四NMOS管的漏極并作為 單端輸出信號的輸出端。
6. -種運算放大器，其特征在于：運算放大器的輸入級電路為一差分放大電路，所述 差分放大電路包括兩條差分放大支路，第一條差分放大支路由第一 NMOS管和第三NMOS管 串聯(lián)而成，第二條差分放大支路由第二NMOS管和第四NMOS管串聯(lián)而成； 所述第一 NMOS管的源極和所述第二NMOS管的源極連接在一起并通過一源極負載接 地； 所述第一 NMOS管的漏極連接所述第三NMOS管的源極,所述第二NMOS管的漏極連接所 述第四NMOS管的源極； 所述第一 NMOS管的柵極和所述第三NMOS管的柵極連接在一起并接正相差分輸入信 號； 所述第二NMOS管的柵極和所述第四NMOS管的柵極連接在一起并接反相差分輸入信 號； 所述第三NMOS管的漏極通過第一漏極負載連接電源電壓；所述第四NMOS管的漏極通 過第二漏極負載連接所述電源電壓； 所述第三NMOS管的漏極和所述第四NMOS管的漏極一起輸出一對差分輸出信號；或者， 選擇所述第三NMOS管的漏極和所述第四NMOS管的漏極中的一個輸出單端輸出信號； 所述第一 NMOS管和所述第二NMOS管的形成工藝條件相同，所述第三NMOS管和所述第 四NMOS管的形成工藝條件相同，所述第一 NMOS管的柵氧化層的厚度小于所述第三NMOS管 的柵氧化層厚度，所述第一 NMOS管的工作電壓小于所述第三NMOS管的工作電壓，所述第一 NMOS管的閾值電壓大于所述第三NMOS管的閾值電壓；所述第二NMOS管的柵氧化層的厚度 小于所述第四NMOS管的柵氧化層厚度，所述第二NMOS管的工作電壓小于所述第四NMOS管 的工作電壓，所述第二NMOS管的閾值電壓大于所述第四NMOS管的閾值電壓； 所述差分放大電路的工作電壓由所述第三NMOS管和所述第四NMOS管的工作電壓決 定，所述第三NMOS管和所述第四NMOS管的柵氧化層厚度越大、所述第三NMOS管和所述第 四NMOS管的工作電壓也越大、所述差分放大電路的工作電壓也越大； 所述差分放大電路的兩條差分放大支路之間的失配參數(shù)通過所述第一 NMOS管和所述 第二NMOS管的柵氧化層厚度進行調(diào)節(jié)，所述第一 NMOS管和所述第二NMOS管的柵氧化層厚 度越小、所述差分放大電路的兩條差分放大支路之間的失配參數(shù)越小。
【專利摘要】本發(fā)明公開了一種差分放大電路，包括兩條差分放大支路，各差分放大支路分別由兩個NMOS管串聯(lián)而成；一個NMOS管具有厚柵氧化層并連接在靠近電源電壓一側(cè)用于決定電路的工作電壓；另一個NMOS管具有較薄的柵氧化層但是具有較大的閾值電壓；整個電路的放大性能由兩個閾值電壓較高的NMOS管決定，而該兩個NMOS管的柵氧化層較薄，能夠使得兩個差分放大支路的失配減少。所述本發(fā)明差分放大電路能夠?qū)崿F(xiàn)對工作電壓的要求和失配的要求分開調(diào)節(jié)，同時具有較高的工作電壓較低的失配；同時僅需要在各差分放大支路增加一個NMOS管就能實現(xiàn)，電路簡單，具有較小的電路面積，成本較低。本發(fā)明還公開了一種運算放大器。
【IPC分類】H03F3-45
【公開號】CN104579206
【申請?zhí)枴緾N201410370454
【發(fā)明人】邵博聞
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2015年4月29日
【申請日】2014年7月30日