一種由rsff組成的qcg單元的制作方法
【專利說明】-種由RSFF組成的QCG單元
[OOOU
技術(shù)領(lǐng)域本發(fā)明設(shè)及一種由兩種觸發(fā)邊沿的RS觸發(fā)器巧SF巧和MOS管組成的 產(chǎn)生四值時鐘（Quaternary Clock,簡稱QCLK或QC)的電路單元。
【背景技術(shù)】 [0002] 由于四值時鐘QCLK有著豐富的信息量，它在一個時鐘周期中有六種 跳變沿，其跳變沿的種類和數(shù)量都比傳統(tǒng)的二值時鐘的多得多，所W基于四值時鐘的觸發(fā) 器有著結(jié)構(gòu)簡單和功耗低等特點(diǎn)W。
[0003] 從現(xiàn)有技術(shù)看，文獻(xiàn)[1]提出了基于四值時鐘QCLK的六邊沿觸發(fā)器，文獻(xiàn)巧，3] 也利用四值時鐘設(shè)計了相關(guān)的多值觸發(fā)器。從相關(guān)的研究文獻(xiàn)中可W看出，四值時鐘QCLK 在數(shù)字電路中已經(jīng)得到了切實可行的應(yīng)用并顯示出了其優(yōu)越性。然而，上述文獻(xiàn)中使用的 四值時鐘有一個共同的特點(diǎn)，即被用到的四值時鐘都是用仿真軟件模擬產(chǎn)生，而非由實際 的集成電路生成。調(diào)查研究發(fā)現(xiàn)，目前尚無研究文獻(xiàn)提及生成四值時鐘QCLK的方法W及相 關(guān)的電路，也即，一個簡單而實用的四值時鐘發(fā)生器（Quaternary Clock Generator,簡稱 QCG)目前還是個空缺。而時鐘是數(shù)字系統(tǒng)中最重要的信號，在時序電路中的作用是控制和 協(xié)調(diào)整個數(shù)字系統(tǒng)正常地工作。二值時鐘信號可由石英晶體多諧振蕩器產(chǎn)生，而四值時鐘 目前還只能通過仿真軟件模擬產(chǎn)生。該將限制四值時鐘的實際應(yīng)用，文獻(xiàn)[1-3]中基于四 值時鐘的觸發(fā)器也將難W得到實用。
[0004] 為解決該一實際應(yīng)用中的問題，即目前沒有四值時鐘發(fā)生器QCG，本發(fā)明利用石英 晶體振蕩器或鎖相環(huán)等產(chǎn)生的二值時鐘作為輸入信號，應(yīng)用傳輸電壓開關(guān)理論等知識 從開關(guān)級來發(fā)明一種產(chǎn)生四值時鐘的QCG單元，W求發(fā)明的電路簡單、穩(wěn)定高效和實用，W 解決目前沒有QCG集成電路單元的問題。
[000引參考文獻(xiàn)：
[0006] [l]Lang，Y.-F.，Shen，J.-Z. . A general structure of all-edges-triggered flip-flop based on multivalued clock， International Journal of Electronics， 2013,100,（12)，pp. 1637-1645.
[0007] 凹夏銀水，吳訓(xùn)威，多值時鐘與并列式多拍多值觸發(fā)器，電子學(xué)報，1997, 25,巧）， pp. 52-54.
[000引 [3]Xia Y. S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-Valued CMOS Flip-Flop Employing Multiple-Valued Clock， Journal of Computer Science and Technology,2005, 20，（2)，卵.237-242.
[0009] [4]Wu, X., Prosser, F. . Design of ternary CMOS circuits based on transmission function theory，International Journal of Electronics，1988,65，巧）， pp. 891-905.
[0010] [5]Prosse;r，F(xiàn).，Wu，X.，Chen，X. CMOS I'ernary Flip-Flops&Hieir A陽lications. lEE Proceedings on Computer&Digital Techniques，1988,135，巧），pp.266-272.
[0011]

【發(fā)明內(nèi)容】
針對目前不能用簡單的集成電路生成四值時鐘的問題，即沒有QCG電 路單元的問題，本發(fā)明的內(nèi)容就是創(chuàng)造一種能產(chǎn)生文獻(xiàn)[1]中使用的四值時鐘QCLK的QCG 電路單元，且發(fā)明的QCG電路單元要電路結(jié)構(gòu)簡單、工作高效，且其輸入輸出信號要滿足W 下四項要求：
[0012] 1)發(fā)明的電路單元有兩個輸入信號；二值時鐘CLK及其反信號石，它們邏輯 值取值為{0,3}且占空比為50%，即高低電平的時間比為1 : 1 ;
[0013] 2)發(fā)明的電路單元有一個輸出信號：四值時鐘QCLK，它的電平邏輯值取值為{0， 1，2, 3}，在一個時鐘周期內(nèi)其電平邏輯值的輸出次序為0- 1 一 2 - 3 - 2 - 1 一 0,每次 輸出電平的持續(xù)時間相等；
[0014] 3)輸入的二值時鐘CLK與輸出的四值時鐘QCLK的頻率比為3 : 1 ;
[001引 4)四值時鐘QCLK應(yīng)有極高的頻率和幅度穩(wěn)定度，滿足相關(guān)時鐘要求；
【附圖說明】 [0016] 下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)說明。
[0017] 圖1是本發(fā)明一種由RSFF組成的QCG單元的線路圖。
[001引圖2是二值時鐘CLK、信號Q。和Q 1的時序電壓波形示意圖。
[0019] 圖3是圖1所示電路中輸入的二值時鐘CLK、觸發(fā)器FF0的輸出信號Q。和FF1的 輸出信號Qi和輸出的四值時鐘QCLK的電壓瞬態(tài)波形圖。
【具體實施方式】 [0020] 本發(fā)明利用邏輯值切換為0 - 3 - 0的二值時鐘CLK來產(chǎn)生邏 輯值序列為0- 1 一 2 - 3 - 2- 1 一 0的四值時鐘QCLK。根據(jù)二值時鐘CLK和四值時 鐘的對應(yīng)關(guān)系，本發(fā)明用二值時鐘CLK的邏輯值0來控制產(chǎn)生四值時鐘QCLK的邏輯值1 和3 ;而用二值時鐘CLK的邏輯值3來控制產(chǎn)生四值時鐘QCLK的邏輯值0和2。由于四值 時鐘QCLK的邏輯值切換次序為0 - 1 一 2 - 3 - 2 - 1 一 0,所W當(dāng)CLK = 0時四值時鐘 QCLK生成單元要依次輪流輸出邏輯值1、3和1 ;當(dāng)CLK = 3時它則要輪流依次輸出邏輯值 2、0和2。為此，還需兩個輔助控制信號Q。和Q 1來實現(xiàn)該種輪流輸出，用Q。的0和3分別 來控制四值時鐘邏輯值3和1的輸出；用Qi的3和0分別控制四值時鐘邏輯值2和0的輸 出。Q。和Qi的低電平與高電平的持續(xù)時間之比應(yīng)分別為1 : 2和1 : 2,即Q。和Qi的占 空比都為66. 7%。該樣，在二值時鐘CLK W及信號Q。和Q 1的控制下就能產(chǎn)生邏輯值序列 為0 - 1 一 2 - 3 - 2 - 1 一 0的四值時鐘QCLK。本發(fā)明用RS觸發(fā)器對二值時鐘CLK進(jìn) 行分頻來獲得信號Q。和Q 1。考慮到在實際電路中二值時鐘CLK的有效邊沿與觸發(fā)器的輸 出信號Q。和Qi之間有時鐘輸出延遲，此延遲將在輸出的四值時鐘波形中產(chǎn)生毛刺，為消去 毛刺，輸出信號Q。和Q 1應(yīng)分別在二值時鐘CLK的上升沿和下降沿處改變狀態(tài)。綜上所述得 知，信號Q。和Q 1是二值時鐘CLK的S分頻信號。二值時鐘CLK與信號Q。和Q 1的波形示意 圖及它們之間的時序關(guān)系如圖2所示。
[0021] 為由二值時鐘CLK獲得Q。和Q 1兩信號，本發(fā)明義用一個二輸入與口佑1)、一個上 升沿觸發(fā)的RS觸發(fā)器（FF0)和一個下降沿觸發(fā)的RS觸發(fā)器（FF1)來組成二值時鐘CLK的 S分頻電路。所述RS觸發(fā)器FR)和FF1分別輸出在CLK上升沿處和下降沿處改變狀態(tài)的 S分頻輸出信號Q。和Q 1，信號這和Q分別是Q。和Q 1的反信號。在本發(fā)明中，所述S分頻 電路的線路連接情況如圖1中的左電路所示，其電路設(shè)計具體描述為；信號Q。和Q 1接入與 口 G1的兩個輸入端，G1的輸出接入所述RS觸發(fā)器FR)的輸入端R。和FF1的輸入端R 1，所 述RS觸發(fā)器FR)的輸入端S。和FF1的S 1分別接岳和Q ;該也就是說，所述RS觸發(fā)器FF0 的兩輸入信號的表達(dá)式為咕二Q堿，& = a ;所述RS觸發(fā)器FF1的兩輸入信號的表達(dá)式為 Ri= Q堿，& ;所述觸發(fā)器FFO和FFl的時鐘信號為輸入的二值時鐘CLK。該樣，觸發(fā) 器FR)對CLK的上升沿敏感，其輸出信號Q。是二值時鐘CLK的S分頻信號且Q。的低電平與 高電平的持續(xù)時間之比為1 : 2;觸發(fā)器FF1對CLK的下降沿敏感，其輸出信號Qi也為二值 時鐘CLKS分頻信號且Qi的低電平與高電平的持續(xù)時間比為1 : 2。信號Q。和Qi就是本 發(fā)明所需的產(chǎn)生四值時鐘QCLK的控制信號。有了產(chǎn)生四值時鐘QCLK的控制信號，根據(jù)發(fā) 明內(nèi)容和傳輸電壓開關(guān)理論^4'5^，列出四值時鐘QCLK與二值時鐘CLK、CLK、Q。和0的開 關(guān)級函數(shù)表達(dá)式：
[0022]
【主權(quán)項】
1. 一種由RSFF組成的QCG單元，用輸入的二值時鐘CLK及其反信號GLK產(chǎn)生出序列 為0- 1 - 2 - 3 - 2- 1 - O的四值時鐘QCLK，它包括一個二輸入與門（Gl)、一個上升 沿觸發(fā)的RS觸發(fā)器（FFO)、一個下降沿觸發(fā)的RS觸發(fā)器（FFl)、四個PMOS管（P1、P2、P3和 P4)和四個NMOS管（Nl、N2、N3和N4);首先，用所述RS觸發(fā)器FFO和FFl對二值時鐘CLK 進(jìn)行三分頻，分別得到在CLK上升沿處和下降沿處改變狀態(tài)的三分頻輸出信號％和Q i，它 們的占空比都為66. 7%，信號&和&分別是％和Q i的反信號；然后，用所述八個MOS管組 成產(chǎn)生四值時鐘的MOS管網(wǎng)絡(luò)，其電路為所述PMOS管Pl的源極和漏極分別與邏輯值3的 信號源和所述PMOS管P2的源極相接，所述PMOS管P3的源極和漏極分別與邏輯值2的信 號源和所述PMOS管P4的源極相接，所述NMOS管Nl的源極和漏極分別與邏輯值1的信號 源和所述NMOS管N2的源極相接，所述NMOS管N3的源極和漏極分別與電源地和所述NMOS 管M的源極相接，所述MOS管P2、P4、N2和M的漏極連接在一起作為四值時鐘QCLK的輸 出端；最后，用CLK、CLK、％和g控制所述MOS管網(wǎng)絡(luò)產(chǎn)生四值時鐘QCLK ; 所述一種由RSFF組成的QCG單元的特征在于：所述RS觸發(fā)器FR)的兩輸入信號的表 達(dá)式為Rtl = Q cA，\ = ^ ;所述RS觸發(fā)器FFl的兩輸入信號的表達(dá)式為R1 = Q及，孕=g ; 所述四個表達(dá)式實現(xiàn)為信號Qtl和Q :接入與門Gl的兩個輸入端，Gl的輸出接入所述RS觸 發(fā)器FFO的輸入端Rtl和FFl的輸入端R i，所述RS觸發(fā)器FFO的輸入端Stl和FFl的S i分別 接&和控制所述M0S管網(wǎng)絡(luò)的信號具體連接為信號CLK、Q。、^^、這、、Q〇、 CLK和豆分別與所述MOS管PU P2、P3、P4、Nl、N2、N3和M的柵極相接。
【專利摘要】本發(fā)明涉及一種由RSFF組成的QCG單元的電路設(shè)計問題。由于QC有著較大的信息量，它在相關(guān)研究文獻(xiàn)中已經(jīng)得到應(yīng)用而顯示出一定的優(yōu)勢。而目前QC信號只能由模擬軟件仿真生成，國內(nèi)外還沒有簡單而實用的集成電路可以產(chǎn)生QC信號。這里發(fā)明一種使用RSFF和MOS管產(chǎn)生QC信號的電路，即QCG單元。本發(fā)明即由RSFF組成的QCG單元解決了目前不能由集成電路產(chǎn)生QC信號的問題，使得QC信號可以進(jìn)行實際應(yīng)用。模擬表明由RSFF組成的QCG單元功能正確；另外，對發(fā)明的電路進(jìn)行分析表明，本發(fā)明的電路結(jié)構(gòu)簡單，性能高，且易于在電路里進(jìn)行實際應(yīng)用。
【IPC分類】H03K3-02
【公開號】CN104639110
【申請?zhí)枴緾N201510096472
【發(fā)明人】不公告發(fā)明人
【申請人】浙江工商大學(xué)
【公開日】2015年5月20日
【申請日】2015年3月4日